KR20010070191A - 전자 부품 제조 방법 및 제조 장치 - Google Patents

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KR20010070191A
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다케하라마사타카
나카가와오사무
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토와 가부시기가이샤
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Abstract

본 발명의 전자 부품 제조 방법에 있어서는 툴(3)에 의해 기판(1)에 칩(2)을 압접하여 가열하고, 범프(4)를 거쳐서 칩측 전극(18)과 기판측 전극(5)을 접속하며, 상형(20)과 하형(21)의 형 정렬면(P.L.)에 기판(1)을 설치하고, 상형(20)과 하형(21)을 형 체결하여 형성한 캐비티(24)를 배기관(25)을 거쳐서 감압하며, 캐비티(24)에 용융 수지(26)를 주입하여 경화시켜서 밀봉 수지(8)를 형성한다. 그 후에, 소정 온도 분위기 중에서 테스트 보드(10)에 기판(1)을 압접하여 테스트 보드(10)로부터 외부 전극(19)을 거쳐서 칩(2)에 소정 전기 신호를 공급하고, 기판(1)의 단위 영역(7)과 칩(2)으로 이루어지는 전자 부품의 동작을 검사하며, 가상선(9)으로 절단하여 전자 부품을 완성시킨다. 이 방법에 의하면, 일괄하여 복수의 칩(2)을 정밀도 좋게 수지 밀봉하여 복수의 전자 부품을 번인할 수 있다. 그 결과, 기판(1)에 칩(2)을 장착하여 수지 밀봉하고 번인하여 전자 부품을 형성할 때에, 밀봉 수지의 치수 정밀도가 좋은 전자 부품을 효율 좋게 형성할 수 있다.

Description

전자 부품 제조 방법 및 제조 장치{Method of fabricating an electronic component and apparatus}
본 발명은 반도체 등의 칩형 소자(이하, "칩"이라함)를 기판에 장착하여 전자 부품을 형성하는 전자 부품 제조 방법 및 제조 장치에 관한 것이며, 특히 효율적으로 전자 부품을 형성하는 제조 방법 및 제조 장치에 관한 것이다.
종래, 복수의 영역을 갖는 기판에 대해서, 각 영역에 각각 칩을 장착하여 전자 부품을 제조하는 경우에는 다음의 공정을 거친다. 먼저, 각 영역에 각각의 칩을 장착하고 각 칩과 영역이 각각 갖는 전극들을 전기적으로 접속한다. 다음에, 디스펜서를 사용하여 각 영역에 액화 수지를 적하한다. 다음에, 액화 수지를 경화시켜서 기판의 각 영역에 있어서 각각 칩을 수지 밀봉한다. 다음에, 기판을 절단하여 1개의 영역에 1개의 칩이 수지 밀봉된 전자 부품을 형성한다. 마지막으로, 테스트 보드를 사용하여 각각의 전자 부품에 대해서 소정의 온도 분위기 중에 방치한 상태로 통전시키는 번인(burn in)과 동작 시험을 행해서 불량품을 스크린하여 양품(정품)을 얻는다.
그러나, 상기 종래의 전자 부품 제조 방법에 의하면, 기판의 각 영역에 칩을 수지 밀봉할 때에, 1개이 칩에 액화 수지를 적하하여 경화시킨다. 그 결과, 수지 밀봉에 시간에 걸리므로, 조립 효율이 저하한다는 문제가 있다.
또한, 기판을 절단한 후에, 각각의 전자 부품의 상태로 번인과 동작 시험을 행한다. 그 결과, 전자 부품을 반송하여 테스트 보드의 소켓에 착탈하는 공정이나, 양품의 전자 부품을 선별하고 트레이까지 반송하여 적재하는 공정 등이 필요하게 되므로, 이러한 점에 있어서도 제조 효율이 저하한다는 문제가 있다.
또한, 적하한 액화 수지를 경화시키므로, 수지의 점도나 경화 조건 등의 관리가 불충분한 경우에는 경화한 수지의 치수 정밀도가 저하한다는 문제가 있다.
본 발명은 상기 종래 기술의 문제점을 해결하기 위해 치수 정밀도가 우수한 전자 부품을 효율 좋게 제조할 수 있는 전자 부품 제조 방법 및 제조 장치를 제공하는 것을 목적으로 한다.
도 1a, 도 1b 및 도 1c는 본 발명에 관한 전자 부품 제조 방법의 일실시예에 있어서 기판에 칩을 장착하고 나서 수지 밀봉한 후에, 번인(burn in)하여 판정된 불량품을 덮는 밀봉 수지에 페일 마크(fail mark)를 부여할 때 까지의 각 공정에 있어서의 반제품을 각각 도시하는 사시도.
도 2a 및 도 2b는 본 발명에 관한 전자 부품 제조 방법의 일실시예에 있어서 제품 마크를 마킹하고 나서 각각의 전자 부품으로 절단할 때 까지의 각 공정에 있어서의 반제품을 각각 도시하는 사시도.
도 2c는 전자 부품의 완성품을 도시하는 사시도.
도 3a, 도 3b 및 도 3c는 본 발명에 관한 전자 부품 제조 방법에 있어서 기판에 칩을 장착하고 나서 수지 밀봉할 때 까지의 각 공정을 도 1a의 ⅢA-ⅢA선, 도 1b의 ⅢB-ⅢB선, 도 1c의 ⅢC-ⅢC선에 따라 각각 도시하는 단면도.
도 4a 및 도 4b는 본 발명에 관한 전자 부품 제조 방법에 있어서 수지 밀봉후 번인하고 나서 각각의 전자 부품으로 절단할 때 까지의 각 공정을 도 2a의 ⅣA-ⅣA선, 도 2b의 ⅣB-ⅣB선에 따라 각각 도시하는 단면도.
*도면의 주요부분에 대한 부호의 설명*
1 : 기판 2 : 칩
3 : 툴 4 : 범프
5 : 기판측 전극 8 : 밀봉 수지
9 : 가상선 10 : 텍스트 보드(검사 수단)
11 : 텍스트용 전극 12 : 페일 마크
13 : 제품 마크 18 : 칩측 전극
19 : 외부 전극 20 : 상형
21 : 하형 24 : 캐비티
25 : 배기관 26 : 용융 수지
27 : 플레이트
상기 목적을 달성하기 위한 본 발명에 관한 전자 부품 제조 방법은 기판이갖는 복수의 영역의 각각에 칩을 장착하고, 밀봉 수지에 의해 밀봉된 후에 기판을 분리하여, 각각이 상기 복수의 영역중 하나와 상기 칩과 상기 밀봉 수지를 포함하는 전자 부품을 형성하는 전자 부품 제조 방법에 있어서, 상기 복수의 영역의 각각에 상기 칩을 설치하는 공정과, 각 영역이 갖는 기판측 전극과 각 칩이 갖는 칩측 전극을 전기적으로 접속하는 공정과, 밀봉 수지에 의해 복수의 영역에 걸쳐서 기판을 밀봉하는 공정과, 전자 부품의 외부에 대해서 전기 신호를 주고받는 목적으로 각 영역에 있어서 설치된 외부 전극에 소정의 검사용 전기 신호를 제공하여 각 전자 부품의 동작을 검사하는 공정과, 복수의 영역에 걸쳐서 수지 밀봉된 기판을 분리하여 각 전자 부품을 형성하는 공정을 구비하고 있다.
본 발명에 의하면, 기판의 상태로 일괄하여 밀봉하므로, 밀봉의 공정수를 삭감할 수 있다. 또한, 기판의 상태에 각각의 전자 부품을 통전 검사하는 것에 의해 칩등의 검사 장치로의 반송이나 착탈이 불필요하므로, 검사의 공정수를 삭감 할 수 있다. 따라서, 공정수를 삭감하여 높은 효율로 전자 부품을 형성할 수 있다.
본 발명의 전자 부품 제조 방법의 일실시예에 있어서는 검사하는 공정에 있어서 복수의 영역에 걸쳐서 밀봉된 기판이 소정의 온도 분위기 중에 배치된다. 이와 같이 소정의 온도 분위기 중에서 외부 전극에 전기 신호를 공급하여 전자 부품의 동작을 검사하는 것에 의해 기판 상태로 효율 좋은 전자 부품의 번인을 행할 수 있다.
또한 본 발명의 전자 부품 제조 방법은 복수의 영역에 걸쳐서 밀봉된 기판에 있어서의 외부 전극 위에 돌기형 전극을 형성하는 공정을 추가로 구비하는 경우를포함한다. 이와 같이, 기판 상태로 전자 부품을 갖는 외부전극에 일괄하여 돌기형 전극을 형성하는 것에 의해 전자 부품의 돌기형 전극을 형성하는 공정을 삭감할 수 있다.
더욱이, 본 발명의 전자 부품 제조 방법의 일실시예로서는 기판을 수지 밀봉하는 상기 공정에 있어서, 서로 대향하는 적어도 2개의 금형으로 이루어지는 금형 세트의 형 정렬면에 기판을 배치하고, 금형 세트를 형 체결하며, 금형 세트와 기판으로 이루어지는 캐비티에 용융 수지를 주입하여 경화시키는 것에 의해 밀봉 수지를 형성한다.
이와 같은 고정에 의하면, 기판의 복수의 영역을 일괄하여 수지 밀봉하기 때문에, 기판의 각 영역에 각 칩을 밀봉할 때에 각각의 칩을 밀봉할 필요가 없고, 그 결과 밀봉할 때의 공정수를 삭감할 수 있다. 또한, 폐쇄 공간에 있는 캐비티에 주입된 용융 수지가 경화하므로, 밀봉 수지를 치수 정밀도 좋게 형성할 수 있다.
또한, 본 발명에 관한 전자 부품 제조 방법은 양호하게는 캐비티를 감압하는 공정을 추가로 구비하고, 감압된 캐비티에 대해서 용융 수지가 주입된다. 이와 같은 공정을 갖는 것에 의해, 기판의 복수의 영역을 일괄하여 밀봉할 때에, 보이드(void)의 발생을 억제하면서, 캐비티의 전체 영역에 안정하게 용융 수지를 주입할 수 있다.
본 발명의 전자 부품의 조립장치는 기판이 갖는 복수의 영역의 각각에 칩을 장착하고, 밀봉 수지에 의해 밀봉된 후에 상기 기판을 분리하여, 상기 복수의 영역중 하나와 칩과 밀봉 수지를 포함하는 전자 부품을 형성하는 전자 부품 제조 장치에 있어서, 복수의 영역 각각에 칩을 배치하는 본딩 수단과, 각 영역을 갖는 기판측 전극과 칩을 갖는 칩측 전극을 전기적으로 접속하는 접속 수단과, 복수의 영역에 걸쳐서 밀봉 수지를 형성하는 밀봉 수단과, 전자 부품의 외부에 대해서 전기 신호를 주고받는 목적으로 각 영역에 있어서 설치된 외부 전극에 대해 각 전자 부품의 동작을 검사할 목적으로 검사용 전기 신호를 주고받는 검사 수단과, 복수의 영역에 걸쳐서 밀봉 수지가 형성된 기판을 전자 부품에서 분리하는 분리 수단을 구비한다.
본 발명의 전자 부품 제조 장치의 일실시예에 있어서 검사 수단은 복수의 영역에 걸쳐서 밀봉 수지가 형성된 기판을 소정의 온도 분위기 중에 배치한 상태로 외부 전극에 소정의 전기 신호를 공급한다.
또한, 본 발명의 전자 부품 제조 장치는 복수의 영역에 걸쳐서 밀봉 수지가 형성된 기판에 있어서의 외부 전극상에 돌기형 전극을 형성하는 전극 형성 수단을 추가로 구비하는 경우를 포함한다.
더욱이, 본 발명의 전자 부품 제조 장치의 일실시예에 있어서는 밀봉 수단은 서로 대향하는 적어도 2개의 금형을 포함하는 금형 세트와, 금형 세트와 이 금형 세트의 형 정렬면에 배치된 기판에 의해 구성되는 캐비티에 용융 수지를 주입하는 주입 수단을 구비한다.
또한, 본 발명의 전자 부품 제조 장치는 양호하게는 밀봉 수단은 캐비티를 감압하는 감압 수단을 추가로 구비한다.
상기와 같은 구성을 갖는 본 발명의 전자 부품 제조 장치에 의해 상술한 본발명의 전자 부품 제조 방법을 실시할 수가 있다.
이상 상술한 바와 같이, 본 발명에 의하면, 칩등이 수지 밀봉이 불필요하게 되고, 각 전자 부품의 검사장치 및 번인 장치에 반송하며, 또한 착탈하는 공정수가 불필요하게 된다. 또한, 폐쇄 공간에 있는 캐비티에 주입된 용융 수지가 경화하는 것에 의해 높은 치수 정밀도로 수지 밀봉할 수 있다. 더욱이, 용융 수지가 주입되는 캐비티를 감압하는 것에 의해 보이드의 발생을 억제하면서 캐비티의 전체 영역에서 안정하게 용융 수지를 주입할 수 있다.
이것에 의해, 본 발명은 공정수를 삭감하여 높은 효율로 전자 부품을 형성함과 동시에 높은 치수 정밀도 및 품질을 갖는 밀봉 수지를 구비한 전자 부품을 형성하는 전자 부품 제조 방법 및 제조 장치를 제공할 수 있다고 하는 우수한 실용적인 효과를 얻을 수 있다.
본 발명에 관한 전자 부품 제조 방법 및 제조 장치의 일실시예에 대해서 도 1a 내지 도 4b에 의거하여 설명한다.
본 발명의 일실시예에 있어서 전자 부품을 형성할 때의 각 공정에 있어서의 반제품의 상태는 도 1a 내지 도 2b를 참조하여 다음과 같이 설명한다.
도 1a에 도시한 바와 같이, 먼저 기판(1)에 칩(2)을 본딩한다. 이 경우에 본딩용 툴(3)에 의해서 칩(2)을 가열하면서 유지하고, 칩측 전극(도시 생략)상에 설치된 예를 들면 솔더(땜남)로 이루어진 범프(4)와 기판측 전극(5)을 위치 결합한다. 그 후에, 스테이지(도시 생략)위에 기준 구멍(6)에 의해 위치 정렬된 예를 들면, 흡착에 의해 고정되어 있는 기판(1)에 툴(3)에 의해서 칩(2)을 압접함과 동시에 범프(4)를 용융후 경화시켜서 본딩을 행한다.
다음에, 도 1b에 도시한 바와 같이 1개의 칩(2)에 대응하는 단위 영역(7)이 복수개 집합한 영역에 밀봉 수지(8)를 형성한다. 이 도면에 있어서는 9개의 단위 영역(7)을 덮어서 1 구획의 밀봉 수지(8)가 형성되어 있다. 여기서는 후술하는 바와 같이 형 정렬된 금형 세트와 기판(1)에 의해 형성된 캐비티에 용융 수지를 주입하여 경화시키는 것에 의해 밀봉 수지(8)를 형성한다. 가상선(9)은 각 단위 영역(7)의 외부 가장자리로 되고, 후 공정에 있어서 절단되는 위치를 도시한다.
다음에 도 1c에 도시한 바와 같이, 테스트 보드(10)를 기판(1)의 하방에 대향시켜서 배치하고, 테스트 보드(10)에 기판(1)을 압접한다. 이 경우에는 각 단위 영역(7)에 있어서 기판(1)의 하면에 설치되고, 전자 부품과 외부와의 사이에서 전기 신호를 주고받기 위해 외부 전극(도시 생략)과, 테스트 보드(10)를 갖는 테스트용 전극(11)을 위치 정렬하여 테스트 보드(10)에 대해서 기판(1)을 압접한다. 그 후에, 테스트 보드(10)의 외부에 설치된 테스트 장치(도시 생략)에서 필요한 전기 신호를 소정의 테스트용 전극(11)에 공급하여 차례로 칩(2)을 동작시킨다. 또한, 동작하고 있는 칩(2)에서 출력되는 전기 신호를 소정의 테스트용 전극(11)을 거쳐서 테스트 장치에 공급하고, 테스트 장치가 칩(2)의 동작이 정상인지 어떤지를 판정하여 칩(2)의 동작을 검사한다. 검사 결과, 동작이 정상이 아닌 경우에는 그 칩(2)을 포함한 전자 부품이 불량하다는 것을 나타내는 페일 마크(12)를 그 칩(2)을 덮는 밀봉 수지(8)에 부여한다.
도 2a에 도시한 바와 같이, 밀봉 수지(8)에 페일 마크(12)를 마킹한 후에,밀봉 수지(8)에 각 칩에 대응하여 제품 마크(13)를 마킹한다. 이 마킹에 대해서는 예를 들면 레이저, 잉크젯 등을 사용할 수 있지만, 본 발명에 있어서는 다수의 전자 부품에 대해서 일괄하여 동시에 마킹할 수 있다. 오프셋 인쇄, 직접 인쇄 등을 사용하는 것이 좋다.
다음에, 도 2b에 도시한 바와 같이 예를 들면 전사법에 의해서 기판(1)이 갖는 외부 전극(도시 생략)에 땜납 등으로 이루어진 범프(14)를 형성하고, 그 후에 밀봉 수지(8)에 의해 칩이 기판(1)에 수지 밀봉된 형성체를, 절단 위치를 도시하는 가상선(9)에 있어서 절단한다. 이것에 의해, 도면에는 도시하지 않은 칩과, 범프(14)를 갖는 개별 기판(15)과, 개별 수지(16)로 이루어진 각각의 전자 부품, 즉 도 2c에 도시되어 있는 팩키지(17)를 완성시킬 수 있다.
이하, 전자 부품을 형성할 때의 각 공정에 대해서, 도 3a 내지 도 4b를 참조하여 설명한다. 먼저, 도 3a에 도시한 바와 같이 툴(3)에 의해 칩(2)을 유지하고, 칩(2)을 갖는 칩측 전극(18)상에 설치된 범프(4)와, 기판(1)이 갖는 기판측 전극(5)을 위치 정렬시킨다. 이것에 의해, 범프(4)를 용융후 경화시켜서 칩측 전극(18)과 기판측 전극(5)을 전기적으로 접속한다. 이때까지의 공정을 반복하여 기판(1)의 모든 단위 영역(7)에 있어서 외부 전극(19)이 형성되어 있는 면의 반대면에 각각 칩(2)을 장착한다.
다음에, 도 3b에 도시한 바와 같이, 상형(20)에 대향하여 설치된 하형(21)상에 기판(1)을 배치한 후에, 상형(20)과 하형(21)을 형 정렬시킨다. 여기서, 상형(20)과 하형(21)은 함께 금형 세트를 구성하고, 기판(1)의 상면이 금형 세트의형 정렬면(P.L.)과 동일면으로 되도록 기판(1)을 배치한다. 형 정렬된 금형 세트와 기판(1)은 각각 수지 통로인 런너부(22)와 게이트부(23)와, 수지가 주입되는 공간에 있는 캐비티(24)를 구성한다.
상형(20)에 설치되어 있는 배기관(25)은 도시하지 않은 배기 펌프 등으로 이루어지는 감압 기구에 접속되어 있고, 파선의 화살표로 도시되어 있는 바와 같이 캐비티(24)내에 주입된 후에 경화하여 밀봉 수지를 형성한다.
다음에, 도 3c에 도시한 바와 같이 외부 전극(19)과, 테스트 보드(10)상에 설치된 테스트용 전극(11)을 접촉시킨다. 그 후에, 이미 상술한 바와 같은 테스트 장치(도시 생략)를 사용하여 차례로 칩(2)을 동작시키며, 동작이 정상으로 되지 않은 경우에는 그 칩(2)을 포함하는 전자 부품이 불량인 것을 도시하는 페일 마크(12)를 그 칩(2)을 덮는 밀봉 수지(8)에 부여한다. 이것에 의해, 전자 부품을 검사하여 불량품을 특정할 수가 있다.
또한, 이 공정에서는 각 칩(2)이 수지 밀봉된 기판(1)을 소정의 온도 분위기 중에 배치된 상태로 테스트 장치로부터 소정의 테스트용 전극(11)에 필요한 전기 신호를 공급하여 각 칩(2)을 연속 동작시켜서 번인을 행할 수 있다.
다음에, 도 4a에 도시한 바와 같이 각 칩(2)에 대응하는 밀봉 수지(8)의 표면에 각각 제품 마크(13)를 마킹한다. 그리고, 예를 들면 전사 장치를 사용하여 외부 전극(19)에 본 발명의 돌기 전극을 구성하는 땜납 등으로 이루어진 범프(14)를 형성한다. 그 후에, 블레이드(27)를 사용하여 밀봉 수지(8)에 일체화된 기판(1)을 가상선(9)에 있어서 절단한다. 이상의 공정에 의해, 도 4b에 도시되어 있는 바와같이 칩(2)과 범프(14)를 갖는 개별 기판(15)과, 개별 수지(16)로 이루어지는 각각의 전자 부품 즉, 팩키지(17)를 완성한다.
또한, 완성한 팩키지(17)는 전체수가 일괄하여 트레이에 이송되어 프린트 기판 등에 실장하는 공정으로 사용된다. 이 공정으로 사용되는 마운터는 화상 처리에 의해 페일 마크(12)를 확인하여 불량 칩을 갖는 전자 부품을 프린트 기판 등에 실장하지 않는다. 따라서, 양품의 팩키지(17)만을 선별하여 트레이에 이송하는 공정이 불필요하게 된다.
이상 설명한 바와 같이, 본 발명에 의하면 복수의 단위 영역(7)을 갖는 기판(1)을 일괄하여 밀봉함과 동시에 기판(1)의 상태로 각각의 전자 부품을 통전 검사한다. 이것에 의해 칩(2) 등의 수지 밀봉이 불필요하게 됨과 동시에 각 전자 부품을 검사 장치에 반송하고 또한 착탈하는 공정수가 불필요하게 되므로, 공정수를 삭감하여 높은 효율로 전자 부품을 형성할 수가 있다.
또한, 소정 온도 분위기 중에 기판(1)을 배치한 상태로 각각의 전자 부품을 일괄하여 번인할 수 있다. 이것에 의해 각 전자 부품을 번인 장치로 반송하고 또한 착탈하는 공정수가 불필요하므로, 공정수를 삭감하여 높은 효율로 전자 부품을 형성할 수가 있다.
또한, 기판(1)의 상태로 기판(1)이 갖는 외부 전극(19)에 일괄하여 범프(14)를 형성하므로, 팩키지(17), 즉 전자 부품에 범프(14)를 형성하는 공정수를 삭감할 수 있다.
또한, 금형 세트의 형 정렬면(P.L.)에 배치된 기판(1)과, 형 체결된 금형 세트에 의해 구성되는 캐비티(24)에 용융 수지(26)를 주입하여 경화시켜서 기판(1)이 갖는 복수의 단위 영역(7)을 일괄하여 밀봉한다. 이것에 의해, 각각의 칩(2)등에 밀봉할 필요가 없으므로, 밀봉할 때의 공정수를 삭감할 수 있다. 또한, 폐쇄 공간에 있는 캐비티(24)에 주입된 용융 수지가 경화하는 것에 의해 높은 치수 정밀도로 수지 밀봉할 수가 있다.
또한, 캐비티(24)를 감압하여 감압된 캐비티(24)에 용융 수지(26)를 주입하므로, 기판(1)이 갖는 복수의 단위 영역(7)을 일괄하여 밀봉할 때에, 보이드의 발생을 억제하면서 캐비티(24)의 전체 영역에 안정하게 용융 수지(26)를 주입할 수 있다.
또한, 본 실시예의 발명에 있어서는 칩측 전극(18)과 기판측 전극(5)을 접속하기 위해 칩(2)측에 설치된 범프(4)를 사용했지만, 이것에 대신하여 기판측 전극(50상에 범프를 설치해도 좋다.
또한, 칩(2)과 기판(1)이 갖는 전극들 끼리를 범프(4)에 의해 접속했지만, 이것에 대신하여 와이어 본딩을 사용하여 접속할 수도 있다.
또한, 블레이드(7)에 의해 밀봉 수지(8)에 일체화한 기판(1)을 절단했지만, 이것에 대신하여 레이저를 사용하여 절단해도 좋다.
또한, 전자 부품을 검사한 후에 범프(14)를 형성했지만, 이것에 대신하여 범프(14)를 형성한 후에 전자 부품을 검사해도 좋다. 또한, 범프(14)가 설치되어 있지 않은 구성을 갖는 전자 부품에 대해서도 본 발명을 적용할 수가 있다.
본 발명을 도면을 참조하여 설명하였지만, 본 발명은 여기에 한정되지 않고 또한, 본 발명의 정신과 범주를 벗어나지 않는 범위 내에서의 변경 또는 수정이 가능함을 이해해야 한다.

Claims (10)

  1. 기판(1)이 갖는 복수의 영역(7)의 각각에 칩(2)을 장착하고, 밀봉 수지(8)에 의해 밀봉된 후에 상기 기판을 분리하여, 각각이 상기 복수의 영역중 하나와 상기 칩과 상기 밀봉 수지(8)를 포함하는 전자 부품을 형성하는 전자 부품 제조 방법에 있어서,
    상기 복수의 영역의 각각에 상기 칩(2)을 설치하는 공정과,
    상기 복수의 영역 각각이 갖는 기판측 전극(5)과 각 상기 칩(2)이 갖는 칩측 전극(18)을 전기적으로 접속하는 공정과,
    상기 밀봉 수지에 의해 상기 복수의 영역에 걸쳐서 상기 기판을 밀봉하는 공정과,
    상기 기판을 분리하기 전에 있어서 상기 전자 부품의 외부에 대해서 전기 신호를 주고받는 목적으로 상기 복수의 영역 각각에 설치된 외부 전극(19)에 소정의 검사용 전기 신호를 제공하여 각 상기 전자 부품의 동작을 검사하는 공정과,
    상기 복수의 영역에 걸쳐서 수지 밀봉된 상기 기판을 상기 복수의 영역 각각으로 분리하는 공정을 구비하는 전자 부품 제조 방법.
  2. 제 1 항에 있어서, 상기 전자 부품의 동작을 검사하는 상기 공정에 있어서 상기 복수의 영역(7)에 걸쳐서 수지 밀봉된 상기 기판(1)을 소정의 온도 분위기 중에 배치하는 전자 부품 제조 방법.
  3. 제 1 항에 있어서, 상기 복수의 영역(7)에 걸쳐서 수지 밀봉된 상기 기판(1)에 있어서의 각 상기 외부 전극(19) 위에 돌기형 전극(14)을 형성하는 공정을 추가로 구비하는 전자 부품 제조 방법.
  4. 제 1 항에 있어서, 상기 기판(1)을 수지 밀봉하는 상기 공정에 있어서, 서로 대향하는 적어도 2개의 금형(20, 21)으로 이루어지는 금형 세트의 형 정렬면에 상기 기판을 배치하고,
    상기 금형 세트를 형 체결하며,
    상기 금형 세트와 상기 기판으로 이루어지는 캐비티(24)에 용융 수지를 주입하여 경화시키는 것에 의해 상기 밀봉 수지를 형성하는 전자 부품 제조 방법.
  5. 제 4 항에 있어서, 상기 캐비티(24)를 감압하는 공정을 추가로 구비하고, 감압된 상기 캐비티에 대해서 상기 용융 수지가 주입되는 전자 부품 제조 방법.
  6. 기판(1)이 갖는 복수의 영역(7)의 각각에 칩(2)을 장착하고, 밀봉 수지(8)에 의해 밀봉된 후에 상기 기판을 분리하여, 상기 영역과 상기 칩과 상기 밀봉 수지를 포함하는 전자 부품을 형성하는 전자 부품 제조 장치에 있어서,
    상기 복수의 영역 각각에 상기 칩을 배치하는 본딩 수단(3)과,
    상기 각 영역이 갖는 기판측 전극(5)과 상기 칩이 갖는 칩측 전극(18)을 전기적으로 접속하는 수단(3)과,
    상기 복수의 영역에 걸쳐서 상기 밀봉 수지를 형성하는 밀봉 수단과,
    상기 전자 부품의 외부에 대해서 전기 신호를 주고받는 목적으로 상기 각 영역에 있어서 설치된 외부 전극(19)에 대해 각 상기 전자 부품의 동작을 검사하는 목적으로 검사용 전기 신호를 주고받는 검사 수단(10)과,
    상기 복수의 영역에 걸쳐서 상기 밀봉 수지가 형성된 기판을 상기 전자 부품에서 분리하는 분리 수단을 구비하는 전자 부품 제조 장치.
  7. 제 6 항에 있어서, 상기 검사 수단(10)은 상기 복수의 영역에 걸쳐서 상기 밀봉 수지(8)가 형성된 기판(1)을 소정의 온도 분위기 중에 배치한 상태로 상기 외부 전극(19)에 상기 소정의 전기 신호를 공급하는 전자 부품 제조 장치.
  8. 제 6 항에 있어서, 상기 복수의 영역(7)에 걸쳐서 상기 밀봉 수지(8)가 형성된 기판(1)에 있어서의 상기 외부 전극(19)상에 돌기형 전극(14)을 형성하는 전극 형성 수단을 추가로 구비하는 전자 부품 제조 장치.
  9. 제 6 항에 있어서, 상기 밀봉 수단은, 서로 대향하는 적어도 2개의 금형(20, 21)을 포함하는 금형 세트와,
    상기 금형 세트와 이 금형 세트의 형 정렬면에 배치된 상기 기판(1)에 의해 구성되는 캐비티(24)에 용융 수지를 주입하는 주입 수단을 구비하는 전자 부품 제조 장치.
  10. 제 9 항에 있어서, 상기 밀봉 수단은 상기 캐비티(24)를 감압하는 감압 수단을 추가로 구비하는 전자 부품 제조 장치.
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Families Citing this family (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6461881B1 (en) * 2000-06-08 2002-10-08 Micron Technology, Inc. Stereolithographic method and apparatus for fabricating spacers for semiconductor devices and resulting structures
JP3610887B2 (ja) * 2000-07-03 2005-01-19 富士通株式会社 ウエハレベル半導体装置の製造方法及び半導体装置
JP3619773B2 (ja) 2000-12-20 2005-02-16 株式会社ルネサステクノロジ 半導体装置の製造方法
JP3982610B2 (ja) * 2001-12-04 2007-09-26 ローム株式会社 電子部品における合成樹脂製パッケージ体からロス合成樹脂を切り離す方法及びその装置
US6458626B1 (en) * 2001-08-03 2002-10-01 Siliconware Precision Industries Co., Ltd. Fabricating method for semiconductor package
JP2003077939A (ja) * 2001-09-05 2003-03-14 Mitsubishi Electric Corp 半導体装置およびその製造方法
JP3812500B2 (ja) * 2002-06-20 2006-08-23 セイコーエプソン株式会社 半導体装置とその製造方法、電気光学装置、電子機器
JP4002143B2 (ja) * 2002-07-10 2007-10-31 株式会社ルネサステクノロジ 半導体装置の製造方法
JP4115228B2 (ja) * 2002-09-27 2008-07-09 三洋電機株式会社 回路装置の製造方法
JP4243177B2 (ja) * 2003-12-22 2009-03-25 株式会社ルネサステクノロジ 半導体装置の製造方法
DE102004020187B4 (de) * 2004-04-22 2006-07-13 Infineon Technologies Ag Umverdrahtungssubstratstreifen mit mehreren Halbleiterbauteilpositionen
WO2007049704A1 (ja) * 2005-10-28 2007-05-03 Nikon Corporation デバイス製造処理装置間の接続装置及び接続方法、プログラム、デバイス製造処理システム、露光装置及び露光方法、並びに測定検査装置及び測定検査方法
US8264079B2 (en) * 2007-06-28 2012-09-11 Panasonic Corporation Semiconductor device mounted structure and its manufacturing method, semiconductor device mounting method, and pressing tool
US8185780B2 (en) * 2010-05-04 2012-05-22 International Business Machines Corporation Visually marking failed components
KR101922191B1 (ko) * 2012-03-02 2019-02-20 엘지이노텍 주식회사 인쇄회로기판 및 그의 제조 방법
US9497570B2 (en) 2014-02-06 2016-11-15 Nimbelink Corp. Embedded wireless modem
USD731491S1 (en) * 2014-02-07 2015-06-09 NimbeLink L.L.C. Embedded cellular modem
DE102015101759B3 (de) * 2015-02-06 2016-07-07 Asm Assembly Systems Gmbh & Co. Kg Bestückmaschine und Verfahren zum Bestücken eines Trägers mit ungehäusten Chips
US11094668B2 (en) * 2019-12-12 2021-08-17 Micron Technology, Inc. Solderless interconnect for semiconductor device assembly

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5952725A (en) * 1996-02-20 1999-09-14 Micron Technology, Inc. Stacked semiconductor devices
US5682065A (en) * 1996-03-12 1997-10-28 Micron Technology, Inc. Hermetic chip and method of manufacture
JP2000012745A (ja) * 1998-06-24 2000-01-14 Nec Corp 半導体パッケージおよびその製造方法

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