KR20010069990A - 반도체기판 처리방법 - Google Patents

반도체기판 처리방법 Download PDF

Info

Publication number
KR20010069990A
KR20010069990A KR1020000040087A KR20000040087A KR20010069990A KR 20010069990 A KR20010069990 A KR 20010069990A KR 1020000040087 A KR1020000040087 A KR 1020000040087A KR 20000040087 A KR20000040087 A KR 20000040087A KR 20010069990 A KR20010069990 A KR 20010069990A
Authority
KR
South Korea
Prior art keywords
etching
layer
semiconductor substrate
dry etching
substrate processing
Prior art date
Application number
KR1020000040087A
Other languages
English (en)
Other versions
KR100717359B1 (ko
Inventor
크루뷔누스한스-위르겐
니스게르트드
Original Assignee
프란츠 숨니치
세즈 세미콘덕터-에큅먼트 쥬비회르 퓌어 디 할브라이테르페르티궁 아게
하슈버, 클링거
인피니언 테크놀로지스 아게
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 프란츠 숨니치, 세즈 세미콘덕터-에큅먼트 쥬비회르 퓌어 디 할브라이테르페르티궁 아게, 하슈버, 클링거, 인피니언 테크놀로지스 아게 filed Critical 프란츠 숨니치
Publication of KR20010069990A publication Critical patent/KR20010069990A/ko
Application granted granted Critical
Publication of KR100717359B1 publication Critical patent/KR100717359B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31105—Etching inorganic layers
    • H01L21/31111—Etching inorganic layers by chemical means
    • H01L21/31116—Etching inorganic layers by chemical means by dry-etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321—After treatment
    • H01L21/3213—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
    • H01L21/32133—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only
    • H01L21/32134—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by liquid etching only
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/03—Manufacturing methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/11—Manufacturing methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/0401—Bonding areas specifically adapted for bump connectors, e.g. under bump metallisation [UBM]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/04042—Bonding areas specifically adapted for wire connectors, e.g. wirebond pads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/45144—Gold (Au) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/85—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector
    • H01L2224/85009—Pre-treatment of the connector or the bonding area
    • H01L2224/8501—Cleaning, e.g. oxide removal step, desmearing
    • H01L2224/85013—Plasma cleaning
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01004—Beryllium [Be]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01005—Boron [B]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01006—Carbon [C]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01013—Aluminum [Al]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/0102—Calcium [Ca]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01022—Titanium [Ti]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01032—Germanium [Ge]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01033—Arsenic [As]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01068—Erbium [Er]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01072—Hafnium [Hf]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01074—Tungsten [W]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01079—Gold [Au]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01082—Lead [Pb]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/049—Nitrides composed of metals from groups of the periodic table
    • H01L2924/0494—4th Group
    • H01L2924/04941—TiN
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/102—Material of the semiconductor or solid state bodies
    • H01L2924/1025—Semiconducting materials
    • H01L2924/10251—Elemental semiconductors, i.e. Group IV
    • H01L2924/10253—Silicon [Si]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/1901—Structure
    • H01L2924/1904—Component type
    • H01L2924/19043—Component type being a resistor

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • General Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • Inorganic Chemistry (AREA)
  • Weting (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Drying Of Semiconductors (AREA)
  • ing And Chemical Polishing (AREA)
  • Wire Bonding (AREA)

Abstract

본 발명은 반도체 기판을 처리하는 방법에 관한 것으로, 금속 층에 적용된 반도체 기판 표면의 하나 또는 그이상의 층들을 제거함으로써 금속 층들을 노출되게 하고, 노출은 시간적 순서에 의해 상기 층의 제 1 부분에는 건식 에칭으로 행해지고 제 2 부분에는 습식 에칭에 의해 행해진다.

Description

반도체기판 처리방법{Process for treating semiconductor substrates}
본 발명은 금속 표면을 노출시킨 반도체기판을 처리하는 공정에 관한 것이다.
상기 금속 표면은 반도체 칩의 표면에 위치한 본딩 패드(bonding pads)가 될 수 있다. 본딩 패드는 집적회로의 양산에서 외부회로 및 다른 전자적, 전기적 요소에 차례로 접속되는 와이어(wire)(예를 들어, 미세한 금 와이어)에 접속하기 위해 쓰인다.
본딩 패드는 반도체 양산의 소위 "전후(back and forth)" 공정분야에서 양산된다.
반도체 칩의 본딩 패드를 구현하기 위해 설계된 금속 표면들(금속 층)은 칩의 잔존하는 표면처럼, 패시베이션 층(passivation layer)을 입힌다. 패시베이션 층은 불순물, 습기, 기계적인 고장과 입자 방사 같은, 다른 주위의 영향에 대해서 반도체구조들의 절연 및 보호를 위해 쓰인다.
패시베이션 층은 흔하게 실리카 또는 질화 실리콘과 같은, 층의 가장 간단한 상태로 존재한다. 대체로 이러한 층은 이층구조로, 금속 층에 접해있고 제 1층이되는 층은 일반적으로 실리카이며 제 2층은 일반적으로 질화 실리콘이다. 패시베이션 층의 또 다른 층으로 상기 이층구조 위에 사용될 수 있는 층은 주위로부터의 입자방사에 대해 부가적인 보호 층으로 쓰여지는, 예를 들어, 폴리이미드(polyimide)층이 될 수 있다.
종종 이 부가적인 보호 층은 금속층(두께 0.3∼3 마이크론, 미합중국 특허 제5,911,887호)위에 위치하며 절연체 또는 유전(dielectric)층이라고 하는 제 1층과 상기 유전 층(두께 0.3∼3 마이크론, 미합중국 특허 제5,911,887호) 위에 위치하며 실제 패시베이션 층이라고 하는 제 2층으로 구별된다.
금속 층과 상기 패시베이션 층 사이, 즉, 소위 반사방지 막(ARC)이라는 유전층은 5∼250 nm(미합중국 특허 제5,911,887호)의 두께로 사용된다. 이 유전층은 포토리소그래피 처리(photolithographic treatment)에서 노출(exposure)을 용이하게 하거나 촉진하기 위해 사용한다. 반사방지 막은 예를 들어 티타늄, 티타늄 질화물 또는 티타늄-텅스텐으로 이루어져 있다.
덧붙이면, 금속층과 반사방지막 사이 즉, 6 ∼250 nm의 두께를 가진 소위 에칭 정지층(etch stop layer)이라는 패시베이션 층이 사용될 수 있다(미합중국 특허 제5,911,887호). 이 에칭 정지층은 밑에 위치한 금속 층이 침식당하지 않도록 에칭이 이 에칭정지 층에 닿았을 때 에칭률(etching rate)을 크게 줄이기 위해 사용된다. 에칭 정지층은 동시에 반사방지막의 작용도 나타난다.
더욱이, 금속 층과 패시베이션 층 사이 즉, 반사방지막과 패시베이션 층이 존재할 때 소위 확산방벽(diffusion barrier) 층이 사용될 수 있다.(미합중국 특허제5,756,376호)
본딩 패드들이나 또는 금속 층들을 구현하거나 또는 노출시키기 위해, 포토레지스트(photoresist)가 앞서 말한 층들 맨 위에 사용되고 노출된 후, 현상(developing) 또는 경화(hardening)를 거쳐 에칭 마스크로 사용된다. 만약 맨 위층이 예를 들어 감광성의 폴리이미드 라면, 금속 층들의 노출 후 폴리이미드는 부가적인 패시베이션 층의 부분으로 작용하며 제거할 필요는 없다.
본딩 패드들은 예를 들어 서로 50 내지 100 마이크론의 거리로 100×100 마이크론의 크기를 가진다.(미합중국 특허 제5,433,823호)
미합중국 특허 제5,443,823호는 이러한 크기의 표면을 습식 에칭할 수도 있지만, 건식 에칭이 바람직하다고 기술하고 있다. 건식 에칭이 바람직한 이유는 상기 두께의 층들(1마이크론 이상)은 높은 화학적 소비로 단지 천천히 또는 매우 과감한 에칭 액으로 제거될 수 있다. 또한 에칭이 포토레지스트(경화된 포토레지스트) 밑에서 이루어지는 위험이 있다. 어떻게 습식 에칭이 노출된 본딩 패드에서 이루어지는지는 미합중국 특허 제5,443,823호에서는 기술하지는 않았다. 패시베이션 층(이산화 실리콘 위의 실리콘 질화물)에 대한 건식 식각과정은 포토레지스트(경화된 포토레지스트)와 확산방벽 층 또는 반사방지막(티탄-텡스텐)에 대해서 높은 선택도를 가지기 위해 디자인되었다고 기술하고 있다.
미합중국 특허 제5,824,234호는 본딩 패드의 양산과정과 반응성 이온 에칭 또는 불소가 함유된 가스를 사용한 플라즈마 에칭에 의해 금속표면의 노출이 이루어지고 금속표면의 위에 위치하는 층들의 에칭과정을 기술하고 있다. 이러한 과정의 결과물인 불소함유층은 접촉부의 옴(ohm)저항이 증가되기 때문에 바라지 않는 오염을 나타낸다. 오염은 한편으로는 불소함유중합체가 될 수 있고, 다른 한편으로는 금속 불화물(예를 들어 AlF3)이 될 수 있다. 본딩 패드의 세척 또는 불순물의 제거는 웨이퍼를 세척액에 담가 이루어진다. 세척액은 예를 들어 테트라-메틸 암모늄 수산화물(TMAH)을 포함한 염기성수용액이 될 수 있다.
미합중국 특허 제5,911,887호는 본딩 패드 위에는 다른 상부구조를 제안하고 동시에 반사방지막이 될 수 있는 에칭 정지층을 제의한다. 패시베이션 층과 유전 층은 첫 번째 건식 에칭단계(플라즈마 에칭 또는 반응성 이온에칭)에서 제거된다. 에칭 정지층을 거의 침식하지 못하는 이 에칭단계는 불소함유 에칭가스(예를 들어, C2F6및/또는 CHF3)에 의해 이루어지게 된다. 두 번째 에칭단계에서 에칭 정지층은 제거가 되고 금속 층은 노출된다. 이런 두 번째 에칭단계는 중합체의 형성을 방지하기 위해 여타의 탄소함유 가스를 사용하지 않는 건식 에칭단계와 똑같다. 예를 들어 Cl2, HCl 또는 SF6를 들수 있다.
만약 중합체가 금속 표면에 형성되지 않았어도, 불소함유 가스를 사용시 미합중국 특허 제5,824,234호에 기술한대로 적어도 금속 불화물(예를 들어 AlF3)이 형성되거나 또는 염소함유가스를 사용시 금속 염화물(예를 들어 AlCl3)이 형성된다. 상기 금속 할로겐화합물들은 제거되거나 또는 변환된다.
미합중국 특허 제5,731,243호는 본딩 패드의 부근에서 금속 층을 노출시킨후 남겨진 중합체는 화학적으로 습식 에칭으로 제거된다고 기술한다. 사용되는 에칭액은 예를 들어 디메틸 설폭시드(dimethyl sulfoxide)와 모노에탄올 아민(monoethanol amine)을 함유한다. 이 단계는 웨이퍼의 상부구조가 존재하는 표면이 자기접착 막(self-adhesive film)을 사용해 보호되는 동안, 웨이퍼의 박형화(thin) 연마공정 전에 이루어진다. 박형화 연마공정 전에 중합체의 제거는 막의 잔류물이 중합체에 접착되는 것을 막아 따라서 본딩 패드가 오염되지 않게 한다. 위에 기술된 본딩 패드에서 불순물의 이런 단점들은 와이어 접촉의 높은 옴 저항, 본딩 패드에 와이어의 나쁜 접착력 또는 검사 시 검사 수단의 접촉불량이 될 수 있다. 상기의 세 번째 경우에는 실제로 사용할 수 있는 반도체 칩을 단지 본딩 패드가 오염되어 있기 때문에 불량으로 버려지게 될 수 있다.
본 발명의 목적은 본딩 패드에 불순물이 없도록 금속 층을 노출시키는 간략화되고 단축된 공정을 제공하는데 있다.
본 발명에 청구된바, 공정은 금속 층이 적용되는 반도체기판 표면의 하나 또는 그 이상의 층을 제거함으로써 적어도 금속 층의 부분노출, 층의 다른 부분은 건식 에칭단계에 의해서 그리고 층의 또 다른 부분은 습식 에칭단계에 의해 시간적 순서로 이루어지는 공정을 제안하고 있다.
이런 방식에서 건식 에칭 단계에서 형성되는 부산물들은 직접적으로 금속층위에 증착될 수 없다. 다소 이 부산물들은 건식 에칭단계의 마지막단계 후에도 제거되지 않는 두 번째 층에 적어도 부분적으로 증착 된다. 이 두 번째 부분은 습식 에칭단계에 의해 바로 제거되고, 동시에 건식 에칭단계의 부산물이나 찌꺼기를 제거한다.
다른 공정단계는 이 두 가지 에칭단계 사이에서 이루어진다. 따라서 층의 잔존하는 부분은 다른 공정이 이루어지는 동안 보호 층의 작용을 나타낸다.
건식 에칭단계에서 제거되는 층의 첫 번째 부분은 초기에 적용된 층의 80% 또는 90%이상 될 수 있다. 왜냐하면 이 단계는 일반적으로 높은 속도의 건식 에칭 공정에서 이루어지기 때문이며, 완전한 제거(금속 층위에 적용될 수 있는 층의 제거)는 경제적으로 이루어질 수 있다.
이 경우에 작아진 층의 두 번째 부분은 단지 다소 적은 부분을 제거해야할 필요가 있기 때문에 천천히 습식 에칭공정에 의해 제거된다. 또는 높은 속도의 습식 에칭공정에 의해 이루어지는데, 그 이유는 다른 방법이라면 어렵게 이루어질 일정한 유니포미티(uniformity)가 작은 잔존 층 두께의 결과로서는 적은 문제점을 나타내기 때문이다.
노출된 금속 층은 본딩 패드의 다른 형태가 될 수 있고, 즉, 두 금속화 평면사이에 구멍을 통해서 형성되어진 또는 와이어에 반도체를 연결시키기 위해 사용되는 본딩 패드의 형태들이다.
본 발명에서 청구된 공정은 노출시킬 금속 층들이 반도체를 와이어에 접속하기 위해 사용되는 본딩 패드였을 때, 이런 경우는 상대적으로 큰 표면적을 노출시켜야 하기 때문에 유리한 장점을 가진다.
본 발명에서 청구된 공정의 한 실시 예에서, 층의 제 1 부분은 다른 물질로 구성되고 제 2 부분은 또 다른 물질로 구성되며 제 1부분의 물질과 제 2 부분의 물질이 서로 다르다.
이런 예는 건식 에칭 단계가 층의 제 1 부분을 제거한 후에 즉시 멈추는 것이 가능하게 한다. 이런 예는 수명 종지점 검출 시스템(end point detection system) 또는 건식 에칭단계에서 거의 침식되지 않는 제 2 층에 의해 일어난다.
본 발명에서 청구된 공정의 또 다른 실시 예에서 건식 에칭단계의 요소들은 층의 제 1부분이 에칭 율이 줄어드는 제 2 부분보다 더욱 강하게 침식되도록 선택된다. 이런 실시 예는 다른 무엇보다도 적당한 온도, 적당한 압력 또는 에칭가스의 적당한 혼합구성을 선택함으로써 일어난다.
건식 에칭단계에 적당한 공정은 플라즈마 에칭, 반응성 이온 에칭, 및 전자빔 에칭에서 선택될 수 있다. 플라즈마 에칭이 유용한 것으로 알려져 있다.
공정의 한 실시 예에 의하면, 건식 에칭단계의 에칭 매체는 불소함유 가스를 포함한다. 이런 실시 예는 제거되는 층의 제 1 부분이 실리콘을 함유한 부도체, 예를 들어 실리카 및/또는 질화 실리콘으로 구성되었을 때 특히 유용하다.
공정의 또 다른 실시 예에 의하면, 건식 에칭단계의 에칭 매체은 불소 함유가스에 산소가 함유된다. 이 실시 예는 제거되는 층의 제 1부분이 질화 실리콘으로 구성되어 있을 때 유용하다.
만약 습식 에칭단계의 요소들을 층의 제 2 부분이 제 1 부분보다 더욱 강하게 침식되도록 선택한다면, 층의 제 1부분의 건식 에칭 후에 형성되는 제 1 부분의잔존 측벽이 습식 에칭단계의 에칭액에 에칭되지 않는다. 조정해야 할 요소는 다른 무엇보다도 온도, 유체흐름속도, 및 성분의 농도와 에칭용액의 용제를 선택하는 것이 된다.
가능한 습식 에칭공정들은 침지 공정, 스프레이 에칭 공정 및 회전 공정, 또는 이들의 조합된 공정등이 있다. 침지 공정은 웨이퍼 한 개 또는 한 호스트(host)를 완전히 에칭 액에 담가, 에칭액이 웨이퍼의 표면을 흐를 수 있도록 한 공정으로 정의한다. 스프레이 에칭 공정에서는 에칭액은 웨이퍼 표면에 뿌려지고, 동시에 웨이퍼가 회전하는 공정이다.
스핀 에칭공정 뿐만 아니라, 회전 에칭 공정은 에칭 액이 분무되지 않고 웨이퍼의 적어도 한 면을 연속적인 흐름으로 적용되는 공정으로 정의되며, 웨이퍼가 회전하면서 에칭액이 웨이퍼의 에지(edge)주변에서 떨어지게 된다.
회전 에칭 공정은 EP 0 444 714 B1에 예로써 기술된 것처럼, 웨이퍼를 순차적으로 하나씩 처리할 때 유용하다.
본 발명에서 청구된 공정의 한 실시 예에서, 습식 에칭 단계의 에칭 약품은 수용액이다. 이 실시 예는 다른 무엇보다도 사용되어진 에칭액을 더욱 쉽게 처리할 수 있다는 장점을 가진다.
습식 에칭단계의 에칭 약품은 산화제를 포함하고 있어, 특히 제거될 층의 제 2부분이 금속(예를 들어, 티타늄), 합금(예를 들어, 텅스텐-티타늄) 또는 산소가 포함 안된 금속 화합물(질화 티타늄)을 함유하고 있을 때 유용하다.
산성 액으로 좋은 결과들이 얻어졌다. 질산 및 불화수소산을 함유한 에칭 약품이 유용하며, HNO3: HF의 몰 비율이 3 : 1내지 1000 : 1의 범위에 있을 때 쉽게 결과를 재현할 수 있다.
층의 제 2부분을 제거하기 위해 염기성 용액을 사용해도 역시 좋은 결과가 얻어졌다. 유용한 에칭 약품은 암모니아 또는 아민 및 과산화수소를 함유한 용액이다.
본 발명의 또 다른 부분은 층의 제 1부분을 제거하기 위해 건식 에칭단계가 이루어져 박형화 전에 층의 제 2부분을 노출시키게 되는 웨이퍼의 박형화를 위한 공정이고 습식 에칭단계는 박형화 후 금속 층의 노출을 위해 층의 제 2부분을 제거하게 된다.
박형화는 필름연마가 구조들(structures)이 형성된 웨이퍼의 표면에 적용되기 전에 즉시, 예를 들어 뒷면의 기계적인 박형화 연마에 의해 이루어진다. 연마 후 즉시, 필름은 다시 제거된다. 필름이 제거된 표면은 습식 에칭단계로 넘어가며 이 단계에서 필름의 떨어지지 않는 찌꺼기 제거를 위한 부가적인 세정단계는 무시된다.
본 발명의 다른 상세한 설명은 아래의 예로써 기술한다.
구조들이 형성되는 실리콘웨이퍼의 표면 위에서, 본딩 패드는 차후에 금 와이어에 연결되도록 형성될 것이다. 이런 목적을 이루기 위해 하기의 층들이 하기의 순서로
(1) 본딩 패드의 차후 배열에 의해 구현된 두께 600nm의 알루미늄 층,
(2) 반사방지막인 두께 20nm의 티타늄 층,
(3) 확산 방벽층인 두께 30nm의 티타늄 질화물 층,
(4) 패시베이션 층의 부분으로 플라즈마를 사용한 두께 300nm의 실리카 층,
(5) 패시베이션 층의 부분으로 플라즈마를 사용한 두께 500nm의 질화 실리콘 층,
(6) 차후에 제거될 본딩 패드위에 스핀-코팅에 의해 구현된 감광성의 폴리미드 층을 구현한다.
이런 점에서 탄소 테트라플루오라이드(tetrafluoride)와 산소의 혼합가스를 사용한 플라즈마 에칭 처리가 이루어지며, 실리콘 질화물 층과 실리카 층이 제거가 된다. 티타늄 질화물 층에 에칭이 이루어질 때 에칭 율은 극적으로 감소하며, 플라즈마 에칭 단계는 끝나게 된다.
이때, 티타늄 질화물과 티타늄을 제거하기 위해 웨이퍼 표면은 질산(C = 10mole/ℓ)과 불화수소산(C = 3mole/ℓ)의 수용액으로 500rpm(T= 25。C, 유속 = 15ℓ/min)의 회전속도로 SEZ 스핀 프로세서 203에서 처리되어진다. 이 웨이퍼의 뒷면은 공정이 이루어지는 동안 질소에 의해 씻겨지게 된다. 알루미늄 층이 노출되고, 수명 종지점 검출 시스템에 의해 탐지될 때, 에칭액의 적용은 중단되고 에칭액이 원심력으로 웨이퍼에서 분리된 직후에 탈 이온 수(deionized water)에 의해 씻겨지고 건조되어진다.
알루미늄 층은 선택적으로 과도 에칭에 의해서 제약되고, 이런 일은 알루미늄의 한정된 제거(대략 20nm)로 나타난다.
본 발명에 따라, 본딩 패드에 불순물이 없도록 금속 층을 노출시키는 간략화되고 단축된 공정이 제공된다.

Claims (20)

  1. 반도체 기판의 표면상의 금속층에 적용된 적어도 한 층의 침식제거에 의해 상기 금속층을 부분적으로 노출시키는 것을 포함하는 반도체기판 처리 방법에 있어서, 시간순서로 상기 층의 제 1부분이 건식 에칭에 의해 제거되고, 상기 층의 제 2부분이 습식 에칭에 의해 제거되는 것을 특징으로 하는 반도체 기판처리방법.
  2. 제 1 항에 있어서, 건식 에칭에 의해 상기 층의 80% 이상, 특히 90% 이상이 제거되는 것을 특징으로 하는 반도체 기판처리방법.
  3. 제 1 항 또는 제 2 항에 있어서, 상기 노출되는 금속 층이 반도체기판을 와이어에 연결시키는데 사용되는 본딩 패드인 것을 특징으로 하는 반도체 기판처리방법.
  4. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서, 상기 층의 제 1부분이 제 1 물질로 구성되고, 상기 제 2 부분은 제 2 물질로 구성되며 제 1부분의 물질과 제 2 부분의 물질이 서로 다르다는 것을 특징으로 하는 반도체 기판처리방법.
  5. 제 4 항에 있어서, 상기 건식 에칭 중에 상기 층의 상기 제 1부분이 제 2부분보다 더욱 강하게 침식되는 것을 특징으로 하는 반도체 기판처리방법.
  6. 제 1 항 내지 제 5 항 중 어느 한 항에 있어서, 상기 건식 에칭은 플라즈마 에칭, 반응성 이온 에칭, 및 전자 빔 에칭으로 이루어진 군으로 부터 선택되는 것을 특징으로 하는 반도체 기판처리방법.
  7. 제 6 항에 있어서, 상기 건식 에칭으로 플라즈마 에칭이 행해지는 것을 특징으로 하는 반도체 기판처리방법.
  8. 제 1 항 내지 제 7 항 중 어느 한 항에 있어서, 상기 건식 에칭에서, 불소함유 가스를 포함하는 에칭 매체가 사용되는 것을 특징으로 하는 반도체 기판처리방법.
  9. 제 8 항에 있어서, 상기 건식 에칭에서, 산소를 포함한 에칭 매체가 사용되는 것을 특징으로 하는 반도체 기판처리방법.
  10. 제 4 항 또는 제 5 항에 있어서, 상기 습식 에칭 중에 상기 층의 상기제 2부분이 상기 제 1부분보다 더욱 강하게 침식되는 것을 특징으로 하는 반도체 기판처리방법.
  11. 제 1 항 내지 제 10 항 중 어느 한 항에 있어서, 상기 습식 에칭은 침지 에칭, 스프레이 에칭 및 회전 에칭으로 이루어진 군으로부터 선택되는 것을 특징으로 하는 반도체 기판처리방법.
  12. 제 11 항에 있어서, 상기 습식 에칭은 반도체 기판들이 개별적으로 연속 처리되는 회전 에칭인 것을 특징으로 하는 반도체 기판처리방법.
  13. 제 11 항 또는 제 12 항에 있어서, 에칭 제가 수용액이라는 것을 특징으로 하는 반도체 기판처리방법.
  14. 제 13 항에 있어서, 상기 에칭 제가 산화제(oxidant)를 함유한 것을 특징으로 하는 반도체 기판처리방법.
  15. 제 13 항 또는 제 14 항에 있어서, 상기 에칭 제가 산성 용액인 것을 특징으로 하는 반도체 기판처리방법.
  16. 제 15 항에 있어서, 상기 에칭 제가 질산과 불산을 함유한 것을 특징으로 하는 반도체 기판처리방법.
  17. 제 16 항에 있어서, HNO3: HF의 몰 비율이 2 : 1 내지 1000 : 1의 범위에있는 것을 특징으로 하는 반도체 기판처리방법.
  18. 제 13 항 또는 제 14 항에 있어서, 상기 에칭 제가 염기성 용액인 것을 특징으로 하는 반도체 기판처리방법.
  19. 제 18 항에 있어서, 상기 에칭 제가 암모니아 또는 아민 및 과산화수소를 함유한 것을 특징으로 하는 반도체 기판처리방법.
  20. 제 1 항 내지 제 19 항 중 어느 한 항의 방법을 사용하여 웨이퍼형태의 반도체기판을 박형화하는 방법으로서, 박형화 전에 건식 에칭이 행해지고, 박형화 후에 습식 에칭이 행해지는 것을 특징으로 하는 반도체 기판 박형화 방법.
KR1020000040087A 1999-07-15 2000-07-13 반도체기판 처리방법 KR100717359B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
AT0123399A AT409429B (de) 1999-07-15 1999-07-15 Verfahren zum ätzbehandeln von halbleitersubstraten zwecks freilegen einer metallschicht
ATA1233/99 1999-07-15

Publications (2)

Publication Number Publication Date
KR20010069990A true KR20010069990A (ko) 2001-07-25
KR100717359B1 KR100717359B1 (ko) 2007-05-10

Family

ID=3509488

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020000040087A KR100717359B1 (ko) 1999-07-15 2000-07-13 반도체기판 처리방법

Country Status (7)

Country Link
US (1) US6627548B1 (ko)
EP (1) EP1069604A3 (ko)
JP (1) JP2001068476A (ko)
KR (1) KR100717359B1 (ko)
AT (1) AT409429B (ko)
SG (1) SG99313A1 (ko)
TW (1) TW519685B (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20180029656A (ko) * 2016-09-13 2018-03-21 재단법인 포항산업과학연구원 티타늄의 결정립 현출 방법 및 티타늄의 결정립 입경 측정 방법

Families Citing this family (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
AT409429B (de) * 1999-07-15 2002-08-26 Sez Semiconduct Equip Zubehoer Verfahren zum ätzbehandeln von halbleitersubstraten zwecks freilegen einer metallschicht
DE10111989C2 (de) * 2001-03-13 2003-11-06 Infineon Technologies Ag Verfahren zur Herstellung von Strukturen in einer Halbleiterschaltung, wobei eine Verringerung plasmainduzierter Aufladung eintritt
JP4260405B2 (ja) * 2002-02-08 2009-04-30 株式会社ルネサステクノロジ 半導体集積回路装置の製造方法
US7320942B2 (en) * 2002-05-21 2008-01-22 Applied Materials, Inc. Method for removal of metallic residue after plasma etching of a metal layer
US20060040111A1 (en) * 2004-08-20 2006-02-23 Dolechek Kert L Process chamber and system for thinning a semiconductor workpiece
US7354649B2 (en) 2004-08-20 2008-04-08 Semitool, Inc. Semiconductor workpiece
US7288489B2 (en) * 2004-08-20 2007-10-30 Semitool, Inc. Process for thinning a semiconductor workpiece
US7193295B2 (en) * 2004-08-20 2007-03-20 Semitool, Inc. Process and apparatus for thinning a semiconductor workpiece
US20060046499A1 (en) * 2004-08-20 2006-03-02 Dolechek Kert L Apparatus for use in thinning a semiconductor workpiece
US20060102197A1 (en) * 2004-11-16 2006-05-18 Kang-Lie Chiang Post-etch treatment to remove residues
CN102487040A (zh) * 2010-12-06 2012-06-06 无锡华润上华半导体有限公司 通孔形成方法
CN107634006A (zh) * 2017-09-12 2018-01-26 武汉新芯集成电路制造有限公司 晶圆的返工方法
CN108091556B (zh) * 2017-11-09 2019-11-19 上海华力微电子有限公司 刻蚀工艺方法
CN113675083B (zh) * 2021-10-25 2021-12-21 江山季丰电子科技有限公司 暴露绝缘体上硅器件有源区的方法、应用和失效分析方法

Family Cites Families (37)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE1069604B (de) * 1959-11-26 Ohn Mathieson Chemical Corporation, New York, N Y (V St A) Verfahren zum katalytischen Polymerisieren von C2- bis C4-Monoolefin und Acetylenkohlenwasserstoffen
JPS63257229A (ja) * 1987-04-14 1988-10-25 Nec Corp 半導体装置の製造方法
JPS63289938A (ja) * 1987-05-22 1988-11-28 Seiko Epson Corp 半導体装置の製造方法
JPH01115144A (ja) * 1987-10-28 1989-05-08 Fuji Electric Co Ltd 半導体装置
AT389959B (de) 1987-11-09 1990-02-26 Sez Semiconduct Equip Zubehoer Vorrichtung zum aetzen von scheibenfoermigen gegenstaenden, insbesondere von siliziumscheiben
JP2821623B2 (ja) * 1989-07-17 1998-11-05 ソニー株式会社 半導体装置の製造方法
JP3128811B2 (ja) * 1990-08-07 2001-01-29 セイコーエプソン株式会社 半導体装置の製造方法
JPH04342133A (ja) * 1991-05-17 1992-11-27 Ricoh Co Ltd 半導体装置の製造方法
EP0523856A3 (en) * 1991-06-28 1993-03-17 Sgs-Thomson Microelectronics, Inc. Method of via formation for multilevel interconnect integrated circuits
DE69233314T2 (de) * 1991-10-11 2005-03-24 Canon K.K. Verfahren zur Herstellung von Halbleiter-Produkten
US5633175A (en) * 1991-12-19 1997-05-27 Hitachi, Ltd. Process for stripping photoresist while producing liquid crystal display device
DE69333619T2 (de) * 1992-01-30 2005-09-29 Canon K.K. Herstellungsverfahren für Halbleitersubstrate
JP3187109B2 (ja) * 1992-01-31 2001-07-11 キヤノン株式会社 半導体部材およびその製造方法
KR970007601B1 (en) * 1993-03-15 1997-05-13 Hyundai Electronics Ind Method of forming contact hall of a semiconductor device
JPH0737780A (ja) * 1993-07-20 1995-02-07 Sony Corp レジスト除去装置及びこれを用いたレジスト除去方法
US6267122B1 (en) * 1993-09-10 2001-07-31 Texas Instruments Incorporated Semiconductor cleaning solution and method
US5409861A (en) * 1993-09-15 1995-04-25 Hyundai Electronics Industries Co., Ltd. Method of forming a via plug in a semiconductor device
US5433823A (en) 1993-09-30 1995-07-18 Cain; John L. Selective dry-etching of bi-layer passivation films
US5384271A (en) * 1993-10-04 1995-01-24 General Electric Company Method for reduction of off-current in thin film transistors
JPH07150371A (ja) * 1993-11-29 1995-06-13 Sharp Corp ニッケルのエッチング方法及びその装置
JPH07201986A (ja) * 1993-12-28 1995-08-04 Nec Corp 半導体装置の製造方法
US5484740A (en) * 1994-06-06 1996-01-16 Motorola, Inc. Method of manufacturing a III-V semiconductor gate structure
DE19525521B4 (de) * 1994-07-15 2007-04-26 Lam Research Corp.(N.D.Ges.D.Staates Delaware), Fremont Verfahren zum Reinigen von Substraten
US6127279A (en) * 1994-09-26 2000-10-03 Semiconductor Energy Laboratory Co., Ltd. Solution applying method
US6124179A (en) * 1996-09-05 2000-09-26 Adamic, Jr.; Fred W. Inverted dielectric isolation process
KR100216674B1 (ko) * 1995-06-30 1999-09-01 김영환 폴리실리콘 콘택의 불량분석을 위한 개선된 디프로세싱 방법
US5731243A (en) * 1995-09-05 1998-03-24 Taiwan Semiconductor Manufacturing Company, Ltd. Method of cleaning residue on a semiconductor wafer bonding pad
US5670426A (en) * 1996-01-29 1997-09-23 Taiwan Semiconductor Manufacturing Company Ltd. Method for reducing contact resistance
US5756376A (en) 1996-05-23 1998-05-26 United Microelectronics Corporation Method for removing a diffusion barrier layer on pad regions
US5911887A (en) * 1996-07-19 1999-06-15 Cypress Semiconductor Corporation Method of etching a bond pad
KR100302671B1 (ko) * 1996-07-25 2001-09-22 피. 제리 코더 화학기계적연마용조성물및화학기계적연마방법
US5824234A (en) * 1996-10-02 1998-10-20 Mosel Vitelic, Inc. Method for forming low contact resistance bonding pad
JPH10303197A (ja) * 1997-04-24 1998-11-13 Matsushita Electron Corp 半導体装置の製造方法
US6331476B1 (en) * 1998-05-26 2001-12-18 Mausushita Electric Industrial Co., Ltd. Thin film transistor and producing method thereof
GB9819821D0 (en) * 1998-09-12 1998-11-04 Secr Defence Improvements relating to micro-machining
US6332988B1 (en) * 1999-06-02 2001-12-25 International Business Machines Corporation Rework process
AT409429B (de) * 1999-07-15 2002-08-26 Sez Semiconduct Equip Zubehoer Verfahren zum ätzbehandeln von halbleitersubstraten zwecks freilegen einer metallschicht

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20180029656A (ko) * 2016-09-13 2018-03-21 재단법인 포항산업과학연구원 티타늄의 결정립 현출 방법 및 티타늄의 결정립 입경 측정 방법

Also Published As

Publication number Publication date
EP1069604A2 (de) 2001-01-17
SG99313A1 (en) 2003-10-27
JP2001068476A (ja) 2001-03-16
EP1069604A3 (de) 2001-09-19
TW519685B (en) 2003-02-01
AT409429B (de) 2002-08-26
KR100717359B1 (ko) 2007-05-10
US6627548B1 (en) 2003-09-30
ATA123399A (de) 2001-12-15

Similar Documents

Publication Publication Date Title
EP0918081B1 (en) Etching composition and use
KR100584485B1 (ko) 반도체 소자의 금속 부식 방지 방법
US6682659B1 (en) Method for forming corrosion inhibited conductor layer
KR20010069990A (ko) 반도체기판 처리방법
TWI397957B (zh) 使用乾式蝕刻製程以有效率地圖案化凸塊下金屬化層之技術
JP3056431B2 (ja) 研磨工程後処理用の洗浄溶液及びこれを用いた半導体素子の洗浄方法
US6835668B2 (en) Copper post-etch cleaning process
KR20010108419A (ko) 구리를 기본으로 한 본드패드에 종래의 와이어를 결합시킬수 있는 방법 및 장치
JP2006135287A (ja) 洗浄液及びそれを用いた半導体素子の洗浄方法
US20020028586A1 (en) Method and apparatus for cleaning integrated circuit bonding pads
JP2006245468A (ja) 半導体装置の製造方法
US5882425A (en) Composition and method for passivation of a metallization layer of a semiconductor circuit after metallization etching
US7468321B2 (en) Application of impressed-current cathodic protection to prevent metal corrosion and oxidation
US6723626B2 (en) Method of manufacturing semiconductor device
JPH09298199A (ja) 半導体装置及びその製造方法
KR100262506B1 (ko) 반도체 소자의 제조 방법
US20020106905A1 (en) Method for removing copper from a wafer edge
US7055532B2 (en) Method to remove fluorine residue from bond pads
TWI343078B (en) Wet cleaning process and method for fabricating semiconductor device using the same
JPH10303197A (ja) 半導体装置の製造方法
JPH10335632A (ja) 電気コンタクトおよびその形成方法
JP2002231748A (ja) バンプ電極の形成方法
US20030119331A1 (en) Method for manufacturing semiconductor device
JP3701193B2 (ja) 半導体装置の製造方法
JP2019142209A (ja) 基板の成膜方法、及び液体吐出ヘッドの製造方法

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20130425

Year of fee payment: 7

FPAY Annual fee payment

Payment date: 20140604

Year of fee payment: 8

LAPS Lapse due to unpaid annual fee