KR20010068698A

KR20010068698A - 강유전체 메모리의 배열 구조 및 동작 방법

Info

Publication number: KR20010068698A
Application number: KR1020000000736A
Authority: KR
Inventors: 김시호
Original assignee: 김시호
Priority date: 2000-01-07
Filing date: 2000-01-07
Publication date: 2001-07-23
Also published as: KR100330397B1

Abstract

본 발명은 강유전체 메모리의 배열 구조 및 동작 방법에 관한 것으로, 1T1C형의 강유전체 메모리에서 기준 셀을 사용하지 않고 데이타를 읽고 쓸 수 있도록 메모리 배열의 구성 방법을 제시하였으며, 제시된 메모리 구성을 동작 시키기 위한 위한 동작 방법과 이에 필요한 동작 회로 수단을 제공하고자 한다.

Description

강유전체 메모리의 배열 구조 및 동작 방법{A Ferroelectic Memory array and Methods of operating thereof}

본 발명은 강유전체 용량 소자를 이용하는 강유전체 메모리에서 비트 선과 전하 분배 용량 소자인 전하 재분배 캐패시터 간의 전하 재분배에 의한 전압 이동 특성을 이용하여, 기준 셀을 사용하지 않고 메모리를 동작시키기 위한 메모리 배열의 구조 및 동작 방법에 관한 것으로 기준 셀을 사용하지 않으므로 강유전체의 피로 현상 등에 의한 신뢰성 저하 문제가 없고 동작 수명이 향상되며 감지 동작의 신뢰도가 향상되는 동작방법과 메모리 구조를 제공한다.

강유전체 메모리는 전원을 끊어도 분극 전하가 보존되는 강유전체 용량 소자의 전압과 저장 전하 간의 이력 특성(hysteresis)을 이용한 것으로, 전원을 끊어도 저장되어 있는 정보가 손실되지 않는 비휘발성 메모리로 동작하게 된다.

도1은 종래 강유전체 메모리 셀에 쓰이고 있는 강유전체 용량의 이력 특성과 읽기 동작시에 이의 판독 방법을 보여 주고 있다. 종래의 강유전체 메모리 셀은 도2에서와 같이 2개의 용량과 2개의 트랜지스터로 구성된 2T2C형 구조가 사용되었다. 두 전극 사이에 강유전체가 채워져있는 강유전체 메모리 셀의 캐패시터는 두전극의 양단에 인가되었던 전압이 0으로 된 이후에도 인가되었던 전압의 극성을 기억하여, 도1에서 보여주고 있는 S1 또는 S0의 서로 다른 분극상태로 정보를 저장한다. S1과 S0의 저장 정보를 판독하기 위해서는 선택된 셀의 워드 선을 켜고, 프레이트(CP)에 펄스 전압을 인가한다. 워드 선을 켜면 비트 선 또는 상보 비트 선은 셀의 강유전체 캐패시터와 전기적으로 연결되고, 프레이트 펄스에 의하여 강유전체 캐패시터에 저장되어 있는 분극 전하가 비트 선의 기생 캐패시터인 CBL과 재분배 하게되어, S0의 저장 상태에서는 VBL0, S1의 저장 상태에서는 VBL1 크기의 전압이 선택된 비트 선 또는 상보 비트 선에 유기된다. 따라서, 두 전압 VBL0와 VBL1의 차이를 감지 증폭기(Sense Amplifier)로 판독함으로써 저장된 정보를 판독한다. 종래의 2T2C형 셀에서는 하나의 셀에 S1의 정보가 저장되어 있다면 다른 하나의 셀에는 S0의 정보를 저장하여 읽기 동작시에 비트 선과 상보비트선의 전압이 VBL0 내지 VBL1으로 서로 다른 값을 갖으므로 기준 셀을 사용하지 않아도 읽기 동작이 수행된다.

그러나, 종래의 2T2C형에서는 1 비트의 정보 저장을 위해서 필요한 소자의 갯수가 많은 단점이 있어서, 2T2C형 셀은 도3과 같은 형태의 종래의 1T1C형 강유전체 메모리 셀로 발전되었다. 1T1C 형은 하나의 트랜지스터와 하나의 강유전체 캐패시터로 이루어진 셀로서 읽기 동작시에 선택된 셀에 저장된 정보가 S0 내지 S1 여부를 판독을 위해서는 기준 셀이 필요하다. 도4는 종래의 1T1C형 강유전체 셀의 메모리 배열 구조를 보여주고 있다. 감지 증폭기(41a 또는 41b)에는 한 쌍의 비트 선(BL)과 상보 비트 선(/BL)이 연결되있다. 상기 한 쌍의 비트 선에는 복 수개의셀들이 연결되어 있으며, 상기 셀들의 워드 선은 각기 다른 워드 선 선택 신호(WL0, WL1, ... WLn)에 연결되어 있고 상기 한 쌍의 셀들이 프레이트 선을 공유하도록 구성되어 있다. 도4의 종래의 메모리 배열에서 첫번째 워드 선(WL0)에서 n번째 워드 선(WLn) 중에 어느 하나가 선택되면 기준 셀의 워드 선인 RWL0 또는 RWL1 중에 하나가 선택된다. 홀수 번째 워드 선(WL0, WL2, ,,, WLn-1)이 선택되면 선택된 저장 셀의 정보가 상보 비트 선(/BL)에 유기되고 기준 셀의 워드 선 RWL1이 선택되어 비트 선(BL)에는 기준 전압이 유기된다. 만일, 짝수 번째 워드 선(WL1, WL3, ,,, WLn)이 선택되면, 선택된 저장 셀의 정보가 비트 선(BL)에 유기되고 기준 셀의 워드 선 RWL0이 선택되어 상보 비트 선(/BL)에는 기준 전압이 유기된다. 도 5는 종래의 1T1C 메모리 배열에 사용되고 있는 감지 증폭기(41a 또는 41b)를 보여주고 있다. 도6의 종래 1T1C 강유전체 메모리의 동작에서 알 수 있는 바와 같이, 메모리 셀의 저장 정보가 S0인가 또는 S1인가에 따라서, 워드 선이 켜졌서 읽기 동작시에, 비트 선의 전압은 기생 캐패시터와의 전하 재분배에 의하여 VBL0 또는 VBL1의 전압을 갖는다. 이때 기준 셀에 의하여 유기되어야 하는 기준 전압(VREF)은 도6에 도시된 바와 같이 두 전압 VBL0과 VBL1의 중간 값을 갖는 것이 가장 바람직하므로, 기준 셀의 히스테리시스 특성은 저장 셀과 다른 특성을 갖아야만 한다.

그러나, 위에서의 언급한 종래의 1T1C형 강유전체 셀의 배열에서는 기준 셀을 사용하여야 하므로 기준 셀과 저장 셀의 특성을 일정하게 갖도록 제작하는 것이 어렵다. 또한, 강유전체 박막은 양단에 양과 음의 전압이 교대로 인가될 때마다 피로(fatigue)가 누적되어 히스테리시스 특성이 변화하게 된다. 일반적으로 강유전체박막은 10¹²사이클 정도의 수명를 갖는다. 도4에서 보는 바와 같이 WL0 에서 WLn중에 하나의 워드 선이 선택될 때 마다, 기준 셀은 선택되어야 하므로 기준 셀의 선택 횟수가 저장 셀에 비하여 n/2배 많고, 일반적으로 n은 128 또는 256 정도의 값을 가지므로 기준 셀은 저장 셀에 비하여 약 100배 이상의 선택 빈도를 갖게되므로 기준 셀에 피로가 누적되어서 기준 전압이 초기 값에서 변동하게 되고, 읽기 동작시에 오동작을 초래하게 된다. 따라서, 1T1C형 강유전체 메모리에서는 기준 셀을 사용하지 않고 읽기 동작이 가능한 방법이 요구되어 왔으며, 본 발명에서는 기준 셀을 사용하지 않고 읽기 쓰기가 가능한 메모리 배열의 구성과 동작 방법을 제공하고자 한다.

상기의 이유로 종래의 기준 셀을 이용하는 1T1C형 강유전체 메모리는 동작 수명이 제한되는 문제점이 있었다. 본 발명에서는 기준 셀을 사용하지 않는 1T1C형 강유전체 메모리의 배열 구조 및 동작 방법을 제공하고자 한다.

도 1은 종래의 강유전체 메모리 용량 소자의 이력특성과 이의 판독 방법 설명도

도 2는 종래 2T2C형 강유전체 메모리 셀

도 3은 종래 1T1C형 강유전체 메모리 셀

도 4는 종래 1T1C형 강유전체 메모리 셀의 배열 구성도

도 5는 종래 1T1C형 강유전체 메모리의 감지 증폭기(Sense Amplifier)

도 6은 1T1C형 강유전체 메모리 셀의 이력특성과 이의 판독 방법 설명도.

도 7은 본 발명의 강유전체 셀의 판독 방법으로써,

도 7a는 강유전체 용량 소자의 이력 특성과 감지 동작중의 동작점

도 7b는 전하 분배에 의한 비트 선 전압의 이동

도 8은 본 발명의 강유전체 메모리 셀의 배열 구조

도 9는 본 발명의 감지 증폭기의 실시예

도 10은 본 발명의 전하 분배 수단의 실시 예

도 11a 내지 도 11b는 본 발명의 메모리의 동작 시간도의 실시예

도 12는 본 발명의 전하 분배 수단의 다른 실시 예

도 13a 내지 도 13b는 본 발명의 메모리의 동작 시간도의 실시예

도 14는 본 발명의 강유전체 셀의 판독 방법의 다른 실시 예로써,

도 14a는 강유전체 용량 소자의 이력 특성과 감지 동작중의 동작점

도 14b는 전하 분배에 의한 비트 선 전압의 이동

도 15a 내지 도 15b는 본 발명의 메모리의 동작 시간도의 다른 실시 예

도 16a 내지 도 16b는 본 발명의 메모리의 동작 시간도의 다른 실시 예

<도면의 주요 부분에 대한 부호의 설명>

S0 : 강유전체 셀의 제1정보 저장 상태

S1 : 강유전체 셀의 제2 정보 저장상태

VBL0 : S0 저장상태에서 읽기동작시 프레이트 펄스 인가에 의한 비트 선 유기전압

VBL1 : S1 저장상태에서 읽기동작시 프레이트 펄스 인가에 의한 비트 선 유기전압

ΔVBL : VBL0와 VBL1 간의 전압차

CBL : 비트 선 또는 상보 비트선의 기생 용량(capacitance) 값

BL : 비트 선 /BL(또는) : 상보 비트선

WL : 워드 선 CP : 프레이트 선

Cs : 메모리 셀의 강유전체 요량소자 S/A : 감지 증폭기

Cr : 기준 셀의 강유전체 요량 소자 RWL0, RWL1 : 기준 셀의 워드 선,

WL0, ..., WLn : 메모리 배열의 워드 선

SAE : 감지 증폭기 동작 활성화 신호

VREF : 기준 전압 VDD : 인가 전원 전압

ΔVBL0 : VREF와 VBL0의 전압 차ΔVBL1 : VBL1과 VREF의 전압 차

VBLp0 : 저장 상태 S0일 때 프레이트에 펄스 전압 인가 후의 비트 선 유기전압

VBLp1 : 저장 상태 S1일 때 프레이트에 펄스 전압 인가 후의 비트 선 유기전압

A : 저장 상태 S1일 때 프레이트에 펄스 전압 인가 후의 감지 비트 선의 동작 점

B : 저장 상태 S0일 때 프레이트에 펄스 전압 인가 후의 감지 비트 선의 동작 점

VBLap0 : 저장 상태 S0일 때 프레이트에 펄스 전압 인가 후 제거시의 비트선 전압

VBLap1 : 저장 상태 S1일 때 프레이트 펄스 전압 인가 후에 제거시의 비트선 전압

C : 저장 상태 S1일 때 프레이트에 펄스 전압 인가 후 제거시의 감지 비트선의 동작점

D : 저장 상태 S0일 때 프레이트에 펄스 전압 인가 후 제거시의 감지 비트선의 동작점

ΔVBLap : VBLap1과 VBLap0의 전압 차 VREFS : 본 발명의 기준 전압,

Vsh : 전하 재분배에 의한 비트 선의 전압 이동 값

VBLS0 : 저장 상태 S0에서 전하 재분배 이후의 비트선 전압

VBLS1 : 저장 상태 S1에서 전하 재분배 이후의 비트선 전압

BLP : 비트 선 예비 충전 활성화 신호

VBB : 비트 선 전하 분배 수단 동작 신호

V/BB : 상보 비트 선 전하 분배 수단 동작 신호

CBB : 비트 선 선 전하 분배를 위한 용량 소자

C/BB : 상보 비트 선 전하 분배를 위한 용량 소자

VBL 내지 V/BL : 비트 선 내지 상보 비트 선의 동작 전압

WL0 : 홀수 번째 워드 선 선택 알림 신호

WLE : 짝수 번째 워드 선 선택 알림 신호

W : 저장 상태 S1일 때 프레이트에 펄스 전압 인가 후의 감지 비트 선의 동작 점

X : 저장 상태 S0일 때 프레이트에 펄스 전압 인가 후의 감지 비트 선의 동작 점

Y : 저장 상태 S1일 때 프레이트에 펄스 전압 인가 중 전하 재분배시의 감지 비트 선의 동작 점

Z : 저장 상태 S0일 때 프레이트에 펄스 전압 인가 중 전하 재분배시의 감지 비트 선의 동작 점

VBL0' : 저장 상태 S0일 때 프레이트에 펄스 전압 인가 중 전하 재분배시의감지 비트 선의 유기 전압

VBL1' : 저장 상태 S1일 때 프레이트에 펄스 전압 인가 중 전하 재분배시의 감지 비트 선의 유기 전압

Vsh2 : 프레이트 펄스 인가 중 전하 재분배에 의한 비트 선의 전압 이동

도7은 본 발명 강유전체 메모리의 동작 방법을 보여주고 있다. 본 발명 동작 방법의 실현을 위한 강유전체 메모리의 셀은 종래의 1T1C형과 동일하게 구성할 수 있다. 아래의 동작 방법은 강유전체 메모리 셀이 1T1C형이라고 전제하고 설명하고자 한다. 메모리 셀의 히스테리시스 특성 곡선(71)에서 저장 정보는 캐패시터 양단의 전압이 0일 때 S1 또는 S0의 두 동작점에 저장된다. 워드 선을 켜고 프레이트 선에 펄스를 인가하면 메모리 셀의 저장 전하가 비트 선의 기생 캐패시터 CBL과 전하를 재분배하여 동작점이 A 내지 B 점으로 이동한다. 여기서, 프레이트 펄스 인가전의 초기 조건이 S1 이면 동작점은 A 점가 되고 S0 이면 동작점이 B 점이 되며, 동작점 A 내지 B에서는 이에 해당하는 전압인 VBLp1 내지 VBLp0의 전압을 비트 선에 유기한다. 동작점 A 내지 B에서, 프레이트의 인가 펄스를 0으로 하면 비트 선 또는 상보 비트 선의 전압은 A점 내지 B점에서 각각 C 점 내지 D 점으로 이동하게 된다. 동작점 C 내지 D에서는 이에 해당하는 전압인 VBLpa1 내지 VBLpa0의 전압을 비트 선에 유기한다. 여기서, 프레이트의 펄스를 인가하고 0으로 한 경우에, S0의 동작점에서 시작하여 동작점 B를 거쳐서 동작점 D로 되는 경로의 히스테리시스 특성의 전하 총 적분이 거의 0이므로 D 점의 전압 VBLap0 값은 거의 0 값을 갖는다.반면 S1의 동작점에서 부터 프레이트의 펄스를 인가하고 없앨을 때의 히스테리시스 특성의 전하 총 적분은 0 보다 크므로 C 점의 전압 VBLap1 값은 0 보다 큰 양(+)의 값을 갖는다. 즉, 1T1C형 메모리 셀에서 워드 선을 켜준 다음 프레이트에 펄스 전압을 인가하고 0으로 해주면, 펄스 인가전인 초기에 저장되어 있던 분극전하의 상태가 양(+)의 분극 전하(S1의 경우) 또는 음(-)의 분극 전하(S0의 경우)인가에 따라서 비트 선에 유기되는 전압은 양(+)의 값을 갖거나, 거의 0 근처의 값을 갖는다.

이때, 도7b에서와 같이 전하 재분배에 의하여 균일하게 C점과 D점의 전압을 Vsh 만큼 이동시키면, C 동작점의 경우에는 비트 선의 전압이 VBLS1로 D 동작점의 경우에는 비트 선의 전압이 VBLS0으로 각각 이동하게된다. 여기서 VBLS0는 0 보다 작은 음(-)의 값을 갖도록하고 VBLS1은 0보다 큰 양(+)의 값을 갖도록 Vsh 값을 주면, 접지전위인 0의 전압값을 기준전압으로하여 감지 증폭기는 비트 선의 전압 상태가 음의 값 내지 양의 값 여부를 판별할 수 있다. 즉, 접지전위를 기준전위로하여 감지 증폭기가 비트 선의 정보를 판독할 수 있으므로 별도의 기준 셀을 사용하여 선택된 비트 선의 상보 비트 선에 기준전압을 유기할 필요가 없어지는 것이다.비트 선의 기생 캐패시터(CBL)을 충전하고 있는 전하에 의한 전압인 VBLap1 또는 VBLap0의 전압을 Vsh만큼 음의 방향으로 이동하기 위해서는 음(-)의 전하로 충전되어 있는 캐패시터와 비트 선을 연결함으로써 비트 선의 전하를 재분배 하면 된다.

< 발명의 실시예>

도8은 이와 같은 동작을 수행하기 위한 구성을 갖는 본 발명의 메모리 배열을 보여주고 있다. 본 발명의 실시예인 도8은 도4에서 소개된 종래의 메모리 배열에서 비트 선(BL)과 상보 비트 선(/BL)으로 구성된 비트 선 쌍(Bit line pair)에 연결되어 있는 감지 증폭기(82a 내지 82b)와 함께 전하분배 수단(81a 내지 81b)을 배치한 것을 특징으로 한다. 본 발명의 강유전체 메모리의 단위 셀은 한 개의 전계효과 트랜지스터와 한 개의 강유전체 캐패시터(Cs)로 구성되어 있으며, 복수개의 메모리 셀들이 아래에서 설명하는 구조로 배열되어 있다.

복수개의 워드 선(WL0, WL1, ... WLn)과 복수개의 비트 선(BL 또는 /BL) 및 복수개의 프레이트 선(CP)이 행렬로 배열되어 있으며, 상기 워드 선들과 프레이트 선들은 서로 평행하게 배열되고, 상기 복수개의 비트 선은 비트 선(BL)과 이의 상보 비트 선(/BL)이 한 쌍으로 구성되어 서로 평행하게 배치되어 있으며, 상기 메모리 셀을 구성하는 트랜지스터들의 게이트 전극들은 워드 선에 연결되어 있으며, 상기 트랜지스터의 소스 내지 드레인의 어느 한 전극은 상기 비트 선 내지 상기 비트 선의 상보 비트 선에 연결되어 있으며, 상기 트랜지스터의 소스 내지 드레인의 나머지 한 전극은 상기 강유전체 캐패시터의 한쪽 전극에 연결되어 있으며, 상기 강유전체 캐패시터의 나머지 전극은 상기 프레이트 선에 연결되어 있으며, 상기 한 쌍의 비트 선과 상보 비트 선에는 감지 증폭기와 전하 분배 수단(81a 내지 81b)이 연결되어 있는 것을 특징한다.

하나의 상기 감지 증폭기(82a 내지 82b)는 비트 선과 상보 비트 선으로 구성된 한 쌍의 비트 선에 연결되어 있고, 상기 한 쌍의 비트 선에는 복수개의 메모리 셀들이 연결되어 있다. 또한 상기 한 쌍의 비트 선에는 하나의 상기 전하분배수단(81a 내지 81b)이 연결되어 있어서 상기의 Vsh의 전압 이동을 수행한다. 도8의 본 발명의 메모리 배열에서 전하분배수단(81a 내지 81b)을 상기 하나의 비트 선 쌍 사이에 배치하여 기준 셀을 사용하지 않는 구조를 특징으로하는 것을 제외하고는 종래의 1T1C형 강유전체 메모리 배열과 동일한 구성을 하여도 된다.

도9는 본 발명을 실현하기 위한 센스 앰프의 구성을 보여주고 있다. 전계효과 트랜지스터인 97, 98, 99는 p형 트랜지스터이고 91, 92, 93, 94, 95, 96은 n형 트랜지스터이다. 트랜지스터 95, 96, 97, 98는 감지 증폭기의 래치(Latch)회로를 구성한다. SAE(950)는 감지증폭기(센스 앰프) 활성화 신호(Sense Amp Enable)인데, 트랜지스터 94의 게이트와 논리반전기(inverter), 960,을 거쳐서 p형 트랜지스터 99의 게이트에 연결되어 있다. SAE 신호가 high가 되면 트랜지스터 94와 99가 켜지므로 상기의 래치 회로가 공급전원과 접지전위에 연결되어서 회로의 동작이 시작된다. BLP(940)은 비트 선의 예비 충전 신호(Bit Line Precharge) 신호인데, BLP 신호가 high가 되면 트랜지스터 91, 92, 93이 켜지고 비트 선과 상보 비트 선은 VREFS(930) 전위로 충전된다. 도9의 본 발명의 감지 증폭기는 본 발명의 실시를 위한 하나의 실시예 회로로써 앞서 설명한 도7의 본 발명의 실현을 위한 유일한 방법의 감지 증폭기 회로는 아니며, 본 분야에서 통상의 지식을 가진자에 의하여 변형이 가능하다.

도10은 본 발명 전하분배 수단의 실시예를 보여주고 있다. VBB는 비트 선 전하분배 수단 동작신호이고, V/BB는 상보 비트 선 전하분배 수단 동작신호이며, 100a와 100b의 연결단자는 각각 비트 선과 상보 비트 선에 연결되는 단자이다. 도 10의 회로는 VBB의 신호에 따라서 동작되고 비트선에 연결되는 회로와, V/BB 신호에 의하여 동작되고 상보 비트 선(/BL)에 연결되는 회로로 2부분으로 구성되어 있는데 상기 두 부분의 회로 구성은 대칭적이다. VBB 신호가 high이면 논리반전기 101 의하여 n형 트랜지스터 107이 꺼지므로 캐패시터 CBB(109)는 비트 선과 연결이 끊어진다. 반면, 전압 전달 버퍼(Buffer) 103에 의하여 n형 트랜지스터 105가 켜지고 캐패시터 CBB(109)의 한 단자는 트랜지스터 105를 통하여 접지선에 연결되고 CBB(109)의 다른 단자는 103에 의하여 전원에 전위에 연결되므로 비트선의 연결 방향에 대해서는 음(-)의 방향으로 충전된다. 다음 VBB가 low로 변화하면, 트랜지스터 105가 꺼지고 107은 켜지므로 음으로 충전된 CBB(109)의 한 단자는 BL 연결선(100a)을 통하여 비트 선에 연결되고 103에 연결된 CBB(109)의 다른 한 단자는 접지 전위에 연결되어서 비트 선과 전하를 재분배하게 되어서 해당 비트 선의전압을 음의 방향으로 Vsh 만큼 이동시킨다. V/BB에 의하여 동작하는 부분의 회로는 앞서 설명한 VBB 회로 부분과 동일한 방법으로 V/BB 신호가 high 또는 low 인가에 따라서 C/BB(110)를 충전시키거나, /BL 연결선 100b를 통하여 상보 비트 선과 전하를 재분배하여 그 것의 전위를 천이 시킨다.

본 발명의 기본적 사상은 비트 선의 전하를 전하재분배 수단을 이용하여 비트 선의 전하를 재분배하여 비트 선의 전압을 특정한 값만큼 이동하여 기준 셀을 사용하지 않고 강유전체 메모리 셀의 정보를 판독할 수 있는 방법을 특징으로 하는 것이므로, 본 발명의 메모리 배열인 도8 내지 도10에서 제시된 메모리 배열 구조와 회로로만 본 발명의 범위가 제한되지 않고 본 분야에서 통상의 지식을 가진 자에 의하여 변형이 가능한 모든 메모리 배열도 본 발명의 범위에 속한다.

도 11은 본 발명의 메모리 구성인 도8과 본 발명의 전하분배수단인 도10의 구조를 이용하는 경우에 본 발명의 실시를 위한 동작신호의 시간도을 보여주고 있다. 여기서, WL, CP, VBB, V/BB, BLP, SAE는 각각 선택된 워드 선, 프레이트 선, 비트 선 전하분배 수단 동작 신호, 상보 비트 선 전하분배 수단 동작 신호, 비트 선 예비 충전 신호, 센스 앰프 활성화 신호를 나타낸다. 또한, VBL, V/BL은 각각 선택된 비트 선과 상보 비트 선의 전압을 나타낸다. 도11에서 "S1" read 표시는 비트선 또는 상보 비트선을 통하여 "S1 상태"의 저장 셀의 저장 정보를 읽을 때의전압을 나타내며, "S0" read 표시는 비트 선 또는 상보 비트 선을 통하여 "S0 상태"의 저장 셀의 저장 정보를 읽을 때의 전압을 나타낸다. 또한, V1a, V1b, V1c는 각각 도7에서 VBLp1, VBLap1, VBLS1을 나타내며, V0a, V0b, V0c는 각각 도7에서VBLp0, VBLap0, VBLS0을 나타낸다.

먼저, 도11a에서 제시된 본 발명의 동작 방법을 설명하면 아래와 같다. 동작 시간 T12a에서 선택된 워드 선 WL의 전압을 high로 하고, 선택된 선택된 프레이트 선 CP에 high 전압을 인가하면, 강유전체 캐패시터(Cs)의 저장 전하가 비트 선의 기생 캐패시터(CBL)와 재분배한다.여기서, "S1 상태"의 셀을 읽는 경우에는 도7에서 A로 동작점이 잡혀서 해당 비트 선에 V1a의 전압이 유기되고, "S0 상태"의 셀을 읽는 경우에는 도7에서 B로 동작점이 잡혀서 해당 비트 선에 V0a의 전압이 유기된다. T13a 구간에서 프레이트 전압을 다시 low로 하면 "S1" 읽기인 경우에는 도7에서 C로 동작점이 잡혀서 해당 비트 선에 V1b의 전압이 유기되고, "S0" 읽기인 경우에는 도7에서 D로 동작점이 잡혀서 해당 비트 선에 V0b의 전압이 유기된다. T14a 구간에서는 비트 선과 전하재분배 수단과의 전하재분배를 통하여 비트 선의 전압을 앞서 설명한 Vsh 만큼 이동시킨다. 본 도11a에서의 VBB와 V/BB의 시간도는 비트 선(BL)의 전하를 재분배하는 경우의 예를 보여주는 것이다. 만일, 상보 비트 선(/BL)의 전하를 재분배하기 위해서는 도11a에서 VBB와 V/BB의 파형을 서로 바꾸면 된다. T14a 구간에서 VBB를 low로 하면 CBB와 선택된 비트선(BL)의 기생 캐패시터와 전하를 재분배하게 되어서, 도7b에서 도시한 것 처럼 비트 선의 전압이 Vsh만큼 이동하게 되어서, "S1" read인 경우에는 비트 선에 V1c의 전압이 유기되고 "SO" read인 경우에는 비트 선에 V0c의 전압이 유기된다. T15a 구간에서 SAE 신호를 활성화 시키면 센스 앰프가 동작되어서 기준 전압과 해당 비트 선에 유기된 전압의 차이를 증폭하게 된다. 따라서, "S1" read인 경우에는 선택 비트 선에 high 전압117이 유기되고 기준전압이 인가된 상보 비트 선(/BL)은 접지전위 118로 되고, "S0" read인 경우에는 선택 비트 선에 low 전압 120이 유기되고 기준전압이 인가되었던 상보 비트 선은 high 값 119을 갖게 된다. 센스 앰프가 정보를 감지한 이후에 T16a구간에서 프레이트의 전압을 다시 high로 하면 읽은 메모리 셀의 정보와 동일하게 다시 쓰기를 할 수 있다. 다시 쓰기 동작 후에 T18a 구간에서 선택되었던 워드 선을 다시 low로 하면 읽기 동작의 한 사이클(cycle)이 완료된다.

도11b는 본 발명 동작 시간도의 다른 실시예를 보여주고 있다. 도11b에서 제시된 본 발명의 동작 방법을 설명하면 아래와 같다. 동작 시간 T12b에서 선택된 워드 선 WL의 전압을 high로 하고, 선택된 선택된 프레이트 선 CP에 high 전압을 인가하면, 강유전체 캐패시터(Cs)의 저장 전하가 비트 선의 기생 캐패시터(CBL)와 재분배한다. 여기서, "S1 상태"의 셀을 읽는 경우에는 도7에서 A로 동작점이 잡혀서 해당 비트 선에 V1a의 전압이 유기되고, "S0 상태"의 셀을 읽는 경우에는 도7에서 B로 동작점이 잡혀서 해당 비트 선에 V0a의 전압이 유기된다. T13b 구간에서 프레이트 전압을 다시 low로 하면 "S1" 읽기인 경우에는 도7에서 C로 동작점이 잡혀서 해당 비트 선에 V1b의 전압이 유기 되고, "S0" 읽기인 경우에는 도7에서 D로 동작점이 잡혀서 해당 비트 선에 V0b의 전압이 유기 된다. T14b 구간에서는 비트 선과 전하재분배 수단과의 전하재분배를 통하여 비트 선의 전압을 앞서 설명한 Vsh만큼 이동시킨다. 본 도11b에서의 VBB와 V/BB의 시간도는 비트 선(BL)의 전하를 재분배하고 상보 비트 선은 기준 전압이 공급되어서 비트 선 쌍의 정보를 읽어내는 경우의 예를 보여주는 것이다. 만일, 상보 비트 선(/BL)의 전하를 재분배하기 위해서는도11b에서 VBB와 V/BB의 파형을 서로 바꾸면 된다. T14b 구간에서 VBB를 low로 하면 CBB와 선택된 비트선(BL)의 기생 캐패시터와 전하를 재분배하게 되어서, 도7b에서 도시한 것 처럼 비트 선의 전압이 Vsh만큼 이동하게 되어서, "S1" read인 경우에는 비트 선에 V1c의 전압이 유기되고 "S0" read인 경우에는 비트 선에 V0c의 전압이 유기된다. 도11b의 시간도의 실시예에서는 T15b 구간에서 SAE 신호를 활성화시키기 전에 VBB 신호를 다시 high로 하여 전하재분배 수단과 선택된 비트 선과의 연결을 끊어주고, SAE 신호를 활성화하여 센스 앰프가 동작되어서 기준 전압과 해당 비트 선에 유기된 전압의 차이를 증폭하게 된다. 따라서, "S1" read인 경우에는 선택 비트 선에 high 전압 117b가 유기 되고 기준전압이 인가된 상보 비트 선(/BL)은 접지전위 118b로 되고, "S0" read인 경우에는 선택 비트 선에 low 전압 120b가 유기 되고 기준전압이 인가되어 있던 상보 비트 선은 high 값 119b를 갖게된다. T14b와 T15b 동작구간에서, 비트 선과 전하재분배수단의 연결을 SAE 신호활성화 이전에 미리 끊어주면 센스 앰프가 감지 동작을 할 때 두 비트 선의 부하 캐패시턴스가 같은 값을 갖게 되어서 감지 동작의 신뢰도가 향상되는 효과가 있다. 센스 앰프가 정보를 감지한 이후에 T16b구간에서 프레이트의 전압을 다시 high로 하면 읽은 메모리 셀의 정보와 동일하게 다시 쓰기를 할 수 있다. 다시 쓰기 동작후에 T18b 구간에서 선택되었던 워드 선을 다시 low로 하면 읽기 동작의 한 사이클(cycle)이 완료된다.

< 발명의 다른 실시예>

도12는 본 발명의 전하재분배 수단의 다른 실시예를 보여주고 있다. 도12의전하재분배 수단은 본 발명의 메모리 셀 배치 구조와 결합하여 도8의 전하분배수단 (81a 내지 81b)의 실시 예로써 사용할 수 있다. 도 12의 전하 분배 수단은 비트 선 내지 상보 비트 선의 전하 재분배를 위한 서로 대칭인 두개의 회로 부분으로 구성되어 있는데, 각 회로 부분은 상기 비트 선과 상보 비트 선과 쌍과 연결되기 위한 연결단자(1293 내지 1294)와, 상기 비트 선 쌍의 상기 비트 선 내지 상기 상보 전하를 재분배하기 위한 전하 재분배 캐패시터(125 내지 126)와, 상기 전하 재분배 캐패시터(125 내지 126)들의 충전 또는 재분배 동작을 조절하는 비트 선 전하 분배수단 동작 신호인 VBB(1290)와, 홀수 번째 워드 선 선택 알림 신호인 WL0(1291) 및 짝수 번째 워드 선 선택 알림 신호인 WLE(1292)와, 상기 전하 재분배 캐패시터를 충전하기 위한 재충전 트랜지스터들(128 내지 129)과, 상기 홀수 번째 워드 선 선택 알림 신호 내지 짝수 번째 워드 선 선택 알림 신호와 비트 선 전하 분배 수단 동작 신호를 입력으로 받는 부정 논리곱 게이트(121 내지 122), 상기 부정 논리곱 게이트의 출력을 입력으로 받는 전달 신호 반전 수단(123 내지 124) 등으로 구성된다. 또한, 상기 신호 반전 수단(123 내지 124)의 출력을 게이트 전극의 입력으로 받고 소스 내지 드레인 전극 중에서 어느 하나가 상기 비트선 내지 상보 비트 선 연결 단자(1293 내지 1294)와 연결되고 소스 또는 드레인중 나머지 전극이 상기 재분배 캐패시터(125 내지 126)의 한 전극 및 재충전 트랜지스터(128 내지 129)의 드레인 전극에 연결되어 있는 전달 트랜지스터(127 내지 130)로 구성되어 있는 것을 특징으로 한다.

도 12의 전하 분배 수단은 짝수 번째 워드 선 선택 경우의 회로와 홀수 번째워드 선 선택의 경우의 회로가 대칭 구조로 되어 있다. 부정 논리곱 게이트(121 내지 122)의 출력이 low이면 상기 해당 신호 반전 수단(123 내지 124)의 입력은 low가 되고 전달 트랜지스터(127 내지 130)의 게이트 입력은 high가 되어, 비트 선 및 상보 비트 선은 1293 또는 1294를 통하여 재분배 캐패시터(125 내지 126)와 연결되고 재분배 동작을 한다. 반면, 부정 논리곱 게이트(121 내지 122)의 출력이 high이면 전달 트랜지스터(127 내지 130)의 게이트 입력은 low가 되어, 비트 선 및 상보 비트 선의 1293 또는 1294의 연결은 끊어지고, 재분배 캐패시터(125 내지 126)는 재충전 트랜지스터(128 내지 129)를 통하여 재충전 동작을 한다. 홀수 번째 워드 선(WL0)이 읽기동작으로 선택되어 홀수 번째 워드 선 선택 알림 신호 1291이 선택되면, 상기 비트 선 전하 분배 수단 동작 신호 1290이 활성화되고 상보 비트 선 쪽의 상기 재분배 캐패시터 125가 재분배 동작을 한다. 만일, 짝수 번째 워드 선 선택 알림 신호 1292와 1290이 활성화되어 선택되면 비트 선 쪽의 상기 재분배 캐패시터 126이 재분배 동작을 하도록 구성되어 있다. 홀수 번째 워드 선(WL0)이 읽기동작으로 선택되어 1293 단자에 의하여 상보 비트 선의 전하를 재분배하는 경우의 동작을 살펴보면 아래와 같다. 도 12에서 VBB 신호는 high일 때 재분배 동작을 활성화 시키고, WL0와 WLE 신호는 각각이 high 일 때 홀수 또는 짝수 번째 워드 선이 선택되었음을 나타낸다. VBB 신호와 WL0 신호가 high이고 WLE 신호가 low 이면, 논리곱 반전기 121의 출력은 low가 되고 122의 출력은 high가 되어서 n형 트랜지스터 127이 꺼지므로 캐패시터 126은 비트 선과 연결이 끊어지고, n형 트랜지스터 128이 켜져서 캐패시터 126의 한 단자는 트랜지스터 128를 통하여 접지선에 연결되고 126의 다른 단자는 122에 의하여 전원에 전위에 연결되므로 비트선의 연결방향에 대해서는 음(-)의 방향으로 충전된다. 반면, 121의 출력은 low이므로 123의 출력은 high가 되어서 n형 트랜지스터 130이 켜지므로 캐패시터 125는 1293을 통하여 비트 선과 연결되고 n형 트랜지스터 129는 꺼져서 125의 접지선과의 재충전 경로는 차단된다.

이때 음으로 충전된 CBB 125의 한 단자는 1293을 통하여 비트 선에 연결되고 121에 연결된 125의 다른 한 단자는 접지 전위에 연결되어서 비트 선과 전하를 재분배하게 되어서 해당 비트 선의 전압을 음의 방향으로 Vsh 만큼 이동시킨다. WLE가 선택되었을 때의 동작은 앞서 설명한 WL0가 선택되었을 때의 경우를 대칭적으로 적용하면 된다.

도 13은 도12의 전하분배수단을 이용하여 본 발명의 실시를 위한 동작신호의 시간도을 보여주고 있다. 여기서, WL, CP, VBB, WL0, WLE, BLP, SAE는 각각 선택된 워드 선, 프레이트 선, 비트 선 전하분배 수단 동작 신호, 홀수 번째 워드선 선택 알림 신호, 짝수 번째 워드선 선택 알림 신호, 비트 선 예비 충전 신호, 센스 앰프 활성화 신호를 나타낸다. 또한, VBL, V/BL은 각각 선택된 비트 선과 상보 비트 선의 전압을 나타낸다. 도13에서 "S1" read 표시는 비트선 또는 상보 비트선을 통하여 "S1 상태"의 저장 셀의 저장 정보를 읽을 때의전압을 나타내며, "S0" read 표시는 비트선 또는 상보 비트선을 통하여 "S0 상태"의 저장 셀의 저장 정보를 읽을 때의 전압을 나타낸다. 또한, V1a, V1b, V1c는 각각 도7에서 VBLp1, VBLap1, VBLS1을 나타내며, V0a, V0b, V0c는 각각 도7에서 VBLp0, VBLap0, VBLS0을 나타낸다.

먼저, 도13a에서 제시된 본 발명의 동작 방법을 설명하면 아래와 같다. 동작 시간 T31a에서 선택된 워드 선 WL의 전압을 high로 하고, 선택된 선택된 프레이트 선 CP에 high 전압을 인가하면, 강유전체 캐패시터(Cs)의 저장 전하가 비트 선의 기생 캐패시터(CBL)와 재분배한다. 여기서, "S1 상태"의 셀을 읽는 경우에는 도7에서 A로 동작점이 잡혀서 해당 비트 선에 V1a의 전압이 유기되고, "S0 상태"의 셀을 읽는 경우에는 도7에서 B로 동작점이 잡혀서 해당 비트 선에 V0a의 전압이 유기된다. T33a 구간에서 프레이트 전압을 다시 low로 하면 "S1" 읽기인 경우에는 도7에서 C로 동작점이 잡혀서 해당 비트 선에 V1b의 전압이 유기되고, "S0" 읽기인 경우에는 도7에서 D로 동작점이 잡혀서 해당 비트 선에 V0b의 전압이 유기된다. T34a 구간에서는 비트 선과 전하재분배 수단과의 전하재분배를 통하여 비트 선의 전압을 앞서 설명한 Vsh 만큼 이동시킨다. 본 도13a에서의 VBB와 WL0 또는 WLE의 시간도에서는 상기 신호가 high일 때 해당 비트 선 또는 상보 비트 선의 전하 재분배가 선택되는 것을 보여주는 것이다. T34a 구간에서 VBB를 high로 하고 WL0 또는 WLE 중 어느 한 신호를 high로 하면 CBB와 선택된 비트선(BL)의 기생 캐패시터와 전하를 재분배하게 되어서, 도7b에서 도시한 것 처럼 비트 선의 전압이 Vsh만큼 이동하게 되어서, "S1" read인 경우에는 비트 선에 V1c의 전압이 유기되고 "S0" read인 경우에는 비트 선에 V0c의 전압이 유기된다. T35a 구간에서 SAE 신호를 활성화시키면 센스 앰프가 동작되어서 기준 전압과 해당 비트 선에 유기된 전압의 차이를 증폭하게 된다. 따라서, "S1" read인 경우에는 선택 비트 선에 high 전압 137이 유기되고 기준전압이 인가된 상보 비트 선(/BL)은 접지전위 138로 되고, "S0" read인 경우에는 선택 비트 선에 low 전압 140이 유기되고 기준전압이 인가된 비트 선은 high 값 139을 갖게 된다. 센스 앰프가 정보를 감지한 이후에 T36a구간에서 프레이트의 전압을 다시 high로 하면 읽은 메모리 셀의 정보와 동일하게 다시 쓰기를 할 수 있다. 다시 쓰기 동작 후에 T38a 구간에서 선택되었던 워드 선을 다시 low로 하면 읽기 동작의 한 사이클(cycle)이 완료된다.

도13b는 본 발명 동작 시간도의 다른 실시예를 보여주고 있다. 도13b에서 제시된 본 발명의 동작 방법을 설명하면 아래와 같다. 동작 시간 T31b에서 선택된 워드 선 WL의 전압을 high로 하고, 선택된 선택된 프레이트 선 CP에 high 전압을 인가하면, 강유전체 캐패시터(Cs)의 저장 전하가 비트 선의 기생 캐패시터(CBL)와 재분배한다.여기서, "S1 상태"의 셀을 읽는 경우에는 도7에서 A로 동작점이 잡혀서 해당 비트 선에 V1a의 전압이 유기되고, "S0 상태"의 셀을 읽는 경우에는 도7에서 B로 동작점이 잡혀서 해당 비트 선에 V0a의 전압이 유기된다. T33b 구간에서 프레이트 전압을 다시 low로 하면 "S1" 읽기인 경우에는 도7에서 C로 동작점이 잡혀서 해당 비트 선에 V1b의 전압이 유기되고, "S0" 읽기인 경우에는 도7에서 D로 동작점이 잡혀서 해당 비트 선에 V0b의 전압이 유기된다. T34b 구간에서는 비트 선과 전하재분배 수단과의 전하재분배를 통하여 비트 선의 전압을 앞서 설명한 Vsh 만큼 이동시킨다. 본 도13b에서의 VBB와 WL0 또는 WLE의 시간도에서는 상기 신호가 high일 때 해당 비트 선 또는 상보 비트 선의 전하 재분배가 선택되는 것을 보여주는 것이다. T34b 구간에서 VBB를 high로 하고 WL0 또는 WLE 중 어느 한 신호를 high로 하면 CBB와 선택된 비트선(BL)의 기생 캐패시터와 전하를 재분배하게 되어서, 도7b에서 도시한 것 처럼 비트 선의 전압이 Vsh만큼 이동하게 되어서, "S1" read인 경우에는 비트 선에 V1c의 전압이 유기되고 "S0" read인 경우에는 비트 선에 V0c의 전압이 유기된다. T35a 구간에서 SAE 신호를 활성화 시키면 센스 앰프가 동작되어서 기준 전압과 해당 비트 선에 유기된 전압의 차이를 증폭하게 된다. 따라서, "S1" read인 경우에는 선택 비트 선에 high 전압 137b이 유기되고 기준전압이 인가된 상보 비트 선(/BL)은 접지전위 138b로 되고, "S0" read인 경우에는 선택 비트 선에 low 전압 140b이 유기되고 기준전압이 인가된 비트 선은 high 값 139b을 갖게된다. 도13b의 동작의 특징은 T34b와 T35b 동작구간에서, 비트 선과 전하재분배수단의 연결을 SAE 신호활성화 이전에 미리 끊어주는 것으로서, 이에 따라 센스 앰프가 감지 동작을 할 때 두 비트 선의 부하 캐패시턴스가 같은 값을 갖게 되어서 감지 동작의 신뢰도가 향상되는 효과가 있다. 센스 앰프가 정보를 감지한 이후에 T36b구간에서 프레이트의 전압을 다시 high로 하면 읽은 메모리 셀의 정보와 동일하게 다시 쓰기를 할 수 있다. 다시 쓰기 동작 후에 T38b 구간에서 선택되었던 워드 선을 다시 low로 하면 읽기 동작의 한 사이클(cycle)이 완료된다.

본 발명의 실시 과정에서 도12 내지 도13의 회로 또는 시간도에 다소의 변화를 줄 수 있으나 이러한 경우에도 강유전체 메모리의 비트 선의 전압을 감지 시에 전하분배 수단에 의하여 비트 선의 전하를 재분배하는 본 발명의 기본 사상을 벗어나지 않는다면 본 발명의 범주에 있다. 따라서, 회로나 동작 파형의 미소한 차이는 본 발명의 기본 사상을 벗어나지 않는다.

< 발명의 또 다른 실시예>

도14는 본 발명 강유전체 메모리의 또 다른 동작 방법을 보여주고 있다. 본 발명 동작 방법의 실현을 위한 강유전체 메모리의 셀은 종래의 1T1C형과 동일하게구성할 수 있다. 아래의 동작 방법은 강유전체 메모리 셀이 1T1C형이라고 전제하고 설명하고자 한다. 메모리 셀의 히스테리시스 특성 곡선(141)에서 저장 정보는 캐패시터 양단의 전압이 0일 때 S1 또는 S0의 두 동작점에 저장된다. 워드 선을 켜고 프레이트 선에 펄스를 인가하면 메모리 셀의 저장 전하가 비트 선의 기생 캐패시터 CBL과 전하를 재분배하여 동작점이 W 내지 X 점으로 이동한다. 여기서, 프레이트 펄스 인가전의 초기 조건이 S1 이면 동작점은 W 점가 되고 S0 이면 동작점이 X 점이 되며, 동작점 W 내지 X에서는 이에 해당하는 전압인 VBLp1 내지 VBLp0의 전압을 비트 선에 유기한다. 동작점 W 내지 X에서, 프레이트의 인가 펄스를 인가한 상태에서 비트 선의 전하를 재분배하면 펄스 인가전인 초기에 저장되어 있던 분극전하의 상태가 양(+)의 분극 전하(S1의 경우) 또는 음(-)의 분극 전하(S0의 경우)인가에 따라서 비트 선에 유기되는 전압은 양(+)의 값을 갖거나, 거의 0 근처의 값을 갖는다. 여기서, 히스테리시스 특성에서 S1동작점에 저장되어 있는 분극전하가 S0 동작점의 분극전하보다 크기 때문에, S0의 동작점에서 시작하여 프레이트의 펄스를 인가했을 때의 동작점 X의 전압 VBLp0 값은, S1의 동작점에서 부터 프레이트의 펄스를 인가했을 때의 W 점의 전압 값인 VBLp1 보다 작은 양(+)의 값을 갖는다.

이때, 도14b에서와 같이 전하 재분배에 의하여 균일하게 W점과 X점의 전압을 Vsh2 만큼 이동시키면, 도14a에서 W 동작점의 경우에는 동작점이 Y점으로 이동하고, X 동작점의 경우에는 동작점이 Z점으로 각각 이동하게된다.즉, W 동작점의 경우에는 비트 선의 전압이 "VBL1'"로 X 동작점의 경우에는 비트 선의 전압이 "VBL0'"으로 각각 이동하게된다. 여기서 "VBL0'"는 0 보다 작은 음(-)의 값을 갖도록하고 "VBL1'"은 0보다 큰 양(+)의 값을 갖도록 Vsh2 값을 주면, 접지전위인 0 의 전압값을 기준전압으로하여 감지 증폭기는 비트 선의 전압 상태가 음의 값 내지 양의 값 여부를 판별할 수 있다. 즉, 접지전위를 기준전위로하여 감지 증폭기가 비트 선의 정보를 판독할 수 있으므로 별도의 기준 셀을 사용하여 선택된 비트 선의 상보 비트 선에 기준전압을 유기할 필요가 없어지는 것이다. 비트 선의 기생 캐패시터(CBL)을 충전하고 전하에 의한 전압인 VBLp1 또는 VBLp0의 전압을 Vsh2만큼 음의 방향으로 이동하기 위해서는 음(-)의 전하로 충전되어 있는 캐패시터와 비트 선을 연결함으로써 비트 선의 전하를 재분배 하면 된다.

도14의 본 발명의 다른 실시예를 실현하기 위해서는 도8에서의 본 발명의 메모리 배열과 도8의 본 발명의 구성 요소인 도9의 감지 증폭기및 도10 또는 도12의 전하 분배 수단을 이용하여 실시할 수 있다. 도15는 도8의 메모리 배열과 도10의 전하분배 수단을 이용한 본 발명의 다른 실시예를 위한 동작 시간도이다.

도16은 도8의 메모리 배열과 도12의 전하분배 수단을 이용한 본 발명의 다른 실시예를 위한 동작 시간도이다.

먼저 도15의 동작 시간도를 살펴보면 아래와 같다. 여기서, WL, CP, VBB, V/BB, BLP, SAE는 각각 선택된 워드 선, 프레이트 선, 비트 선 전하분배 수단 동작 신호, 상보 비트 선 전하분배 수단 동작 신호, 비트 선 예비 충전 신호, 센스 앰프 활성화 신호를 나타낸다. 또한, VBL, V/BL은 각각 선택된 비트 선과 상보 비트 선의 전압을 나타낸다. 도15에서 "S1" read 표시는 비트선 또는 상보 비트선을 통하여 "S1 상태"의 저장 셀의 저장 정보를 읽을 때의전압을 나타내며, "S0" read 표시는 비트선 또는 상보 비트선을 통하여 "S0 상태"의 저장 셀의 저장 정보를 읽을 때의 전압을 나타낸다. 또한, Vb1a, Vb1c는 각각 도14에서 VBLp1,VBLS1'을 나타내며, Vb0a, Vb0c는 각각 도14b에서 VBLp0, VBLS0'을 나타낸다.

먼저, 도15a에서 제시된 본 발명의 동작 방법을 설명하면 아래와 같다. 동작 시간 T52a에서 선택된 워드 선 WL의 전압을 high로 하고, 선택된 선택된 프레이트 선 CP에 high 전압을 인가하면, 강유전체 캐패시터(Cs)의 저장 전하가 비트 선의 기생 캐패시터(CBL)와 재분배한다.여기서, "S1 상태"의 셀을 읽는 경우에는 도14에서 W로 동작점이 잡혀서 해당 비트 선에 Vb1a의 전압이 유기되고, "S0 상태"의 셀을 읽는 경우에는 도14에서 X로 동작점이 잡혀서 해당 비트 선에 Vb0a의 전압이 유기된다. T54a 구간에서는 비트 선과 도10의 전하재분배 수단과의 전하재분배를 통하여 비트 선의 전압을 앞서 설명한 Vsh2 만큼 이동시킨다. 본 도15a에서의 VBB와 V/BB의 시간도는 비트 선(BL)의 전하를 재분배하는 경우의 예를 보여주는 것이다. 만일, 상보 비트 선(/BL)의 전하를 재분배하기 위해서는 도15a에서 VBB와 V/BB의 파형을 서로 바꾸면 된다. T54a 구간에서 VBB를 low로 하면 CBB와 선택된 비트 선(BL)의 기생 캐패시터와 전하를 재분배하게 되어서, 도14b에서 도시한 것 처럼 비트 선의 전압이 Vsh2만큼 이동하게 되어서, "S1" read인 경우에는 비트 선에 Vb1c의 전압이 유기되고 "S0" read인 경우에는 비트 선에 Vb0c의 전압이 유기된다. T55a 구간에서 SAE 신호를 활성화 시키면 센스 앰프가 동작되어서 기준 전압과 해당 비트 선에 유기된 전압의 차이를 증폭하게 된다. 따라서, "S1" read인 경우에는 선택 비트 선에 high 전압 157이 유기되고 기준전압이 인가된 상보 비트 선(/BL)은 접지전위 158로 되고, "S0" read인 경우에는 선택 비트 선에 low 전압 160이 유기되고 기준전압이 인가되어 있던 상보 비트 선은 high 값 159을 갖게 된다. 다시 쓰기 동작 후에 T18a 구간에서 선택되었던 워드 선을 다시 low로 하면 읽기 동작의 한 사이클(cycle)이 완료된다.

도15b는 본 발명 동작 시간도의 다른 실시예를 보여주고 있다. 도15b에서 제시된 본 발명의 동작 방법을 설명하면 아래와 같다. 동작 시간 T52b에서 선택된 워드 선 WL의 전압을 high로 하고, 선택된 선택된 프레이트 선 CP에 high 전압을 인가하면, 강유전체 캐패시터(Cs)의 저장 전하가 비트 선의 기생 캐패시터(CBL)와 재분배한다. 여기서, "S1 상태"의 셀을 읽는 경우에는 도14에서 W로 동작점이 잡혀서 해당 비트 선에 Vb1a의 전압이 유기되고, "S0 상태"의 셀을 읽는 경우에는 도14에서 X로 동작점이 잡혀서 해당 비트 선에 Vb0a의 전압이 유기된다. T54b 구간에서는 비트 선과 전하재분배 수단과의 전하재분배를 통하여 비트 선의 전압을 앞서 설명한 Vsh2 만큼 이동시킨다. 본 도15b에서의 VBB와 V/BB의 시간도는 비트 선(BL)의 전하를 재분배하고 상보 비트 선은 기준 전압이 공급되어서 비트 선 쌍의 정보를 읽어내는 경우의 예를 보여주는 것이다. 만일, 상보 비트 선(/BL)의 전하를 재분배하기 위해서는 도15b에서 VBB와 V/BB의 파형을 서로 바꾸면 된다. T54b 구간에서 VBB를 low로 하면 CBB와 선택된 비트선(BL)의 기생 캐패시터와 전하를 재분배하게 되어서, 도14b에서 도시한 것 처럼 비트 선의 전압이 Vsh만큼 이동하게 되어서,"S1" read인 경우에는 비트 선에 Vb1c의 전압이 유기되고 "S0" read인 경우에는 비트 선에 Vb0c의 전압이 유기된다. 도15b의 시간도의 실시예에서는 T55b 구간에서 SAE 신호를 활성화시키기 전에 VBB 신호를 다시 high로 하여 전하재분배 수단과 선택된 비트 선과의 연결을 끊어주고, SAE 신호를 활성화하여 센스 앰프가 동작되어서 기준 전압과 해당 비트 선에 유기된 전압의 차이를 증폭하게 된다. 따라서, "S1" read인 경우에는 선택 비트 선에 high 전압 157b가 유기 되고 기준전압이 인가된 상보 비트 선(/BL)은 접지전위 158b로 되고, "S0" read인 경우에는 선택 비트 선에 low 전압 160b가 유기 되고 기준전압이 인가되었던 상보 비트 선은 high 값 159b를 갖게 된다. T54b와 T55b 동작구간에서, 비트 선과 전하재분배수단의 연결을 SAE 신호활성화 이전에 미리 끊어주면 센스 앰프가 감지 동작을 할 때 두 비트 선의 부하 캐패시턴스가 같은 값을 갖게 되어서 감지 동작의 신뢰도가 향상되는 효과가 있다. 다시 쓰기 동작 후에 T18b 구간에서 선택되었던 워드 선을 다시 low로 하면 읽기 동작의 한 사이클(cycle)이 완료된다.

도16은 도8의 메모리 배열과 도12의 전하분배 수단을 이용한 본 발명의 다른 실시예를 위한 동작 시간도이다. 동작 시간 T61a에서 선택된 워드 선 WL의 전압을 high로 하고, 선택된 선택된 프레이트 선 CP에 high 전압을 인가하면, 강유전체 캐패시터(Cs)의 저장 전하가 비트 선의 기생 캐패시터(CBL)와 재분배한다.여기서, "S1 상태"의 셀을 읽는 경우에는 도14에서 W로 동작점이 잡혀서 해당 비트 선에 Vb1a의 전압이 유기되고, "S0 상태"의 셀을 읽는 경우에는 도14에서 X로 동작점이 잡혀서 해당 비트 선에 Vb0a의 전압이 유기된다. T64a 구간에서는 비트 선과 전하재분배 수단과의 전하재분배를 통하여 비트 선의 전압을 앞서 설명한 Vsh2 만큼 이동시킨다. 본 도16a에서의 VBB와 WL0 또는 WLE의 시간도에서는 상기 신호가 high일 때 해당 비트 선 또는 상보 비트 선의 전하 재분배가 선택되는 것을 보여주는 것이다. T64a 구간에서 VBB를 high로 하고 WL0 또는 WLE 중 어느 한 신호를 high로 하면 CBB와 선택된 비트선(BL)의 기생 캐패시터와 전하를 재분배하게 되어서, 도14b에서 도시한 것 처럼 비트 선의 전압이 Vsh2만큼 이동하게 되어서, "S1" read인 경우에는 비트 선에 Vb1c의 전압이 유기되고 "S0" read인 경우에는 비트 선에 Vb0c의 전압이 유기된다. T65a 구간에서 SAE 신호를 활성화 시키면 센스 앰프가 동작되어서 기준 전압과 해당 비트 선에 유기된 전압의 차이를 증폭하게 된다. 따라서, "S1" read인 경우에는 선택 비트 선에 high 전압 167이 유기되고 기준전압이 인가된 상보 비트 선(/BL)은 접지전위 168로 되고, "S0" read인 경우에는 선택 비트 선에 low 전압 170이 유기되고 기준전압이 인가된 비트 선은 high 값 169을 갖게 된다. 다시 쓰기 동작 후에 T38a 구간에서 선택되었던 워드 선을 다시 low로 하면 읽기 동작의 한 사이클(cycle)이 완료된다.

도16b는 도12의 전하분배수단을 이용한 본 발명 동작 시간도의 다른 실시예를 보여주고 있다. 도16b에서 제시된 본 발명의 동작 방법을 설명하면 아래와 같다. 동작 시간 T61b에서 선택된 워드 선 WL의 전압을 high로 하고, 선택된 선택된 프레이트 선 CP에 high 전압을 인가하면, 강유전체 캐패시터(Cs)의 저장 전하가 비트 선의 기생 캐패시터(CBL)와 재분배한다.여기서, "S1 상태"의 셀을 읽는 경우에는 도14에서 W로 동작점이 잡혀서 해당 비트 선에 Vb1a의 전압이 유기되고, "S0 상태"의 셀을 읽는 경우에는 도14에서 X로 동작점이 잡혀서 해당 비트 선에 Vb0a의 전압이 유기된다. T64b 구간에서는 비트 선과 전하재분배 수단과의 전하재분배를 통하여 비트 선의 전압을 앞서 설명한 Vsh2 만큼 이동시킨다. 본 도16b에서의 VBB와 WL0 또는 WLE의 시간도에서는 상기 신호가 high일 때 해당 비트 선 또는 상보 비트 선의 전하 재분배가 선택되는 것을 보여주는 것이다. T64b 구간에서 VBB를 high로 하고 WL0 또는 WLE 중 어느 한 신호를 high로 하면 CBB와 선택된 비트선(BL)의 기생 캐패시터와 전하를 재분배하게 되어서, 도14b에서 도시한 것 처럼 비트 선의 전압이 Vsh2만큼 이동하게 되어서, "S1" read인 경우에는 비트 선에 Vb1c의 전압이 유기되고 "S0" read인 경우에는 비트 선에 Vb0c의 전압이 유기된다. T65a 구간에서 SAE 신호를 활성화 시키면 센스 앰프가 동작되어서 기준 전압과 해당 비트 선에 유기된 전압의 차이를 증폭하게 된다. 따라서, "S1" read인 경우에는 선택 비트 선에 high 전압 167b이 유기되고 기준전압이 인가된 상보 비트 선(/BL)은 접지전위 168b로 되고, "S0" read인 경우에는 선택 비트 선에 low 전압 170b이 유기되고 기준전압이 인가된 비트 선은 high 값 169b을 갖게 된다. 도16b의 동작의 특징은 T64b와 T65b 동작구간에서, 비트 선과 전하재분배수단의 연결을 SAE 신호활성화 이전에 미리 끊어주는 것으로서, 이에 따라 센스 앰프가 감지 동작을 할 때 두 비트 선의 부하 캐패시턴스가 같은 값을 갖게 되어서 감지 동작의 신뢰도가 향상되는 효과가 있다. 다시 쓰기 동작 후에 T38b 구간에서 선택되었던 워드 선을 다시 low로 하면 읽기 동작의 한 사이클(cycle)이 완료된다.

본 발명의 기본적 사상은 비트 선의 전하를 전하재분배 수단을 이용하여 전하를 재분배하여 비트 선의 전압을 특정한 값만큼 이동하여 기준 셀을 사용하지 않고 강유전체 메모리 셀의 정보를 판독할 수 있는 방법을 특징으로 하는 것이므로, 본 발명의 실시 과정에서 도8 내지 도16의 회로 또는 시간도에 다소의 변화를 줄 수 있으나 이러한 경우에도 강유전체 메모리의 비트 선의 전압을 감지 시에 전하분배 수단에 의하여 비트 선의 전하를 재분배하는 본 발명의 기본 사상을 벗어나지 않는다면 본 발명의 범주에 있다. 따라서, 회로나 동작 파형의 미소한 차이는 본 발명의 기본 사상을 벗어나지 않는다.

본 발명에서는 강유전체 메모리에서 기준 셀을 사용하지 않고 메모리 셀의 정보를 읽어 내기 위한 메모리 셀의 배열 구조 및 동작 방법을 제시하였다. 본 발명의 실시에 의하여 강유전체 메모리를 동작시킬 때 기준 셀을 사용하지 않음으로써 강유전체의 피로 현상 등에 의한 신뢰성 저하 문제가 없고 동작 수명이 향상되며 감지 동작의 신뢰도가 향상되는 동작방법과 메모리 구조를 제공한다.

Claims

양단에 인가 전압을 끊어도 분극 전하가 보존되는 강유전체 캐패시터를 정보저장 셀로 이용하고, 상기 강유전체 캐패시터는 양단에 인가되었던 전계가 양의 값이면 전계 제거후에 분극 전하를 저장하는 제1동작점을 가지고, 양단에 인가되었던 전계가 음의 값이면 전개 제거후에 분극 전하를 저장하는 제2동작점을 갖는 이력 특성을 가지고 있으며, 상기 강유전체 캐패시터의 한쪽 전극은 프레이트 선에 연결되어 있으며, 상기 강유전체 캐패시터의 다른 한쪽 전극은 트랜지스터를 통하여 비트 선에 연결되어 있는 강유전체 메모리에 있어서,

상기 트랜지스터를 켜서 상기 캐패시터의 한쪽 전극과 비트 선을 전기적으로 연결하고, 상기 캐패시터의 프레이트 선에 연결된 전극에 펄스 전압을 인가한 후에 영(0, zero)으로하면 저장 정보가 상기 제1동작점의 경우에는 비트 선에 영(zero)보다 큰 양의 제1 비트 선 전압을 유기하고, 저장 정보가 상기 제2동작점의 경우에는 비트 선에 상기 제1 비트 선 전압 보다 작은 제2 비트 선 전압을 유기하고,

전하 분배 수단에 의하여 상기 제1 비트 선 전압 또는 상기 제2 비트 선 전압에 의하여 저장된 비트 선의 전하를 재분배하면, 상기 제1 비트 선 전압은 양(+)의 값을 갖고 상기 제2 비트 선 전압은 음(-)의 값을 갖도록 음(-)의 방향으로 천이하여,

상기 양(+)의 값과 음(-)의 비트 선 전압을 이들 사이의 값 중에서 영(zero) 근처의 임의의 전압 값을 기준 전압으로 선택하여 상기 비트 선의 전압이 상기양(+)의 값 인지 또는 상기 음(-)의 값인지를 판별하여, 기준셀을 사용하지 않고 저장 정보를 읽어 내는 것을 특징으로 비휘발성 강유전체 메모리의 동작방법.
한 개의 트랜지스터와 한 개의 강유전체 캐패시터로 구성된 메모리 셀을 갖고, 복수개의 워드 선과 복수개의 비트 선 및 복수개의 프레이트 선이 행렬로 배열되어 있는 강유전체 메모리의 배열 구조에 있어서,

상기 복수개의 비트 선은 비트 선과 이의 상보 비트 선이 한 쌍으로 구성되어 서로 평행하게 배치되어 있으며,

상기 트랜지스터들의 게이트 전극들은 워드 선에 연결되어 있으며,

상기 트랜지스터의 소스 내지 드레인의 어느 한 전극은 상기 비트 선 내지 상기 비트 선의 상보 비트 선에 연결되어 있으며, 상기 트랜지스터의 소스 내지 드레인의 나머지 한 전극은 상기 강유전체 캐패시터의 한쪽 전극에 연결되어 있으며,

상기 강유전체 캐패시터의 나머지 전극은 프레이트 선에 연결되어 있으며,

상기 한 쌍의 비트 선과 상보 비트 선에는 감지 증폭기와 전하 분배 수단이 연결되어 있는 것을 특징으로 비휘발성 강유전체 메모리의 배열 구조.
두개의 전극 사이에 강유전체를 채워서 구성된 캐패시터를 저장 소자로 이용하고, 메모리 셀은 한 개의 전계효과 트랜지스터와 한 개의 강유전체 캐패시터로 구성되고, 상기 메모리 셀의 상기 강유전체 캐패시터의 한쪽 전극은 상기 트랜지스터의 소스 또는 드레인 전극과 연결되어 있으며, 워드 선은 상기 트랜지스터의 게이트에 연결되어 상기 트랜지스터를 켜주거나 꺼주는 동작 신호를 전달하고, 비트 선은 상기 메모리 셀들의 상기 트랜지스터의 소스 내지 드레인 전극 중에서 상기 강유전체 캐패시터와 접촉하지 않은 나머지 전극에 연결되어 있고, 프레이트 선은 상기 강유전체 캐패시터의 두 전극 중 상기 트랜지스터와 접촉하지 않은 나머지 전극에 접촉되어 있는, 상기 메모리 셀 들이 복수개의 배열로 구성되어 있는 강유전체 메모리에 있어서,

상기 비트 선들은 비트 선과 그 것의 상보 비트 선과 평행하게 배치되어 비트 선의 쌍을 구성되어 있으며, 복수개의 상기 비트 선의 쌍들이 평행하게 배치되어 있고,

상기 비트 선의 한 쌍에는 상기 비트 선의 전하를 재분배하여 비트 선의 전압을 정해진 전압 만큼 천이하는 기능을 갖는 전하 분배 수단과 상기 비트 선과 상보 비트 선 쌍의 전압 차이를 감지하고 증폭하는 감지 증폭기가 연결되어 있는 배열 구조를 갖는 것을 특징으로 하는 강유전체 메모리의 배열 구조.
제 2 항 또는 제 3 항에 있어서, 상기 전하 분배 수단은, 상기 한 쌍의 비트 선 및 상보 비트 선과 연결되기 위한 두 개의 연결단자와, 충전 또는 재분배 동작을 조절하는 비트 선 전하분배수단동작 신호와 상보 비트 선 전하분배수단동작 신호와, 전하 재분배 캐패시터, 재충전 트랜지스터, 전달 버퍼 게이트, 전달 신호 반전 수단, 전달 트랜지스터로 구성되어 있으며,

상기 전하분배수단동작 신호와 상기 비트 선 연결단자를 갖는 회로 구성은상기 상기 상보 비트 선 전하분배수단동작 신호와 상기 상보 비트 선 연결단자를 갖는 회로와 대칭인 회로 구성을 갖으며,

상기 전달 버퍼 게이트의 입력은 상기 전하분배수단동작 신호에 연결되고 출력은 재분배 캐패시터의 한 전극과 상기 재충전 트랜지스터의 게이트에 연결되어 있으며,

상기 전달 신호 반전 수단의 입력은 상기 전하분배수단동작 신호에 출력은 상기 전달 트랜지스터의 게이트 전극에 연결되어 있고,

상기 재분배 캐패시터의 한 쪽 전극은 상기 전달 버퍼 게이트의 출력에 연결되고 다른 전극은 상기 재충전 트랜지스터의 드레인 전극에 연결되고,

상기 재분배 트랜지스터의 소스 전극은 접지에 연결되고,

상기 전달 트랜지스터의 소스 내지 드레인 전극 중 한 쪽은 비트 선 연결단자에 다른 전극은 상기 캐패시터 및 재충전 트랜지스터의 드레인 전극에 연결되어 있는 것을 특징으로하는 전하재분배 수단을 갖는 것을 특징으로 하는 강유전체 메모리의 배열 구조.
제 2 항 또는 제 3 항에 있어서, 상기 전하 분배 수단은,

상기 비트 선과 상보 비트 선의 쌍과 연결되기 위한 한 쌍의 연결단자,

상기 비트 선과 상보 비트 선과 쌍의 전하를 재분배하기 위한 전하 재분배 캐패시터,

상기 비트 선 또는 상보 비트 선의 충전 또는 재분배 동작을 조절하는 비트선 전하분배수단 동작 신호와 상보 비트 선 전하분배수단 동작 신호로 구성되어 있는데,

상기 비트 선 전하분배수단 동작 신호 또는 상기 상보 비트 선 전하분배수단 동작 신호의 조절에 따라서 상기 재분배 캐패시터가 충전 내지 재분배 동작을 하도록 구성되어 있는 것을 특징으로하는 강유전체 메모리의 배열 구조.
제 2 항 또는 제 3 항에 있어서, 상기 전하 분배 수단은,

상기 비트 선과 상보 비트 선과 쌍과 연결되기 위한 한 쌍의 연결단자와,

상기 비트 선 쌍의 상기 비트 선 내지 상기 상보 전하를 재분배하기 위한 전하 재분배 캐패시터들과,

상기 전하 재분배 캐패시터들의 충전 또는 재분배 동작을 조절하는 비트 선 전하 분배 수단 동작 신호와,

홀수 번째 워드 선 선택 알림 신호 및 짝수 번째 워드 선 선택 알림 신호로 구성되어 있는데,

상기 비트 선 전하 분배 수단 동작 신호가 활성화되고 홀수 번째 워드 선 선택 알림 신호가 선택되면 비트 선 쪽의 상기 재분배 캐패시터가 재분배 동작을 하고, 짝수 번째 워드 선 선택 알림 신호가 선택되면 상보 비트 선 쪽의 상기 재분배 캐패시터가 재분배 동작을 하고 하는 동작을 하도록 구성되어 있는 것을 특징으로하는 강유전체 메모리의 배열 구조.
제 2 항 또는 제 3 항에 있어서, 상기 전하 분배 수단은,

상기 비트선 내지 상보 비트 선의 전하 재분배를 위한 서로 대칭인 두개의 회로 부분으로 구성되어 있는데, 각 회로 부분은

상기 비트 선과 상보 비트 선 쌍과 연결되기 위한 연결단자와,

상기 비트 선 쌍의 상기 비트 선 내지 상기 상보 전하를 재분배하기 위한 전하 재분배 캐패시터와,

상기 전하 재분배 캐패시터들의 충전 또는 재분배 동작을 조절하는 비트 선 전하분배 수단 동작 신호와,

홀수 번째 워드 선 선택 알림신호 또는 짝수 번째 워드 선 선택 알림신호와,

상기 전하 재분배 캐패시터를 충전하기 위한 재충전 트랜지스터와,

상기 홀수 번째 워드 선 선택 알림 신호 내지 짝수 번째 워드 선 선택 알림 신호와,

비트 선 전하 분배 수단 동작 신호를 입력으로 받는 부정 논리곱 게이트,

상기 부정 논리곱 게이트의 출력을 입력으로 받는 전달 신호 반전 수단,

상기 전달 신호 반전 수단의 출력을 게이트 전극의 입력으로 받고 소스 내지 드레인 전극 중에서 어느 하나가 상기 비트선 내지 상보 비트 선 연결 단자와 연결되고 소스 드레인중 나머지 전극이 상기 재분배 캐패시터의 한 전극 및 재충전 트랜지스터의 드레인 전극에 연결되어 있는 전달 트랜지스터로 구성되어 있는 것을 특징으로하는 강유전체 메모리의 배열 구조.
한 개의 트랜지스터와 한 개의 강유전체 캐패시터로 구성된 메모리 셀의 복수개가 배열되어 있는 강유전체 메모리에 있어서,

복수개의 비트 선은 비트 선과 이의 상보 비트 선이 한 쌍으로 구성되어 서로 평행하게 배치되어 있으며,

상기 한 쌍의 비트 선과 상보 비트 선에는 감지 증폭기와 전하 분배 수단이 연결되어 있는 것을 특징으로 비휘발성 강유전체 메모리의 배열 구조.
한 개의 트랜지스터와 한 개의 강유전체 캐패시터로 구성된 메모리 셀의 복수개가 행렬로 배열되어 있는 강유전체 메모리의 읽기 동작에 있어서,

상기 강유전체 캐패시터의 전하를 비트 선의 기생 캐패시터에 전달하여 비트 선에 제1전압값을 갖는 전압을 유기하고,

전하분배수단에 의하여 상기 비트 선의 기생 캐패시터의 전하를 상기 전하 재분배 수단의 재분배 캐패시터와 분배하여 비트선의 전압을 특정한 값인 제2전압값만큼 이동시켜서 상기 비트 선에 제3전압값의 전압을 유기하고, 상기 제3전압값과 접지전위사이의 특정한 전압인 제4전압값을 기준전압으로 사용하여 감지 증폭기가 기준 셀을 사용하지 않고 강유전체 메모리 셀의 정보를 판독할 수 있는 방법을 특징으로 하는 것이므로 강유전체 메모리의 동작방법.
양단에 인가 전압을 끊어도 분극 전하가 보존되는 강유전체 캐패시터를 정보저장 셀로 이용하고, 상기 강유전체 캐패시터는 양단에 인가되었던 전계가 양의 값이면 전계 제거후에 분극 전하를 저장하는 제1동작점을 가지고, 양단에 인가되었던 전계가 음의 값이면 전계 제거후에 분극 전하를 저장하는 제2동작점을 갖는 이력 특성을 가지고 있으며, 상기 강유전체 캐패시터의 한쪽 전극은 프레이트 선에 연결되어 있으며, 상기 강유전체 캐패시터의 다른 한쪽 전극은 트랜지스터를 통하여 비트 선에 연결되어 있는 강유전체 메모리에 있어서,

상기 트랜지스터를 켜서 상기 캐패시터의 한쪽 전극과 비트 선을 전기적으로 연결하고, 상기 캐패시터의 프레이트 선에 연결된 전극에 펄스 전압을 인가하면 저장 정보가 상기 제1동작점의 경우에는 비트 선에 제1 비트 선 전압을 유기하고, 저장 정보가 상기 제2동작점의 경우에는 비트 선에 상기 제1 비트 선 전압 보다 작은 제2 비트 선 전압을 유기하고,

전하 분배 수단에 의하여 상기 제1 비트 선 전압 또는 상기 제2 비트 선 전압에 의하여 저장된 비트 선의 전하를 재분배하면, 상기 제1 비트 선 전압은 양(+)의 값을 갖는 제3비트 선 전압으로 상기 제2 비트 선 전압은 음(-)의 값을 갖는 제4 비트 선 전압으로 천이하고, 상기 제3 비트 선 전압 값과 제4비트 선 전압 값 사이의 값 중에서 영(zero) 근처의 임의의 전압 값을 기준 전압으로 선택하여 상기 제3 비트 선 또는 상기 제4 비트 선 전압 값이 양(+)의 값 인지 또는 상기 음(-)의 값인지를 판별하여, 기준셀을 사용하지 않고 저장 정보를 읽어 내는 것을 특징으로 비휘발성 강유전체 메모리의 동작방법.