KR20010064524A - 리프레쉬 회로 - Google Patents

리프레쉬 회로 Download PDF

Info

Publication number
KR20010064524A
KR20010064524A KR1019990064735A KR19990064735A KR20010064524A KR 20010064524 A KR20010064524 A KR 20010064524A KR 1019990064735 A KR1019990064735 A KR 1019990064735A KR 19990064735 A KR19990064735 A KR 19990064735A KR 20010064524 A KR20010064524 A KR 20010064524A
Authority
KR
South Korea
Prior art keywords
word line
refresh
output
refresh counter
address
Prior art date
Application number
KR1019990064735A
Other languages
English (en)
Other versions
KR100317198B1 (ko
Inventor
김용수
Original Assignee
박종섭
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 박종섭, 주식회사 하이닉스반도체 filed Critical 박종섭
Priority to KR1019990064735A priority Critical patent/KR100317198B1/ko
Publication of KR20010064524A publication Critical patent/KR20010064524A/ko
Application granted granted Critical
Publication of KR100317198B1 publication Critical patent/KR100317198B1/ko

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/406—Management or control of the refreshing or charge-regeneration cycles
    • G11C11/40615—Internal triggering or timing of refresh, e.g. hidden refresh, self refresh, pseudo-SRAMs
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/408—Address circuits
    • G11C11/4085—Word line control circuits, e.g. word line drivers, - boosters, - pull-up, - pull-down, - precharge

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Dram (AREA)

Abstract

본 발명은 리프레쉬 동작시에 평균적인 전류(Average current)를 줄여 저전압 메모리 장치를 설계하기에 적합하도록 한 리프레쉬 회로에 관한 것이다.
이를위해 본 발명은 휘발성 메모리로 리프레쉬를 요하는 메모리 셀 어레이와, 글로벌 워드라인을 발생시키는 로우 디코더와, 수직 워드라인 발생부로부터의 수직 워드라인 출력과 로우디코더로부터의 글로벌 워드라인출력을 입력받아 최종적인 서브 워드라인을 발생하는 서브 워드라인 구동부와, 리프레쉬 카운터부의 임의 개수의 상위비트와 턴 체크부의 출력신호를 입력받아 서브 워드라인 구동부에 하나의 입력신호로 전달하는 수직 워드라인 발생부와, 내부의 어드레스배열이 수직워드라인 발생부의 입력이 될 신호들을 발생시키기위한 임의 개수의 어드레스비트들이 상위에 위치하고 나머지어드레스들은 임의의 배열상태로 하위에 위치하여 외부로부터 가해지는 어드레스와 내부에서 발생되는 어드레스를 멀티플렉싱하는 리프레쉬 카운터부와, 메모리를 제어하기위한 모든 외부 입력신호들을 수신하여 셀프 리프레쉬임을 판단하는 입력버퍼부와, 리프레쉬 카운터부의 임의 개수의 상위 비트를 제외한 어드레스들에 의해 모두 논리'하이' 또는 '로우'상태일때만 동작하는 턴 체크부를 포함하여 구성된 것으로서, 셀프 리프레쉬를 수행할 수 있는 메모리 디바이스에서 리프레쉬 동작 시 전력소모를 줄여 저 전력 메모리 디바이스를 용이하게 구현할 수가 있고, 특히 배터리 동작을 행하는 경우에 채용하는 메모리 디바이스이면 배터리의 수명을 연장할 수 있는 효과가 있다.

Description

리프레쉬 회로{Refresh circuit}
본 발명은 리프레쉬 회로에 관한 것으로, 특히 리프레쉬 동작시에 평균적인 전류(Average current)를 줄여 저전압 메모리 장치를 설계하기에 적합하도록 한 리프레쉬 회로에 관한 것이다.
종래의 리프레쉬 회로는 도1에 도시한 바와 같이 휘발성 메모리로 리프레쉬를 요하는 메모리 셀 어레이(1)와, 글로벌 워드라인(N1)을 발생시키는 로우 디코더(2)와, 수직 워드라인(N2)과 글로벌 워드라인(N1)에 의해 최종적인 서브 워드라인을 발생하는 서브 워드라인 구동부(3)와, 다수개의 수직 워드라인(N2)을 발생시키는 수직 워드라인 발생부(4)와, 외부로부터 가해지는 어드레스(N5)와 내부에서 발생되는 어드레스(N3),(N4)를 멀티플렉싱하는 리프레쉬 카운터부(5)와, 메모리를 제어하기위한 모든 외부 입력신호들(EXT INPUTS)을 수신하여 셀프 리프레쉬임을 판단하는 입력버퍼부(6)로 구성되어 있다.
도2a는 도1에 도시된 수직 워드라인 발생부(4)의 일실시예의 회로 구성도를 나타낸것으로서, 리프레쉬 카운터부(5)의 내부 어드레스(N3/<0>,N3/<1>)(N3<0>,N3<1>)를 입력받아 부정적논리곱하여 출력하는 다수개의 낸드게이트(41∼44)와 각 낸드게이트(41∼44)의 출력을 반전시키는 다수개의 인버터(45∼48)로 구성되어 있다.
도2b는 도1에 도시된 리프레쉬 카운터부(5)의 일 실시예의 회로 구성도를 나타낸 것으로서, 수직워드라인용 최하위비트(LSB)를 위한 카운터(51,52)와, 수평워드라인용 잔여비트를 위한 카운터(53,---5N-1,5N)로 구성되어 있다.
이와 같이 구성된 종래의 리프레쉬 회로의 동작을 도2c를 참조하여 설명한다.
먼저, 외부 신호들의 조합에 의해 셀프 리프레쉬임이 판명되면 리프레쉬 카운터부(5)에서는 외부에서 가해지는 어드레스를 차단하고 리프레쉬 카운터부(5)에서 발생된 어드레스를 로우 디코더(2) 및 수직 워드라인 발생부(4)에 전달된다.
만일 수직 워드라인의 개수가 4개라고 가정하면 수직 워드라인 발생부(4)에는 2개의 어드레스만이 가해지고, 나머지 모든 어드레스가 로우 디코더(2)에 가해지게 된다.
이와 같이 하여 수직 워드라인(N2)과 글로벌 워드라인(N1)에 의해 서브 워드라인 구동부(3)에서는 최종적인 서브 워드라인이 발생되게 된다.
이와 같은 과정을 반복함으로서, 셀프 리프레쉬 동작은 수행된다.
종래의 리프레쉬 회로에서는 모든 수직 워드라인(N2)과 글로벌 워드라인(N1)이 매 셀프 리프레쉬 동작마다 인에이블(ENABLE), 디스에이블(DISABLE)동작을 반복하여 수행하게된다. 상기한 서브 워드구동부(3)의 형태는 글로벌 워드라인(N1)과 수직 워드라인(N2)의 동작 상태에 따라 달라 질 수가 있는 데 예로서, 두 신호가 모두 논리 '하이'일때에는 서브 워드라인이 논리 '하이' 상태로 된다면 논리곱(AND)동작을 하게되며, 반대로 두 신호가 모두 논리 '로우' 상태로 일때에는 서브 워드라인이 논리 '하이' 상태로된다면 부정적논리합(NOR)동작을 수행하게 된다.
이와 같이 종래의 리프레쉬 회로에서는 매 리프레쉬 사이클마다 수직 워드라인의 인에이블, 디스에이블 동작이 반복적으로 행해져야 한다.
이것은 리프레쉬 카운터가 어떻게 구성이 되어 있느냐에 따라 달라 지는데, 만일
도2a에 나타낸 바와 같이 리프레쉬 카운터부(5)의 최하위비트(LSB)에 수직 워드라인을 발생시키는 어드레스가 위치하도록 하고, 수직 워드라인 발생부(4)가 도2b와 같이 구성되어져 있다면 수직 워드라인은 매 리프레쉬 사이클 마다 교대로 동작 해야만 하므로 인에이블 된 수직 워드라인은 어쩔 수 없이 디스에이블 시킬 수밖에 없다.
반대로 수직 워드라인을 발생 시키는 어드레스가 리프레쉬 카운터부(5)의 최상위비트(MSB)에 위치하는 경우라도 셀프 리프레쉬 시 발생하는 내부클럭에 의해 인에이블, 디스에이블동작이 반복되도록 되어 있으므로 최하위비트(LSB)에 위치하는 경우와 다른 점이 없다.
따라서, 종래의 리프레쉬 회로는 별도의 회로를 구비하지 않는 한 셀프 리프레쉬 시 수직 워드라인은 매 사이클 마다 인에이블, 디스에이블동작을 반복할 수밖에 없으며, 이것은 수직 워드라인의 인에이블, 디스에이블 동작 시 항상 전류의 흐름이 있어 전력소모가 증가되는 문제점이 있었다.
따라서, 본 발명은 종래기술의 문제점을 해결하고자 하여 제안된 것으로서, 리프레쉬 카운터의 하위 비트(분리된 워드라인 구조에서 수직 워드라인이라 칭하는 신호를 발생시키는 비트)를 카운터의 최상위비트에 위치시켜 리프레쉬 동작시 인에이블 된 하나의 수직 워드라인을 나머지 하위 어드레스에 해당하는 모든 글로벌워드라인(수평 워드라인)이 한번씩 인에이블, 디스에이블 시키지 않음으로써, 리프레쉬 동작시 평균 전류를 줄여 이에 따른 전력소모를 줄일 수 있도록 함을 그 목적으로 한다.
이러한 목적을 달성하기 위한 본 발명의 기술적 수단은 휘발성 메모리로 리프레쉬를 요하는 메모리 셀 어레이와, 글로벌 워드라인을 발생시키는 로우 디코더와, 수직 워드라인 발생부로부터의 수직 워드라인 출력과 로우디코더로부터의 글로벌 워드라인출력을 입력받아 최종적인 서브 워드라인을 발생하는 서브 워드라인 구동부와, 리프레쉬 카운터부의 임의 개수의 상위비트와 턴 체크부의 출력신호를 입력받아 서브 워드라인 구동부에 하나의 입력신호로 전달하는 수직 워드라인 발생부와, 내부의 어드레스배열이 수직워드라인 발생부의 입력이 될 신호들을 발생시키기위한 임의 개수의 어드레스비트들이 상위에 위치하고 나머지어드레스들은 임의의 배열상태로 하위에 위치하여 외부로부터 가해지는 어드레스와 내부에서 발생되는 어드레스를 멀티플렉싱하는 리프레쉬 카운터부와, 메모리를 제어하기위한 모든 외부 입력신호들을 수신하여 셀프 리프레쉬임을 판단하는 입력버퍼부와, 리프레쉬 카운터부의 임의 개수의 상위 비트를 제외한 어드레스들에 의해 모두 논리'하이' 또는 '로우'상태일때만 동작하는 턴 체크부를 포함하여 구성된 것이 특징이다.
도1은 종래의 리프레쉬 회로 블록 구성도.
도2a는 종래의 수직워드라인발생부의 실시예의 회로구성도.
도2b는 종래의 리프레쉬 카운터부의 실시예의 회로구성도.
도2c는 도2a의 동작 설명을 위한 신호 파형도.
도3은 본 발명에 의한 리프레쉬 회로 블록 구성도.
도4a는 본 발명에 의한 수직워드라인발생부의 실시예의 회로 구성도.
도4b는 본 발명에 의한 리프레쉬 카운터부의 실시예의 회로 구성도.
도4c는 본 발명에 의한 턴 체크부의 실시예의 회로 구성도.
도5는 종래의 리프레쉬 회로 동작을 설명하기위한 신호파형도.
도6a는 본 발명에의한 일실시예의 리프레쉬 회로 동작을 설명하기위한 신호파형도.
도6b는 본 발명에 의한 다른 실시예의 리프레쉬 회로 동작을 설명하기위한 신호파형도.
*도면의 주요부분에대한 부호의 설명*
11: 메모리 셀 어레이 12: 로우 디코더
13: 서브 워드라인 구동부 14: 수직 워드라인 발생부
15: 리프레쉬 카운터부 16: 입력 버퍼부
17: 턴 체크(Turn check)부 141∼143: 제1∼제3 낸드게이트
144,145: 제1,제2 인버터 151∼15N: 제1∼제N 카운터
171: 제4 낸드게이트
이하, 본 발명을 첨부된 실시예의 도면을 참조하여 설명한다.
도3은 본 발명에 의한 리프레쉬 회로의 블록 구성도를 나타낸 것으로서, 수직워드라인 발생부(14)의 실시예의 회로 구성도를 나타낸 것으로서, 휘발성 메모리로 리프레쉬를 요하는 메모리 셀 어레이(11)와, 글로벌 워드라인(N21)을 발생시키는 로우 디코더(12)와, 수직 워드라인 발생부(14)로부터의 수직 워드라인(N22) 출력과 상기 로우디코더(12)로부터의 글로벌 워드라인(N21)출력을 입력받아 최종적인 서브 워드라인을 발생하는 서브 워드라인 구동부(13)와, 리프레쉬 카운터부(15)의 임의 개수의 상위비트(N23)와 턴 체크부(17)의 출력신호(N27)를 입력받아 상기 서브 워드라인 구동부(13)에 하나의 입력신호로 전달하는 수직 워드라인 발생부(14)와, 내부의 어드레스배열이 상기 수직워드라인 발생부(14)의 입력이 될 신호들을 발생시키기위한 임의 개수의 어드레스비트들이 상위에 위치하고 나머지 어드레스들은 임의의 배열상태로 하위에 위치하여 외부로부터 가해지는 어드레스(N25)와 내부에서 발생되는 어드레스를 멀티플렉싱하는 리프레쉬 카운터부(15)와, 메모리를 제어하기위한 모든 외부 입력신호(EXT INPUTS)들을 수신하여 셀프 리프레쉬임을 판단하는 입력버퍼부(16)와, 상기 리프레쉬 카운터부(15)의 임의 개수의 상위 비트를 제외한 어드레스들에 의해 모두 논리'하이' 또는 '로우'상태일때만 동작하는 턴 체크부(17)로 이루어진다.
도4a는 본 발명에 의한 수직워드라인 발생부(14)의 실시예의 회로 구성도를 나타낸 것으로서, 리프레쉬 카운터부(15)의 출력신호(N23/<0>, N23/<1>)를 입력받아 부정적논리곱하여 출력하는 제1 낸드게이트(141)와, 상기 제1 낸드게이트(141)의 출력과
메모리 내부 리프레쉬 판단신호(N26) 및 상기 턴 체크부(17)의 출력(N27)을 입력받아 플립플롭회로를 형성하는 제2,제3 낸드게이트(142,143)와, 상기 플립플롭회로의 출력을 2차 반전시키는 제1,제2 인버터(144,145)로 이루어진다.
도4b는 본 발명에 의한 리프레쉬 카운터부(15)의 실시예의 회로 구성도를 나타낸 것으로서, 수직 워드라인용 잔여비트를 카운팅하는 제1∼제3 카운터(151∼153)와, 수평 워드라인용 최상위비트(MSB)를 카운팅하는 제N-1,제N 카운터(15N-1),(15N) 로 이루어진다.
도4c는 본 발명에 의한 턴 체크부(17)의 실시예의 회로 구성도를 나타낸 것으로서, 리프레쉬 카운터부(15)의 출력신호(N24<0:N-3>)들을 부정적논리곱하여 출력(N27)하는 제4 낸드게이트(171)로 이루어진다.
이와 같이 구성된 본 발명의 동작을 첨부된 도면 도5 및 도6a, 도6b를 참조하여 설명한다.
먼저, 본 발명과 종래기술과의 상이점을 요약하면, 본 발명은 리프레쉬 카운터부(15)에서 수직 워드라인(N22)을 발생시키는 어드레스가 항상 최상위비트(MSB)에 위치하게되고, 그 나머지 어드레스는 카운트 순서와 관계없이 배열이 되어 있으면 된다. 상기한 MSB에 의해 발생되는 수직 워드라인은 수직 워드 발생부(14) 또는 리프레쉬 카운터부(15)에서 수직 워드라인(N22)을 래치하도록 구성된 점이 상이하다.
이와 같은 배경 하에 본 발명의 동작을 설명한다.
외부 입력들(제어클럭 및 어드레스)의 조합에 의해 셀프 리프레쉬임이 판명이 되면,
리프레쉬 카운터부(15)의 내부에서는 외부 어드레스를 차단하고, 내부에서 발생되는 어드레스를 수직워드라인 발생부(14) 및 로우 디코더(12)에 전달하게된다.
한편, 서브 워드라인 구동부(13)에서는 수직 워드라인 발생부(14)에서 발생되는 수직 워드라인(N22)과 로우 디코더(12)에서 발생되는 글로버 워드라인(N21)을 받아서 적절한 논리 동작을 하여 서브 워드라인을 인에이블시키게 된다.
상기한 리프레쉬 카운터부(15)의 MSB에는 수직 워드라인을 발생시키는 어드레스가 위치하게 되므로 나머지 어드레스에 의한 카운트가 모두 끝나게 되면 한 번씩 논리 상태가 바뀌게된다. 앞에서 설명한 바와 같이 나머지 어드레스의 배열순서(카운트 순서)는 그다지 중요하지가 않다. 즉, 셀프 리프레쉬에 워드라인의 인에이블 순서는 중요하지가 않다. 다만, 모든 워드라인이 주어진 특성의 시간내에서만 한 번씩 인에이블이 되기만 하면 된다.
즉, 종래기술과는 상이한 본 발명의 중요한 기능은 수직 워드라인(N22)을 래치시킨다는 점이다.
이와 같은 기능은 첫째, 수직 워드라인(N22)의 출력을 래치시키는 방법이 있고, 또다른 방법은 리프레쉬 카운터부(15)의 출력을 래치시키는 방법이 있다.
전자 경우의 예로서 도4a에 도시된 바와 같이 수직워드라인 발생부(14)를 구성할 수가 있다. 이러한 동작은 반드시 셀프 리프레쉬 동작 일 때만 행하도록 하기 위해
수직 워드라인 발생부(14) 또는 리프레쉬 카운터부(15)에 셀프 리프레쉬 임을 알리는 신호를 가해 주어야 한다.
이 신호는 메모리 내부적으로 리프레쉬임이 판단된 신호로서, 도4a에 나타낸 N26신호가 이에 해당한다.
우선 리프레쉬 시작 시 하나의 수직 워드라인(N22)이 인에이블 상태가 되면 이 수직 워드라인(N22)은 나머지 어드레스에 의한 글로벌 워드라인(N21)이 모두 한번 씩 인에이블, 디스에이블 동작을 하기 전에는 디스에이블 되지 않는다.
나머지 어드레스에 의한 모든 글로벌 워드라인(N21)이 인에이블 되었음은 리프레쉬 카운터부(15)의 값을 보고 알수 가있다. 예로서, 리프레쉬 카운터부(15)의 값이 모두논리 '하이' 상태 일 경우를 나머지 어드레스에 의한 글로벌 워드라인(N21)이 인에이블, 디스에이블 동작을 하였다고 간주할 수가 있다. 이 경우 리프레쉬 카운터부(15)의 어떤 값이던지 이러한 판단 값으로 사용이 가능하다.
이를 위한 회로의 일예를 도4b 및 도4c에 나타내었고, 도4c에 도시된 회로는 모든 입력이 논리 '하이' 상태 임을 알리는 역할을 수행한다.
나머지 어드레스에 의한 모든 글로벌 워드라인(N21)이 인에이블, 디스에이블 동작을 하였다고하면, 인에이블 되어있던 수직 워드라인은 디스에이블상태가 되고, 새로운 수직 워드라인은 인에이블 상태가 되어 동일한 동작을 반복하여 수행하게 된다.
이와 같은 본 발명의 동작을 종래의 경우와 비교하면 도5 및 도6와 같다.
여기서, n은 전체 어드레스의 개수를 나타내고, a는 수직 워드라인을 발생 시키기 위한 어드레스를 나타내며, 따라서 n-a는 글로벌 워드라인을 위한 어드레스 개수를 나타낸다.
도6b는 본 발명에 의한 다른 실시예의 리프레쉬 카운터부의 배열에 따른 리프레쉬 회로 동작을 설명하기위한 신호 파형도를 나타낸 것이다.
본 발명은 셀프 리프레쉬 동작 시 전술한 수직 워드라인의 동작 방식을 글로벌 워드라인에도 적용할 수가 있다. 이 경우에는 글로벌 워드라인에 의해 인에이블 될 수 있는 서브 워드라인의 개수에 따라 전력소모량이 달라진다. 예로서, 하나의 글로벌 워드라인에 4개의 서브 워드라인이 모두 한번 씩 인에이블, 디스에이블 동작을 끝마치게 될 때에만 디스에이블시키면 된다. 이 경우 역시 글로벌 워드라인을 래치 시킬 필요가 있는데, 이러한 동작은 로우 디코더(14)에서 행할 수도 있고, 리프레쉬카운터부(15)에서 행할 수도 있다.
이때 리프레쉬 카운터부(15)의 최하위비트(LSB)에는 수직워드라인을 발생시키는 어드레스가 위치하게 된다.
또한, 글로벌 워드라인의 디스에이블 시점은 리프레쉬 카운터부(15)의 LSB를 보고 판단한다. 이를 신호 파형도로 나타내면 도6b와 같다.
도6b에서 b는 수직 워드라인을 발생 시키기위한 어드레스의 개수를 나타낸다.
이상에서 설명한 바와 같이 본 발명은 셀프 리프레쉬를 수행할 수 있는 메모리 디바이스에서 리프레쉬 동작 시 전력소모를 줄여 저 전력 메모리 디바이스를 용이하게 구현할 수가 있고, 특히 배터리 동작을 행하는 경우에 채용하는 메모리 디바이스이면 배터리의 수명을 연장할 수 있는 효과가 있다.

Claims (4)

  1. 리프레쉬를 요하는 메모리 셀 어레이와, 글로벌 워드라인을 발생시키는 로우 디코더와,
    수직 워드라인 발생부로부터의 수직 워드라인 출력과 로우디코더로부터의 글로벌 워드라인출력을 입력받아 최종적인 서브 워드라인을 발생하는 서브 워드라인 구동부와,
    리프레쉬 카운터부의 임의 개수의 상위비트와 턴 체크부의 출력신호를 입력받아 서브 워드라인 구동부에 하나의 입력신호로 전달하는 수직 워드라인 발생부와,
    내부의 어드레스배열이 상기 수직워드라인 발생부의 입력이 될 신호들을 발생시키기위한 임의 개수의 어드레스비트들이 상위에 위치하고 나머지어드레스들은 임의의 배열상태로 하위에 위치하여 외부로부터 가해지는 어드레스와 내부에서 발생되는 어드레스를 멀티플렉싱하는 리프레쉬 카운터부와,
    메모리를 제어하기위한 모든 외부 입력신호들을 수신하여 셀프 리프레쉬 임을 판단하는 입력버퍼부와,
    상기 리프레쉬 카운터부의 임의 개수의 상위 비트를 제외한 어드레스들에 의해 모두 논리'하이' 또는 '로우'상태일때만 동작하는 턴 체크부를 포함하여 구성된 것이 특징인 리프레쉬 회로.
  2. 청구항 1에 있어서,
    상기 수직 워드라인 발생부는 상기 리프레쉬 카운터부의 출력신호(N23/<0>, N23/<1>)를 입력받아 부정적논리곱하여 출력하는 제1 낸드게이트와, 상기 제1 낸드게이트 출력과 메모리 내부 리프레쉬 판단신호(N26) 및 상기 턴 체크부의 출력(N27)을 입력받아 플립플롭회로를 형성하는 제2,제3 낸드게이트와, 상기 플립플롭회로의 출력을 2차 반전시키는 제1,제2인버터로 이루어진 것이 특징인 리프레쉬 회로.
  3. 청구항 1에 있어서,
    상기 리프레쉬 카운터부는 수직 워드라인용 잔여비트를 카운팅하는 제1∼제3 카운터와, 수평 워드라인용 최상위비트(MSB)를 카운팅하는 제N-1,제N 카운터로 이루어진 것이 특징인 리프레쉬 회로.
  4. 청구항 1에 있어서,
    상기 턴 체크부는 상기 리프레쉬 카운터부의 출력신호(N24<0:N-3>)들을 부정적논리곱하여 출력하는 제4 낸드게이트로 이루어진 것이 특징인 리프레쉬 회로.
KR1019990064735A 1999-12-29 1999-12-29 리프레쉬 회로 KR100317198B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1019990064735A KR100317198B1 (ko) 1999-12-29 1999-12-29 리프레쉬 회로

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019990064735A KR100317198B1 (ko) 1999-12-29 1999-12-29 리프레쉬 회로

Publications (2)

Publication Number Publication Date
KR20010064524A true KR20010064524A (ko) 2001-07-09
KR100317198B1 KR100317198B1 (ko) 2001-12-24

Family

ID=19632004

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019990064735A KR100317198B1 (ko) 1999-12-29 1999-12-29 리프레쉬 회로

Country Status (1)

Country Link
KR (1) KR100317198B1 (ko)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1540670B (zh) * 2002-04-24 2010-05-05 旺宏电子股份有限公司 一种非易失性存储电路及其更新和操作方法
US7800961B2 (en) 2007-10-29 2010-09-21 Samsung Electronics Co., Ltd. Word line driver and semiconductor memory device having the same

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0757460A (ja) * 1993-08-12 1995-03-03 Sony Corp リフレッシュ制御回路
JPH0793971A (ja) * 1993-09-21 1995-04-07 Toshiba Corp ダイナミック型半導体記憶装置
JP3415248B2 (ja) * 1994-02-23 2003-06-09 富士通株式会社 セルフリフレッシュ回路、半導体記憶装置及びセルフリフレッシュ方法
JPH08138371A (ja) * 1994-11-10 1996-05-31 Nec Corp 半導体記憶装置
JP3714489B2 (ja) * 1995-03-03 2005-11-09 株式会社日立製作所 ダイナミック型ｒａｍとメモリモジュール
KR0183813B1 (ko) * 1996-01-19 1999-04-15 김광호 디알에이엠 리프레쉬 제어기

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1540670B (zh) * 2002-04-24 2010-05-05 旺宏电子股份有限公司 一种非易失性存储电路及其更新和操作方法
US7800961B2 (en) 2007-10-29 2010-09-21 Samsung Electronics Co., Ltd. Word line driver and semiconductor memory device having the same

Also Published As

Publication number Publication date
KR100317198B1 (ko) 2001-12-24

Similar Documents

Publication Publication Date Title
US5859809A (en) Semiconductor device of daisy chain structure having independent refresh apparatus
US7379369B2 (en) Semiconductor device
US20010021137A1 (en) Dynamic random access memory
JP5362575B2 (ja) メモリアレイの動的ワードラインドライバ及びデコーダ
US20090147606A1 (en) Memory refresh method and apparatus
JPH0528765A (ja) メモリ制御回路
KR930004708B1 (ko) 반도체 메모리
US4494222A (en) Processor system using on-chip refresh address generator for dynamic memory
US20080198681A1 (en) Multiple port memory with prioritized word line driver and method thereof
US6285610B1 (en) Burn-in test circuit
US6545943B2 (en) Activation of word lines in semiconductor memory device
KR100317198B1 (ko) 리프레쉬 회로
JPH0922591A (ja) カウンタ回路、カウントシーケンス生成方法及びアドレスシーケンス生成方法
US4344157A (en) On-chip refresh address generator for dynamic memory
KR20050073264A (ko) 가변 가능한 메모리 사이즈를 갖는 반도체 메모리 장치
US20230039810A1 (en) Refresh counter circuit, refresh counting method and semiconductor memory
KR20030073160A (ko) 메모리 셀들의 리프레쉬 방법 및 리프레쉬 제어회로
KR100529036B1 (ko) 셀프 리프레시 전류를 줄인 반도체 메모리 소자
US20050002257A1 (en) Semiconductor memory device and electronic device
US6944082B2 (en) Semiconductor memory device and electronic device for activation control of word lines in a semiconductor memory device
JP2002133861A (ja) 半導体装置、そのリフレッシュ方法、メモリシステムおよび電子機器
JP3832218B2 (ja) 半導体メモリ装置のリフレッシュを考慮した制御
US7428179B2 (en) Apparatus for controlling activation of semiconductor integrated circuit and controlling method of the same
KR100348220B1 (ko) 리프레쉬장치
KR100546170B1 (ko) 내부 어드레스신호 발생장치

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20091028

Year of fee payment: 9

LAPS Lapse due to unpaid annual fee