KR20010063662A - 반도체 소자의 다마신 패턴 형성방법 - Google Patents

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Abstract

본 발명은 반도체 소자의 다마신 패턴 형성 방법에 관한 것으로, 다마신 패턴 식각 공정에서 배선의 선폭이 일정하지 않고 다양한 크기일 경우에 마이크로 로딩 현상으로 인한 배선의 두께가 불균일하게 되며, 로딩 현상을 방지하기 위해 사용되는 식각 정지층의 높은 유전 상수로 인한 소자의 동작 속도 저하를 방지하기 위하여, 배선의 선폭이 작은 부분을 기준으로 배선용 트렌치를 형성하되, 배선의 선폭이 큰 부분은 기준 되는 트렌치를 2개 또는 다수 개로 병렬로 형성하므로, 마이크로 로딩 현상의 해결과 함께 식각 정지층 없이 다마신 패턴을 형성할 수 있어 소자의 동작 속도를 향상시킬 수 있는 반도체 소자의 다마신 패턴 형성 방법을 제공한다.

Description

반도체 소자의 다마신 패턴 형성 방법{Method of forming a damascene pattern in a semiconductor device}
본 발명은 반도체 소자의 다마신 패턴 형성 방법에 관한 것으로, 특히 다마신 패턴 식각(damascene pattern etch) 공정에서 배선의 선폭이 일정하지 않고 다양한 크기일 경우에 발생되는 마이크로 로딩(micro loading) 현상을 방지하면서 식각 정지층 없이 다마신 패턴을 형성할 수 있는 반도체 소자의 다마신 패턴 형성 방법에 관한 것이다.
일반적으로, 고속 동작 및 고집적 소자의 차세대 배선 공정으로 다마신 패턴 식각 공정이 현재 급속한 속도로 개발되고 있다. 다마신 패턴 공정은 싱글(single) 다마신 패턴 공정과 듀얼(dual) 다마신 패턴 공정으로 나눌 수 있다. 듀얼 다마신 패턴 공정은 배선과 배선을 연결하기 위한 비아 콘택홀과 배선이 형성될 트렌치를 형성하기 위해 층간 절연막 중간 부분에 식각 방지층을 형성하는 것이 필수적이다. 그런데, 소자의 동작 속도는 시정수 지연 시간(RC delay time)으로 결정되므로 소자의 동작 속도를 증대시키기 위해서는 저항이 낮은 금속을 배선 재료로 사용하여야 하며, 또한 층간 절연막의 유효 기생 정전 용량을 낮추기 위해 절연막으로 유전 상수가 낮은 재료를 사용하여야 한다. 따라서, 배선의 금속 재료로 여러 가지 금속을 사용하고 있으며, 현재 저항이 낮은 구리(Cu)가 널리 적용되고 있으며, 저유전 상수를 갖는 절연막 재료의 개발이 급속히 진행되고 있다.
도 1은 종래 제 1 실시예에 따른 반도체 소자의 다마신 패턴 형성 방법을 설명하기 위한 소자의 단면도이다.
종래 제 1 실시예에 의하면, 기판(100) 상에 층간 절연막(11)을 형성한 후, 금속 배선을 정의(define)하는 감광막 패턴(12)을 층간 절연막(11)상에 형성하고, 감광막 패턴(12)을 마스크로 이용한 식각공정으로 층간 절연막(11)을 일정 깊이 식각 하여 다수의 다마신 패턴(13a, 13b 및 13c)을 형성한다. 이후, 다수의 다마신 패턴(13a, 13b 및 13c)내에 금속을 매립하여 금속 배선(도시 않음)을 형성한다.
상기에서, 층간 절연막(11)은 단층이기 때문에 유전 상수가 낮은 절연물질을 선택하여 형성할 수 있고, 이로 인하여 층간 절연막(11)의 유효 기생 정전 용량을 낮출 수 있어 고속 소자를 구현할 수 있다. 그러나, 도 1에 도시된 바와 같이, 다마신 패턴(13a, 13b 및 13c)의 크기가 다를 경우 마이크로 로딩(micro loading) 현상에 의해 식각비가 달라지게 되어 선폭이 좁은 부분은 얕게 식각 되고 선폭이 넓어질수록 깊게 식각 된다. 이는 결국 금속 배선의 두께 불균일을 초래하게 되어 금속 배선의 전기적 특성을 저하시키게 된다.
도 2는 종래 제 2 실시예에 따른 반도체 소자의 다마신 패턴 형성 방법을 설명하기 위한 소자의 단면도이다.
제 2 실시예에 의하면, 기판(100) 상에 제 1 절연막(21) 및 식각 정지층(22) 형성한 후 제 2 절연막(23)을 형성하고, 제 2 절연막(23)상에 금속 배선을 정의하는 감광막 패턴(24)을 형성한다. 감광막 패턴(24)을 마스크로 이용한 식각공정으로 다수의 다마신 패턴(25a, 25b 및 25c)을 형성한다. 이후, 다수의 다마신 패턴(25a,25b 및 25c)내에 금속을 매립하여 금속 배선(도시 않음)을 형성한다.
상기에서, 다마신 패턴(25a, 25b 및 25c) 각각의 크기가 다르더라도 중간층으로 식각 정지층(22)을 도입함에 의해 식각 깊이는 일정하게 얻을 수 있다. 층간 절연막의 유효 기생 정전 용량을 낮추기 위해 제 1 및 제 2 절연막(21 및 23)으로 유전 상수가 3.5이하인 실리콘 옥사이드(SiO2)와 같은 저유전 물질로 형성한다. 그런데, 이와 같은 제 1 및 제 2 절연막(21 및 23)에 대해 식각 선택비가 높은 물질로 식각 정지층(22)을 형성하여야 하는데, 현재 사용되는 있는 것으로 실리콘 나이트라이드(SiN)가 있다. 실리콘 나이트라이드는 유전 상수가 약 7로서 매우 높기 대문에 배선에 전류가 흐를 때 배선과 배선 사이에 발생하는 기생 정전 용량은 증대할 수밖에 없고, 이는 결국 층간 절연막의 유효 기생 정전 용량의 증가를 초래하게 되어 소자의 동작 속도를 느리게 한다. 실리콘 나이트라이드 식각 정지층(22)의 기생 정전 용량을 낮추기 위해 두께를 최소화하고 있으나 식각 정지층으로서의 본래 목적을 상실할 우려가 있어 두께를 줄이는데 한계가 있다.
종래 제 1 및 제 2 실시예에서 발생되는 문제를 해결하기 위해서는 식각 정지층으로 저유전 상수를 갖는 물질을 개발하거나, 식각 정지층이 필요 없는 식각 공정을 개발하는 것이 궁극적인 해결책으로 대두되고 있다.
따라서, 본 발명은 다마신 패턴 식각 공정에서 배선의 선폭이 일정하지 않고다양한 크기일 경우에 발생되는 마이크로 로딩 현상을 방지하면서 식각 정지층 없이 다마신 패턴을 형성할 수 있는 반도체 소자의 다마신 패턴 형성 방법을 제공함에 그 목적이 있다.
이러한 목적을 달성하기 위한 본 발명에 따른 반도체 소자의 다마신 패턴 형성 방법은 반도체 소자를 형성하기 위한 여러 요소가 구비된 기판 상에 층간 절연막을 형성하는 단계; 및 서로 다른 크기의 배선 패턴을 갖는 부분에 대응되도록 다마신 패턴을 상기 층간 절연막에 형성하되, 작은 크기의 배선 패턴에 대응되는 다마신 패턴은 1개 형성하고, 이보다 큰 배선 패턴에 대응되는 다른 다마신 패턴은 상기 다마신 패턴과 유사한 크기로 적어도 2개 이상 병렬 연결 되도록 형성하여 원하는 크기의 배선 패턴이 되도록 하는 단계를 포함하는 것을 특징으로 한다.
도 1은 종래 제 1 실시예에 따른 반도체 소자의 다마신 패턴 형성 방법을 설명하기 위한 소자의 단면도.
도 2는 종래 제 2 실시예에 따른 반도체 소자의 다마신 패턴 형성 방법을 설명하기 위한 소자의 단면도.
도 3은 본 발명의 실시예에 따른 반도체 소자의 다마신 패턴 형성 방법을 설명하기 위한 소자의 단면도.
〈도면의 주요 부분에 대한 부호 설명〉
100 : 기판 11 및 31 : 층간절연막
12, 24 및 32 : 감광막 패턴
13a, 13b, 13c, 25a, 25b, 25c, 33a, 33b 및 33c : 다마신 패턴
22 : 식각 정지층 21 : 제 1 절연막
23 : 제 2 절연막
이하, 본 발명을 첨부 도면을 참조하여 상세히 설명하면 다음과 같다.
도 3은 본 발명의 실시예에 따른 반도체 소자의 다마신 패턴 형성 방법을 설명하기 위한 소자의 단면도이다.
본 발명의 실시예에 의하면, 반도체 소자를 형성하기 위한 여러 요소가 구비된 기판(100) 상에 층간 절연막(31)을 형성한 후, 금속 배선을 정의(define)하는 감광막 패턴(32)을 층간 절연막(31)상에 형성하고, 감광막 패턴(32)을 마스크로 이용한 식각공정으로 층간 절연막(31)을 일정 깊이 식각 하여 다수의 다마신 패턴(33a, 33b 및 33c)을 형성한다. 이후, 다수의 다마신 패턴(33a, 33b 및 33c)내에 금속을 매립하여 금속 배선(도시 않음)을 형성한다.
상기에서, 층간 절연막(31)은 단층이기 때문에 유전 상수가 낮은 절연물질 예를 들어, USG, SOG, O3-TEOS, HDP-USG 및 Si-rich 옥사이드 중 어느 하나를 선택하여 형성할 수 있고, 이로 인하여 층간 절연막(31)의 유효 기생 정전 용량을 낮출 수 있어 고속 소자를 구현할 수 있다. 또한, 다마신 패턴(33a, 33b 및 33c)의 크기가 다를 경우에 발생하는 마이크로 로딩(micro loading) 현상을 방지하기 위해 종래 제 2 실시예와 같이 식각 정지층을 도입하지 않고, 작은 선폭의 제 1 다마신 패턴(33a)의 크기를 기준으로 이 보다 큰 선폭을 갖는 제 2 및 3 다마신 패턴(33b 및 33c)을 제 1 다마신 패턴(33a)의 크기와 동일 또는 유사하게 2개 또는 다수 개로 병렬로 형성한다. 다마신 패턴(33a, 33b 및 33c)은 싱글 다마신 패턴 혹은 듀얼 다마신 패턴으로 형성할 수 있는데, 듀얼 다마신 패턴의 경우 비아 콘택홀을 먼저 식각하고 트렌치를 나중에 식각 하거나, 트렌치를 먼저 식각하고 비아 콘택홀을 나중에 식각 하거나, 비아 콘택홀을 먼저 절반 정도 식각하고 비아 콘택홀과 트렌치를 동시에 식각 하는 방법으로 형성할 수 있다.
한편, 금속 배선은 Cu, Cr, Ni, Ag, Au, Co, Mo 및 Pt 중 어느 하나로 형성할 수 있으며, 금속 배선을 형성하기 전에 배리어 금속층으로 Ti, TiN, WN, TaN, Ti/TiN, Ti/WN, Ti/TaN 중 어느 하나를 이용하여 형성할 수 있다. 배리어 금속층 및 금속 배선은 물리기상증착(PVD)방법, 화학기상증착(CVD)방법, 금속 유기 화학기상증착(MOCVD)방법, 전기도금(Electroplating)방법 및 무전해(Electroless)방법 중어느 하나의 방법으로 형성할 수 있다.
상기한 본 발명의 원리는 식각 공정에서 식각 되는 면적의 크기에 따라 발생하는 마이크로 로딩 현상에 의해 식각비가 각각 다르게 되어 식각 되는 깊이가 달라지는 문제를 해결하는 방법으로, 식각 되는 면적을 일정하게 설계하여 일정한 두께로 식각, 즉 패턴 형성을 조절하는 것이다. 다시 말해서, 하나의 배선층의 배선의 선폭을 일정한 크기로 설계하고, 칩 가드링(chip guardring), 비아 랜딩 패드(via landing pad)등과 같이 선폭이 커야되는 패턴은 일정 크기의 선폭을 갖는 여러선으로 병렬 연결시켜 설계한다. 또한, 다마신 배선의 장점을 살려 비아와 배선이 연결되는 부분의 오버랩 마진(overlap margin)을 제로(zero)로 설계하여 역시 식각 되는 영역을 일정하게 한다.
상술한 바와 같이, 본 발명은 기존의 다마신 패턴 형성 공정에 필수적인 식각 정지층을 도입하지 않고 다마신 패턴을 형성하므로, 식각 정지층에 의한 기생 정전 용량의 증가에 따른 소자의 동작 속도 저하를 억제하여 고속 동작 소자를 제조할 수 있다. 본 발명은 식각 정지층 형성 공정을 생략할 수 있어 제조 공정수의 단축으로 제조 단가가 낮아진 제품을 생산할 수 있다. 또한, 다마신 공정의 가장 어려운 문제인 금속 배선의 화학적 기계적 연마(CMP) 공정에서 패턴의 크기가 다름에 의해 발생되는 불균일한 연마로 인한 부식(erosion) 및 디싱(dishing)과 같은 문제를 해결할 수 있어 소자의 수율 및 신뢰성을 향상시킬 수 있다.

Claims (4)

  1. 반도체 소자를 형성하기 위한 여러 요소가 구비된 기판 상에 층간 절연막을 형성하는 단계; 및
    서로 다른 크기의 배선 패턴을 갖는 부분에 대응되도록 다마신 패턴을 상기 층간 절연막에 형성하되, 작은 크기의 배선 패턴에 대응되는 다마신 패턴은 1개 형성하고, 이보다 큰 배선 패턴에 대응되는 다른 다마신 패턴은 상기 다마신 패턴과 유사한 크기로 적어도 2개 이상 병렬 연결 되도록 형성하여 원하는 크기의 배선 패턴이 되도록 하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 다마신 패턴 형성 방법.
  2. 제 1 항에 있어서,
    상기 층간 절연막은 USG, SOG, O3-TEOS, HDP-USG 및 Si-rich 옥사이드 중 어느 하나로 이루어지는 것을 특징으로 하는 반도체 소자의 다마신 패턴 형성 방법.
  3. 제 1 항에 있어서,
    상기 다마신 패턴은 싱글 다마신 패턴이나 듀얼 다마신 패턴으로 형성하는것을 특징으로 하는 반도체 소자의 다마신 패턴 형성 방법.
  4. 제 3 항에 있어서,
    상기 듀얼 다마신 패턴은 비아 콘택홀을 먼저 식각하고 트렌치를 나중에 식각 하거나, 트렌치를 먼저 식각하고 비아 콘택홀을 나중에 식각 하거나, 비아 콘택홀을 먼저 절반 정도 식각하고 비아 콘택홀과 트렌치를 동시에 식각 하는 방법으로 형성하는 것을 특징으로 하는 반도체 소자의 다마신 패턴 형성 방법.
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