KR20010061459A - 플래시 셀의 사이클링 테스트 회로 및 그 방법 - Google Patents
플래시 셀의 사이클링 테스트 회로 및 그 방법 Download PDFInfo
- Publication number
- KR20010061459A KR20010061459A KR1019990063955A KR19990063955A KR20010061459A KR 20010061459 A KR20010061459 A KR 20010061459A KR 1019990063955 A KR1019990063955 A KR 1019990063955A KR 19990063955 A KR19990063955 A KR 19990063955A KR 20010061459 A KR20010061459 A KR 20010061459A
- Authority
- KR
- South Korea
- Prior art keywords
- flash cell
- nmos transistor
- gate
- source
- drain
- Prior art date
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
- G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
- G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
- G11C29/46—Test trigger logic
Landscapes
- Read Only Memory (AREA)
Abstract
본 발명은 사이클링 테스트시 전자적으로 플로팅시킬 수 있는 플래시 셀의 사이클링 테스트 회로 및 그 방법에 관한 것인데, 플래시 셀의 소스의 접속을 제어하는 제1NMOS트랜지스터와, 플래시 셀의 드레인의 접속을 제어하는 제2NMOS트랜지스터와, 플래시 셀의 서브와 입력단이 접속되며 출력단이 제1NMOS트랜지스터 제2NMOS트랜지스터의 게이트와 접속되는 인버터를 포함하며, 플래시 셀의 게이트와 서브, 소스 및 드레인에 인가되는 신호에 따라서 플래시 셀의 프로그램과 채널소거를 반복하는 방법과, 게이트가 상기 플래시 셀의 게이트와 접속되어 상기 플래시 셀의 드레인의 접속을 제어하는 NMOS트랜지스터를 포함하며, 플래시 셀의 게이트, 서브, 소스 및 드레인에 인가되는 신호에 따라서 상기 플래시 셀의 프로그램과 소스소거를 반복하는 회로 및 방법이다.
Description
본 발명은 플래시 메모리 셀의 사이클링 테스트 회로 및 그 방법에 관한 것으로, 상세하게는 사이클링 테스트시 전자적으로 플로팅시킬 수 있는 플래시 셀의 사이클링 테스트 회로 및 그 방법에 관한 것이다.
종래에는 스택형 플래시 메모리 셀의 사이클링 테스트시, 프로그램펄스 혹은 소거펄스를 순차적으로 인가하여 100만회의 데이터를 얻었다. 이때 프로그램과 소거를 순차적으로 실시하기 위하여 도 1에 도시한 바와 같이 스위칭 메트릭스(Switching matrix)라고 불리우는 메카니컬 메트릭스(Mechanical matrix)를 이용하는데, 이 메카니컬 메트릭스는 기계적인 접점의 온/오프에 의하여 펄스를 발생시키거나 플로팅시킨다.
이하에서는 도 2a 및 도 2b를 참조하여 사이클링 테스트 동작을 설명하겠다.
사이클링 테스트는 채널소거와 소스소거로 나뉘는데, 먼저 도 2a를 참조하여 채널소거 사이클링 테스트를 설명하도록 한다.
채널소거 사이클링 테스트는 프로그램과 채널소거를 반복하여 테스트를 하는 것으로 스위칭 메트릭스를 이용하여 플래시 셀의 소스(S), 드레인(D), 서브(Sub), 게이트(G)에 각각 도 2a와 같은 펄스를 인가하여 테스트를 행한다.
프로그램 시에는, 게이트(G)에 포지티브 고전압을 인가하고, 드레인에는 하이신호, 소스와 서브에는 그라운드 레벨을 인가한다. 그에 따라서 플래시 셀은 프로그램된다. 또한, 채널소거시에는, 게이트(G)에 네가티브 고전압을 인가하고, 서브(Sub)에는 포지티브 고전압을 인가한다. 그리고 드레인(D)과 소스(S)는 플로팅시키면 채널소거가 이루어진다. 스위칭 메트릭스는 도 2a에 도시된 펄스를 반복적으로 인가하여 프로그램과 채널소거를 반복함으로써 전술한 채널소거 사이클링 테스트를 수행한다.
도 2b를 참조하여 소스소거를 설명하면 다음과 같다.
소스소거 사이클링 테스트의 프로그램은 채널소거 사이클링 테스트의 프로그램 과정과 동일한 반면, 소거시에는 드레인을 플로팅시키고 소스는 하이신호, 서브에는 그라운드 레벨을 인가한다. 스위칭 메트릭스는 도 2b에 도시된 펄스를 반복적으로 인가하여 프로그램과 소스소거를 반복함으로써 전술한 소스소거 사이클링 테스트를 수행한다.
그런데, 100만회의 펄스발생 및 플로팅 동작은 메카니컬 메트릭스가 기계적인 동작을 하기 때문에 한계가 있을 뿐만 아니라, 100만회의 사이클링 테스트가 가능하다 하더라도 장시간이 소요되는 문제점이 있다.
따라서 본 발명은, 사이클링 테스트시 입력신호에 따라 소스와 드레인을 자동으로 플로팅시킬 수 있는 플래시 메모리 셀의 사이클링 테스트 회로 및 그 방법을 제공하는데 목적이 있다.
상기 목적을 달성하기 위하여 본 발명에 따른 플래시 메모리 셀의 사이클링 테스트 회로 및 그 방법은, 플래시 셀의 소스의 접속을 제어하는 제1NMOS트랜지스터, 플래시 셀의 드레인의 접속을 제어하는 제2NMOS트랜지스터, 플래시 셀의 서브와 입력단이 접속되며 출력단이 제1NMOS트랜지스터 제2NMOS트랜지스터의 게이트와 접속되는 인버터를 포함하며, 플래시 셀의 게이트와 서브, 소스 및 드레인에 인가되는 신호에 따라서 상기 플래시 셀의 프로그램과 채널소거를 반복하는 것을 특징으로 하는 방법인데, 프로그램시에는 플래시 셀의 게이트에 포지티브 고전압을 인가하고, 서브 및 소스에는 그라운드 전압을, 드레인에는 하이신호를 인가하는 것이며, 소거시에는 플래시 셀의 게이트에 네가티브 고전압을 인가하고, 서브에는 포지티브 고전압을 인가하는 것을 특징으로 하는 회로 및 방법이다.
그리고, 게이트가 플래시 셀의 게이트와 접속되어 플래시 셀의 드레인의 접속을 제어하는 NMOS트랜지스터를 포함하며, 플래시 셀의 게이트, 서브, 소스 및 드레인에 인가되는 신호에 따라서 플래시 셀의 프로그램과 소스소거를 반복하는 것을 특징으로 하는 방법인데, 프로그램시에는 플래시 셀의 게이트에 포지티브 고전압을 인가하고, 플래시 셀의 소스와 서브에는 그라운드 전압을, 드레인에는 하이신호를 인가하며, 소거시에는 플래시 셀의 게이트에 네가티브 고전압을 인가하고 서브에는 그라운드 전압을, 소스에는 하이신호를 인가하는 것을 특징으로 하는 회로 및 방법이다.
도 1은 종래의 플래시 셀의 사이클링 테스트 방법을 설명하기 위한 도면.
도 2a는 도 1의 채널소거를 설명하기 위한 파형도.
도 2b는 도 1의 소스소거를 설명하기 위한 파형도.
도 3a는 본 발명에 따른 채널소거 사이클링 테스트 회로도.
도 3b는 도 3a를 설명하기 위한 파형도.
도 4a는 본 발명에 따른 소스소거 사이클링 테스트 회로도.
도 4b는 도 4a의 파형
* 도면의 주요 부분에 대한 부호의 설명 *
10:인버터 Gate:게이트
Drain:드레인 Source:소스
N1 내지 N3:NMOS트랜지스터
이하에서는 첨부된 도면을 참조하여 본 발명을 상세하게 설명하겠다.
도 3a를 참조하여 본 발명에 따른 채널소거 사이클링 테스트를 하기 위한 회로를 설명하도록 한다.
플래시 셀의 소스와 드레인에는 각각 NMOS트랜지스터(N1)와 NMOS트랜지스터(N2)를 접속되며, NMOS트랜지스터(N1)와 NMOS트랜지스터(N2)의 게이트는 NMOS트랜지스터(N3) 및 NMOS트랜지스터(N4)의 접속점으로 접속된다. 이때 NMOS트랜지스터(N3)와 NMOS트랜지스터(N4)는 인버터 접속된다.
그리고 NMOS트랜지스터(N3)와 NMOS트랜지스터(N4)의 게이트는 서로 접속되어 서브(Substrate, Sub)입력을 받는다. 이때 NMOS트랜지스터(N1)가 소스가 되고 NMOS트랜지스터(N2)는 드레인 입력을 받는다.
도 3b를 참조하여 전술한 채널소거 테스트 회로의 동작을 살펴보면 다음과 같다.
초기상태, 프로그램 및 소거시의 각 신호입력은 다음과 같다.
초기상태에서는 모든 입력이 로우상태가 된다.
프로그램시에는, 플래시 셀의 게이트에 포지티브 고전압이 인가되고 서브에는 로우신호가 인가된다. 서브로 인가되는 로우신호는 인버터 접속된 PMOS트랜지스터(P1)와 NMOS트랜지스터(N3)의 게이트로 인가된다. 로우신호가 PMOS트랜지스터(P1)와 NMOS트랜지스터(N3)의 게이트로 인가되면 PMOS트랜지스터(P1)는 턴-온되는 반면 NMOS트랜지스터(N3)는 턴-오프된다.
PMOS트랜지스터(P1)가 턴-온되면 하이레벨의 전압 Vpp가 NMOS트랜지스터(N1) 및 NMOS트랜지스터(N2)의 게이트에 인가되어 NMOS트랜지스터(N1) 및 NMOS트랜지스터(N2)를 턴-온시킨다. 이때 드레인에 하이신호가 인가되고 소스에 그라운드 레벨, 즉 로우신호가 인가됨으로써 플래시 셀은 프로그램된다.
플래시 셀의 프로그램 후에는 채널소거가 이루어지는데, 플래시 셀의 게이트에는 네가티브 고전압이 인가되며 서브에는 포지티브 고전압이 인가된다. 서브에 포지티브 고전압이 인가되면 인버터의 PMOS트랜지스터(P1)는 턴-오프되는 반면 NMOS트랜지스터(N3)는 턴-온된다.
PMOS트랜지스터(P1)가 턴-오프되고 NMOS트랜지스터(N3)가 턴-온되면 그라운드 레벨(GND)이 NMOS트랜지스터(N1) 및 NMOS트랜지스터(N2)는 턴-오프되어 플래시 셀의 드레인과 소스를 플로팅 시키게 된다. 따라서 드레인에 하이레벨이 인가되고 소스에 그라운드 레벨이 인가되더라도 플래시 셀은 영향을 받지 않는다. 이때 플래시 셀의 게이트와 서브 사이는 전술한 고전압의 2배 크기의 전압차가 발생하여 플로팅 게이트의 전하가 방전된다.
즉, 별도의 플로팅 동작없이 플래시 셀의 게이트와 서브에 인가되는 펄스를 제어함으로써 채널소거 사이클링 테스트를 실행할 수 있다.
도 4a는 본 발명에 따른 소스소거 사이클링 테스트를 위한 회로도이다.
플래시 셀의 드레인에는 NMOS트랜지스터(N4)가 접속되고, NMOS트랜지스터(N4)의 게이트는 플래시 셀의 게이트와 접속된다.
도 4b를 참조하여 전술한 소스소거 사이클링 테스트 회로의 동작을 살펴보면 다음과 같다.
초기상태, 프로그램 및 소거시의 각 신호입력은 다음과 같다.
초기상태에서는 모든 입력이 로우상태가 된다.
프로그램시에는, 플래시 셀의 게이트에 포지티브 고전압이 인가되고 서브에는 로우신호가 인가된다. 플래시 셀의 게이트에 인가되는 포지티브 고전압은 NMOS트랜지스터(N4)의 게이트에도 인가되어 NMOS트랜지스터(N4)를 턴-온시킨다.
이때 드레인에 하이신호가 인가되고, 소스와 서브에는 그라운드 레벨, 즉 로우신호가 인가되면, 플래시 셀은 프로그램된다.
플래시 셀의 프로그램 후에는 소스소거가 이루어지는데, 플래시 셀의 게이트에는 네가티브 고전압, 서브에는 그라운드 레벨 그리고 드레인에는 하이신호가 인가된다. 플래시 셀의 게이트에 인가되는 네가티브 고전압에 의하여 NMOS트랜지스터(N4)는 턴-오프되어 플래시 셀의 드레인을 플로팅시키게 되고, 그에 따라서 드레인에 인가되는 하이신호는 플래시 셀에 영향을 미치지 않게 된다.
이때 플래시 셀의 소스에는 하이신호를 인가하는데, 플래시 셀의 소스에 하이신호를 인가하면, 플래시 셀의 플로팅 게이트에 축적되어 있던 전하가 방전되어 소스소거가 일어난다.
즉, 별도의 플로팅 동작없이 플래시 셀의 게이트와 소스에 인가되는 펄스를 제어함으로써 소스소거 사이클링 테스트를 실행할 수 있다.
본 발명에 따른 플래시 셀의 사이클링 테스트 회로 그 방법에 의하면, 완전한 플로팅을 구사할 수 있을 뿐만 아니라 스위칭 메트릭스를 사용하지 않고 반도체 소자를 이용하여 펄스 발생 및 플로팅 동작을 행함으로써 사이클링 테스트의 시간을 대폭 단축시킬 수 있다.
Claims (10)
- 플래시 셀의 소스의 접속을 제어하는 제1NMOS트랜지스터,상기 플래시 셀의 드레인의 접속을 제어하는 제2NMOS트랜지스터,상기 플래시 셀의 서브와 입력단이 접속되며 출력단이 상기 제1NMOS트랜지스터 제2NMOS트랜지스터의 게이트와 접속되는 인버터를 포함하여 이루어지는 것을 특징으로 하는 플래시 셀의 사이클링 테스트 회로.
- 플래시 셀의 소스의 접속을 제어하는 제1NMOS트랜지스터,상기 플래시 셀의 드레인의 접속을 제어하는 제2NMOS트랜지스터,상기 플래시 셀의 서브와 입력단이 접속되며 출력단이 상기 제1NMOS트랜지스터 제2NMOS트랜지스터의 게이트와 접속되는 인버터를 포함하며,상기 플래시 셀의 게이트와 서브, 소스 및 드레인에 인가되는 신호에 따라서 상기 플래시 셀의 프로그램과 채널소거를 반복하는 것을 특징으로 하는 플래시 셀의 사이클링 테스트 방법.
- 제 2항에 있어서,상기 프로그램시에는, 상기 플래시 셀의 게이트에 포지티브 고전압을 인가하며, 상기 서브 및 소스에는 그라운드 전압을, 상기 드레인에는 하이신호를 인가하는 것을 특징으로 하는 플래시 셀의 사이클링 테스트 방법.
- 제 2항에 있어서,상기 소거시에는, 상기 플래시 셀의 게이트에 네가티브 고전압을 인가하며, 상기 서브에는 포지티브 고전압을 인가하는 것을 특징으로 하는 플래시 셀의 사이클링 테스트 방법.
- 제 2항 내지 제 4항에 있어서,상기 서브에 포지티브 고전압이 인가되면 상기 제1NMOS트랜지스터 및 제2NMOS트랜지스터가 턴-오프되어 상기 플래시 셀의 소스와 드레인이 플로팅되는 것을 특징으로 하는 플래시 셀의 사이클링 테스트 방법.
- 게이트가 상기 플래시 셀의 게이트와 접속되어 상기 플래시 셀의 드레인의 접속을 제어하는 NMOS트랜지스터를 포함하여 이루어지는 것을 특징으로 하는 플래시 셀의 사이클링 테스트 회로.
- 게이트가 상기 플래시 셀의 게이트와 접속되어 상기 플래시 셀의 드레인의 접속을 제어하는 NMOS트랜지스터를 포함하며,상기 플래시 셀의 게이트, 서브, 소스 및 드레인에 인가되는 신호에 따라서 상기 플래시 셀의 프로그램과 소스소거를 반복하는 것을 특징으로 하는 플래시 셀의 사이클링 테스트 방법.
- 제 7항에 있어서,상기 프로그램시에는, 상기 플래시 셀의 게이트에 포지티브 고전압을 인가하며, 상기 플래시 셀의 소스와 서브에는 그라운드 전압을, 상기 드레인에는 하이신호를 인가하는 것을 특징으로 하는 플래시 셀의 사이클링 테스트 방법.
- 제 7항에 있어서,상기 소거시에는 상기 플래시 셀의 게이트에 네가티브 고전압을 인가하며, 상기 서브에는 그라운드 전압을, 상기 소스에는 하이신호를 인가하는 것을 특징으로 하는 플래시 셀의 사이클링 테스트 방법.
- 제 7항 내지 제 9항에 있어서,상기 게이트에 네가티브 고전압이 인가되면 상기 NMOS트랜지스터가 턴-오프되어 상기 플래시 셀의 드레인이 플로팅되는 것을 특징으로 하는 플래시 셀의 사이클링 테스트 방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019990063955A KR100624284B1 (ko) | 1999-12-28 | 1999-12-28 | 플래시 셀의 사이클링 테스트 회로 및 그 방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019990063955A KR100624284B1 (ko) | 1999-12-28 | 1999-12-28 | 플래시 셀의 사이클링 테스트 회로 및 그 방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20010061459A true KR20010061459A (ko) | 2001-07-07 |
| KR100624284B1 KR100624284B1 (ko) | 2006-09-13 |
Family
ID=19631274
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019990063955A KR100624284B1 (ko) | 1999-12-28 | 1999-12-28 | 플래시 셀의 사이클링 테스트 회로 및 그 방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100624284B1 (ko) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100965081B1 (ko) * | 2004-05-18 | 2010-06-23 | 주식회사 하이닉스반도체 | 낸드 플래시 메모리 소자 |
-
1999
- 1999-12-28 KR KR1019990063955A patent/KR100624284B1/ko not_active IP Right Cessation
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100965081B1 (ko) * | 2004-05-18 | 2010-06-23 | 주식회사 하이닉스반도체 | 낸드 플래시 메모리 소자 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR100624284B1 (ko) | 2006-09-13 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR100385226B1 (ko) | 프로그램 디스터브를 방지할 수 있는 플래시 메모리 장치및 그것을 프로그램하는 방법 | |
| KR930703518A (ko) | 소거특성을 개량한 플래쉬메모리 및 그것에 대한 회로 | |
| US6791878B2 (en) | Word line decoder in nand type flash memory device | |
| JP2007128644A (ja) | プログラム及び消去検証機能を有する非揮発性半導体メモリ装置 | |
| KR950015395A (ko) | 불휘발성 반도체 메모리장치 | |
| KR102114574B1 (ko) | 레벨 시프터 및 반도체 장치 | |
| KR100481841B1 (ko) | 음의고전압을방전시키기위한회로를구비한플래시메모리장치 | |
| US6266276B1 (en) | Non-volatile semiconductor memory device and internal operation method for said non-volatile semiconductor memory device | |
| KR20030009101A (ko) | 플래시 메모리용 고속 디코더 | |
| US5963479A (en) | Method of erasing a flash memory cell and device for erasing the same | |
| KR100296329B1 (ko) | 플래쉬 메모리 장치의 소거 방법 및 리커버리용기판 전압공급 회로 | |
| EP0377840A2 (en) | Nonvolatile semiconductor memory device having reference potential generating circuit | |
| US7224616B2 (en) | Circuit and method for generating wordline voltage in nonvolatile semiconductor memory device | |
| US20040145948A1 (en) | Power-on reset circuit for erasing of split gate flash memory reference cells | |
| KR20020096876A (ko) | 반도체 기억장치 | |
| KR100624284B1 (ko) | 플래시 셀의 사이클링 테스트 회로 및 그 방법 | |
| US4308596A (en) | Memory driving method | |
| KR100323869B1 (ko) | 플래쉬메모리셀의소거방법및회로 | |
| KR19980018548A (ko) | 비휘발성 메모리 | |
| KR930020470A (ko) | 불휘발성 반도체기억장치 | |
| US6229735B1 (en) | Burst read mode word line boosting | |
| KR970060238A (ko) | 플래쉬 메모리 장치 | |
| KR100308120B1 (ko) | 스테이틱번-인테스트회로를구비한반도체메모리장치 | |
| KR100470182B1 (ko) | 플래쉬메모리셀의드레인바이어스회로 | |
| JP3323539B2 (ja) | 半導体装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20100825 Year of fee payment: 5 |
|
| LAPS | Lapse due to unpaid annual fee |