KR100965081B1 - 낸드 플래시 메모리 소자 - Google Patents

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Abstract

본 발명은 낸드 플래시 메모리 소자에 관한 것으로, 본 발명에서는 사이클링 테스트시 프로그램/소거신호(PGM/ERA)를 이용하여 프로그램 동작과 소거 동작시 각각 필요한 바이어스를 스위칭할 수 있는 다수의 트랜지스터를 배치한다. 따라서, 본 발명은 동작시마다 프로그램/소거신호를 이용하여 트랜지스터의 동작을 제어하여 동작 바이어스를 스위칭함으로써 사이클링 테스트 시간을 감소시킬 수 있다.
낸드 플래시 메모리 소자, 사이클링 테스트

Description

낸드 플래시 메모리 소자{A NAND FLASH MEMORY DEVICE}
도 1은 본 발명의 바람직한 실시예에 따른 낸드 플래시 메모리 소자의 구성도이다.
도 2는 도 1에 도시된 프로그램/소거신호의 파형도이다.
도 3은 종래기술에 따른 낸드 플래시 메모리 소자의 구성도이다.
본 발명은 사이클링 테스트를 위한 낸드 플래시 메모리 소자에 관한 것으로, 특히 낸드 플래시 메모리 소자의 사이클링 테스트(cycling test)시 테스트 시간을 감소시킬 수 있는 낸드 플래시 메모리 소자에 관한 것이다.
일반적으로, 낸드 플래시 메모리 소자(NAND flash memory device)에서는 소자의 특성을 검사하기 위하여 프로그램 동작과 소거 동작을 반복적으로 수행하는 사이클링 테스트(cycling test)가 실시된다. 사이클링 테스트시 바이어스 조건은 하기 표1과 같다.
DSL SSL BIT(BLO~BLn) GATE(WL0~WL15) CSL Bulk
프로그램 VCC VCC GND 18V GND GND
소거 Floating Floating Floating GND Floating 18V
도 3은 일반적인 사이클링 테스트를 위한 낸드 플래시 메모리 소자를 도시한 도면이다. 도 3을 참조하여 사이클링 테스트에 대해 설명하기로 한다. 한편, 도 3에서 PBLO 내지 PBLn, PDSL, PWLO 내지 PWL15, PSSL, PSOU, Pbulk는 모두 패드이다.
우선, 사이클링 테스트에 공급되는 바이어스어는 상기 표1에 나타난 바와 같이, 프로그램 동작시, DSL(Drain Select Line), SSL(Source Select Line)로는 전원전압(VCC), 비트라인(BL0 내지 BLn)으로는 접지전압(GND), 워드라인(WL0 내지 WL15)로는 18V, CSL(Common Source Line) 및 벌크(bulk)로는 접지전압(GND)이 공급된다. 그리고, 소거 동작시, DSL, SSL, 비트라인(BL0 내지 BLn) 및 CSL이 플로팅(Floating) 상태가 되어야 하고, 워드라인(WL0 내지 WL15)으로는 접지전압(GND), 벌크로는 18V가 공급된다.
이처럼 프로그램 동작과 소거 동작은 서로 다른 바이어스 전압에 의해 수행된다. 특히, 소거 동작시에는 워드라인(WL0 내지 WL15) 및 벌크를 제외한 다른 요소는 플로팅 상태로 유지되어야만 한다. 이를 위해 프로그램 동작 후 소거 동작을 수행할 경우 프로그램 동작을 수행하기 위하여 각 패드로 바이어스를 공급하는 바이어스 공급수단을 상기 패드와 차단시켜 이 들 사이를 플로팅 상태로 유지하여야 한다. 이러한 동작은 테스트 동안 반복적으로 이루어져 테스트 시간을 증가시키는 요인이 된다. 또한, 프로그램 동작과 소거 동작시 워드라인(WL0 내지 WL15)과 벌크에 가해지는 바이어스가 서로 다르기 때문에 이 들을 스위칭하는데에도 많은 시간이 소비된다.
따라서, 본 발명은 상기한 문제점을 해결하기 위하여 안출된 것으로서, 낸드 플래시 메모리 소자의 사이클링 테스트시 테스트 시간을 감소시킬 수 있는 낸드 플래시 메모리 소자를 제공하는데 그 목적이 있다.
상기한 목적을 구현하기 위한 본 발명의 일측면에 따르면, 다수의 메모리 셀이 직렬로 접속되어 이루어진 스트링과, 상기 스트링을 선택하기 위한 제1 및 제2 선택 트랜지스터와, 상기 메모리 셀을 선택하기 위한 워드라인과, 상기 제1 선택 트랜지스터와 접속되어 상기 메모리 셀로 데이터를 입출력하는 비트라인을 포함하는 낸드 플래시 메모리 소자는 제1 패드와 상기 워드라인 사이에 접속되고, 프로그램 동작 또는 소거동작을 결정하는 프로그램/소거신호에 따라 상기 제1 패드로 공급되는 제1 바이어스를 상기 워드라인으로 전송하는 제1 트랜지스터와, 상기 제1 패드와 상기 메모리 셀의 벌크 사이에 접속되고, 상기 프로그램/소거신호에 따라 상기 제1 패드로 공급되는 제1 바이어스를 상기 벌크로 전송하는 제2 트랜지스터와, 제2 패드와 상기 워드라인 사이에 접속되고, 상기 벌크와 상기 제2 트랜지스터 사이의 제1 노드의 전위에 따라 상기 제2 패드로부터 공급되는 접지전압을 상기 워드라인으로 공급하는 제3 트랜지스터와, 제3 패드와 상기 벌크 사이에 접속되고, 상기 워드라인과 상기 제1 트랜지스터 사이의 제2 노드의 전위에 따라 상기 제3 패드로부터 공급되는 접지전압을 상기 벌크로 공급하는 제4 트랜지스터를 더 포함하한다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록하며 통상의 지식을 가진자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.
도 1은 본 발명의 바람직한 실시예에 따른 낸드 플래시 메모리 소자를 설명하기 위하여 도시된 도면이다. 여기서, 도 1에 도시된 참조부호들 중 도 3에 도시된 참조부호와 동일한 참조부호는 서로 동일한 기능을 하는 동일한 요소이다.
도 1을 참조하면, 본 발명의 바람직한 실시예에 따른 낸드 플래시 메모리 소자는 각각 비트라인 패드(PBLO 내지 PBLn)와 비트라인(BLO 내지 BLn) 사이에 접속된 NMOS 트랜지스터(TD1 내지 TDn)를 포함한다. 소거 동작시(도 2의 소거구간) NMOS 트랜지스터(TD1 내지 TDn)는 프로그램/소거신호(PGA/ERA)에 턴-오프(turn-OFF)되어 비트라인(BLO 내지 BLn)을 플로팅시킨다. 한편, 프로그램 동작시(도 2의 프로그램구간)에는 프로그램/소거신호(PGM/ERA)에 의해 NMOS 트랜지스터(TD1 내지 TDn)가 턴-온(turn-ON)되어 비트라인(BL0 내지 BLn)으로는 접지전압(GND)이 인가된다. 그리고, CSL와 각 선택 트랜지스터(TSSL0 내지 TSSLn) 사이에 접속된 NMOS 트랜지스터(TS1 내지 TSn)를 포함한다. 소거 동작시 NMOS 트랜지스터(TS1 내지 TSn)는 프로그램/소거신호(PGA/ERA)에 의해 턴-오프되어 각 선택 트랜지스터(TSSL0 내지 TSSLn)의 소오스 단을 플로팅시킨다. 한편, 프로그램 동작시에는 NMOS 트랜지스터(TS0 내지 TSn)가 프로그램/소거신호(PGM/ERA)에 의해 턴-온되어 각 선택 트랜지스터(TSSL0 내지 TSSLn)의 소오스 단으로는 접지전압(GND)이 인가된다.
또한, 낸드 플래시 메모리 소자는 사이클링 테스트를 위한 프로그램 동작시 패드(PT2)로부터 공급되는 바이어스(18V)를 각 워드라인(WL0 내지 WL15)으로 전송하는 NMOS 트랜지스터(TBLK)를 더 포함한다. NMOS 트랜지스터(TBLK)는 패드(PT5)로부터 공급되는 전압에 따라 동작한다. 예컨대, 사이클링 테스트시, NMOS 트랜지스터(TBLK)는 패드(PT5)를 통해 공급되는 전원전압(VCC)에 의해 턴-온되고, 독출 동작시에는 패드(PT5)를 통해 공급되는 접지전압(GND)에 의해 턴-오프된다.
또한, 낸드 플래시 메모리 소자는 프로그램/소거신호(PGM/ERA)에 따라 패드(PT2)로 공급되는 바이어스(18V)를 벌크(Bulk) 또는 NMOS 트랜지스터(TBLK)로 전송하기 위한 NMOS 트랜지스터(T2, T4)를 더 포함한다. NMOS 트랜지스터(T2)는 패드(PT2)와 NMOS 트랜지스터(TBLK)의 드레인 사이에 접속되고, NMOS 트랜지스터(T4)는 패드(PT2)와 벌크(Bulk) 사이에 접속된다. 프로그램 동작시 NMOS 트랜지스터(T2)는 턴-온되어 바이어스(18V)를 NMOS 트랜지스터(TBLK)로 전송하고, 소거 동작시에는 NMOS 트랜지스터(TBLK)가 턴-오프된다. 프로그램 동작시 NMOS 트랜지스터(T4)는 인버터(INV)의 출력신호에 의해 턴-오프되고, 소거 동작시에는 NMOS 트랜지스터(T4)가 턴-온되어 벌크(Bulk)로 바이어스(18V)가 전송된다.
또한, 낸드 플래시 메모리 소자는 각 워드라인(WL0 내지 WL15)으로 접지전압(GND)을 전송하기 위한 NMOS 트랜지스터(T1)와, 벌크(Bulk)로 접지전압(GND)을 전송하기 위한 NMOS 트랜지스터(T3)를 더 포함한다. NMOS 트랜지스터(T1)는 패드(PT1)와 NMOS 트랜지스터(TBLK) 사이에 접속되며, 노드(NBulk)의 벌크(Bulk) 전압에 따라 동작되어 패드(PT1)로부터 공급되는 접지전압을 NMOS 트랜지스터(TBLK)의 드레인 단으로 전송한다. NMOS 트랜지스터(T3)는 패드(PBULK)와 벌크(Bulk) 사이에 접속되며, 노드(NWor)의 전위에 따라 동작되어 패드(PBULK)로부터 공급되는 접지전압을 벌크(Bulk)로 전송한다.
이하에서는, 상기에서 설명한 본 발명의 바람직한 실시예에 따른 낸드 플래시 메모리 소자를 이용한 사이클링 테스트 동작특성에 대해 설명하기로 한다.
우선, 프로그램 동작시에는 NMOS 트랜지스터(TBLK)가 턴-온되고, 이런 상태에서 프로그램/소거신호(PGM/ERA)에 의해 NMOS 트랜지스터(T2)가 턴-온되면 패드(PT2)로 공급되는 바이어스(18V)는 각 워드라인(WLO 내지 WL15)으로 공급된다. 그리고, 프로그램/소거신호(PGM/ERA)에 의해 NMOS 트랜지스터(TDSL0 내지 TDSLn)와 NMOS 트랜지스터(TSSL0 내지 TSSLn)는 턴-온된다. 이에 따라, 각 비트라인(BL0 내지 BLn)으로는 접지전압(GND)이 공급된다. 그리고, 노드(NWor)로는 NMOS 트랜지스터(T2)가 턴-온됨에 따라 바이어스(18V)가 전송된다. 따라서, NMOS 트랜지스터(T3)가 턴-온되어 패드(PBULK)로부터 공급되는 접지전압(GND)이 벌크(Bulk)로 전송된다.
소거 동작시에는 NMOS 트랜지스터(TBLK)가 턴-온되고, 이런 상태에서 프로그램/소거신호(PGM/ERA)에 의해 NMOS 트랜지스터(T2)가 턴-오프되고, NMOS 트랜지스터(T4)는 턴-온되면, 패드(PT2)로 공급되는 바이어스(18V)는 벌크(Bulk)로 공급된다. 그리고, 노드(NBulk)로 바이어스(18V)가 전송됨에 따라 NMOS 트랜지스터(T1)이 턴-온되어 패드(PT2)로 공급되는 접지전압(GND)은 각 워드라인(WLO 내지 WLn)으로는 공급된다. 그리고, 프로그램/소거신호(PGM/ERA)에 의해 NMOS 트랜지스터(TDSL0 내지 TDSLn)와 NMOS 트랜지스터(TSSL0 내지 TSSLn)는 턴-오프된다. 이에 따라, 각 비트라인(BL0 내지 BLn)과 각 선택 트랜지스터(TSSL0 내지 TSSLn)의 소오스 단은 플로팅 상태가 된다.
상기에서 설명한 본 발명의 기술적 사상은 바람직한 실시예에서 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명은 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술적 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
이상에서 설명한 바와 같이, 본 발명에 의하면, 사이클링 테스트시 프로그램/소거신호(PGM/ERA)를 이용하여 프로그램 동작과 소거 동작시 각각 필요한 바이어스를 스위칭할 수 있는 다수의 트랜지스터를 배치하고, 동작시마다 프로그램/소거신호(PGM/ERA)를 이용하여 트랜지스터의 동작을 제어하여 동작 바이어스를 스위칭함으로써 사이클링 테스트 시간을 감소시킬 수 있으며, 이를 통해 비용을 절감할 수 있다.

Claims (8)

  1. 다수의 메모리 셀이 직렬로 접속되어 이루어진 스트링;
    상기 스트링을 선택하기 위한 제1 및 제2 선택 트랜지스터;
    상기 메모리 셀을 선택하기 위한 워드라인;
    상기 제1 선택 트랜지스터와 접속되어 상기 메모리 셀로 데이터를 입출력하는 비트라인;
    제1 패드와 상기 워드라인 사이에 접속되고, 프로그램 동작 또는 소거동작을 결정하는 프로그램/소거신호에 따라 상기 제1 패드로 공급되는 제1 바이어스를 상기 워드라인으로 전송하는 제1 트랜지스터;
    상기 제1 패드와 상기 메모리 셀의 벌크 사이에 접속되고, 상기 프로그램/소거신호에 따라 상기 제1 패드로 공급되는 제1 바이어스를 상기 벌크로 전송하는 제2 트랜지스터;
    제2 패드와 상기 워드라인 사이에 접속되고, 상기 벌크와 상기 제2 트랜지스터 사이의 제1 노드의 전위에 따라 상기 제2 패드로부터 공급되는 접지전압을 상기 워드라인으로 공급하는 제3 트랜지스터; 및
    제3 패드와 상기 벌크 사이에 접속되고, 상기 워드라인과 상기 제1 트랜지스터 사이의 제2 노드의 전위에 따라 상기 제3 패드로부터 공급되는 접지전압을 상기 벌크로 공급하는 제4 트랜지스터를 포함하고,
    상기 제1 트랜지스터의 온-오프를 제어하여 사이클링 테스트를 실시하는 낸드 플래시 메모리 소자.
  2. 제 1 항에 있어서,
    상기 사이클링 테스트의 프로그램 동작시에는 상기 제1 트랜지스터가 턴-온되고, 상기 제2 트랜지스터가 턴-오프되어 상기 워드라인으로는 제1 바이어스가 공급되고, 상기 벌크로는 제2 바이어스가 공급되는 낸드 플래시 메모리 소자.
  3. 제 2 항에 있어서,
    상기 프로그램 동작시에는 상기 제4 트랜지스터가 턴-온되어 상기 제3 패드로부터 상기 벌크로 제2 바이어스가 공급되는 낸드 플래시 메모리 소자.
  4. 제 1 항에 있어서,
    상기 사이클링 테스트의 소거 동작시에는 상기 제2 트랜지스터가 턴-온되고, 상기 제1 트랜지스터가 턴-오프되어 상기 벌크로는 제1 바이어스가 공급되고, 상기 워드라인으로는 상기 제2 바이어스가 공급되는 낸드 플래시 메모리 소자.
  5. 제 4 항에 있어서,
    상기 소거 동작시에는 상기 제3 트랜지스터가 턴-온되어 상기 제2 패드로부터 상기 워드라인으로 상기 제1 바이어스가 공급되는 낸드 플래시 메모리 소자.
  6. 제 1 항에 있어서,
    제4 패드와 상기 비트라인 사이에 접속되고, 상기 프로그램/소거신호에 따라 상기 제4 패드로부터 공급되는 접지전압을 상기 비트라인으로 공급하는 제5 트랜지스터; 및
    소오스 라인과 상기 제2 선택 트랜지스터 사이에 접속되고, 상기 프로그램/소거신호에 따라 상기 소오스 라인으로부터 공급되는 접지전압을 상기 제2 선택 트랜지스터로 공급하는 제6 트랜지스터를 더 포함하는 낸드 플래시 메모리 소자.
  7. 제 6 항에 있어서,
    상기 사이클링 테스트의 프로그램 동작시에는 상기 제5 트랜지스터는 턴-온되어 상기 제4 패드로부터 상기 비트라인으로 접지전압을 공급하고, 소거 동작시에는 턴-오프되어 상기 비트라인을 플로팅시키는 낸드 플래시 메모리 소자.
  8. 제 6 항에 있어서,
    상기 사이클링 테스트의 소거 동작시에는 상기 제6 트랜지스터는 턴-온되어 상기 소오스 라인으로부터 상기 제2 선택 트랜지스터로 접지전압을 공급하고, 소거 동작시에는 턴-오프되어 상기 선택 트랜지스터를 플로팅시키는 낸드 플래시 메모리 소자.
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