KR20010058962A - 반도체소자의 금속배선 형성방법 - Google Patents

반도체소자의 금속배선 형성방법 Download PDF

Info

Publication number
KR20010058962A
KR20010058962A KR1019990066338A KR19990066338A KR20010058962A KR 20010058962 A KR20010058962 A KR 20010058962A KR 1019990066338 A KR1019990066338 A KR 1019990066338A KR 19990066338 A KR19990066338 A KR 19990066338A KR 20010058962 A KR20010058962 A KR 20010058962A
Authority
KR
South Korea
Prior art keywords
forming
insulating film
barrier
semiconductor substrate
peripheral circuit
Prior art date
Application number
KR1019990066338A
Other languages
English (en)
Inventor
김용해
Original Assignee
박종섭
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 박종섭, 주식회사 하이닉스반도체 filed Critical 박종섭
Priority to KR1019990066338A priority Critical patent/KR20010058962A/ko
Publication of KR20010058962A publication Critical patent/KR20010058962A/ko

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/03—Making the capacitor or connections thereto
    • H10B12/033—Making the capacitor or connections thereto the capacitor extending over the transistor
    • H10B12/0335—Making a connection between the transistor and the capacitor, e.g. plug
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/0271—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers
    • H01L21/0273—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers characterised by the treatment of photoresist layers
    • H01L21/0274—Photolithographic processes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76807—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics for dual damascene structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material

Landscapes

  • Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

본 발명은 반도체소자의 금속배선 형성방법에 관한 것으로, 반도체기판 상부에 워드라인 및 비트라인을 형성하고 SAC 베리어를 일정두께 형성한 다음, 상기 SAC 베리어를 주변회로부 콘택 영역을 식각하고 상기 전체표면상부를 평탄화시키는 제1층간절연막을 형성한 다음, 상기 제1층간절연막의 주변회로부 상측에 다마신 베리어를 형성하고 상기 다마신 베리어의 주변회로부 콘택영역을 식각하되, 상기 SAC 베리어보다 크게 형성한 다음, 상기 전체표면상부에 평탄화된 제2층간절연막을 형성하고 상기 반도체기판의 셀부에 캐패시터를 형성한 다음, 전체표면상부에 제3층간절연막을 형성하고 상기 주변회로부의 상부로부터 반도체기판이 노출될때까지 금속 콘택마스크를 이용한 사진식각공정으로 식각하여 금속배선 콘택홀을 형성한 다음, 이를 매립하는 금속배선 콘택플러그를 형성하는 공정으로 비트라인 높이에서 금속콘택 정렬마진을 조절할 수 있으며 반도체기판의 손상을 최소화시키고 콘택저항을 감소시킬 수 있어 반도체소자의 금속 콘택공정을 용이하게 실시할 수 있도록 함으로써 반도체소자의 수율 및 생산성을 향상시키고 그에 따른 반도체소자의 고집적화를 가능하게 하는 기술이다.

Description

반도체소자의 금속배선 형성방법{A method for forming a metal line of a semiconductor device}
본 발명은 반도체소자의 금속배선 형성방법에 관한 것으로, 특히 반도체소자의 제조공정중 금속배선을 반도체기판에 접속시켜야 하는 제1금속배선 콘택홀 형성공정시 콘택공정을 용이하게 실시할 수 있도록 하는 기술에 관한 것이다.
일반적인 반소체 메모리 소자인 디램은, 하나의 캐패시터와 하나의 트랜지스터로 형성되는 셀부와 이들을 구동시키는 주변회로부로 구성된다.
그리고, 상기 주변회로부를 구성하는 구조물은 셀부에 형성되는 구조물 형성공정시 형성되되, 셀부와 다르게 디자인된 룰에 의하여 형성된다.
일반적으로 셀부는 반도체기판의 활성영역을 정의하는 소자분리막, 워드라인, 비트라인, 캐패시터 및 금속배선들이 구비되고, 주변회로부에는 이들을 구동시킬 수 있도록 구성된 구조물을 형성하고 있으며, 이들을 상기 금속배선들과 연결하여 셀부를 구동시킬 수 있도록 함으로써 디램을 형성한다.
도시되지않았으나, 종래기술을 상세히 설명하면 다음과 같다.
먼저, 반도체소자의 활성영역을 정의하는 소자분리막을 형성한다.
그리고, 반도체기판 상부에 게이트산화막, 게이트전극용 도전체, 마스크 절연막을 적층하고 이를 패터닝하여 게이트전극을 형성한다. 이때, 상기 마스크 절연막은 실리콘질화막으로 형성한다.
그리고, 상기 게이트전극 측벽에 절연막 스페이서를 형성하여 게이트전극의 절연특성을 향상시킨다. 이때, 상기 절연막 스페이서는 실리콘 질화막으로 형성한다.
그 다음, 전체표면상부를 평탄화시키는 하부절연층을 형성한다.
여기서, 상기 하부절연층은 게이트전극이 형성된 반도체기판 상부에 유동성이 우수한 절연물질로 평탄화시키고 반도체기판의 예정된 부분에 접속되는 비트라인과 캐패시터를 형성한 다음, 그 상부를 평탄화시켜 형성한 것이다.
그 다음, 상기 반도체기판을 노출시키는 금속배선 콘택공정을 실시한다.
이때, 콘택홀의 깊이가 25000 Å 이상이라 할때 과도식각 타겟을 5000 Å 이상으로 하여 콘택식각공정을 실시함으로써 반도체기판을 손상시키고 그에 따른 반도체소자의 누설전류를 증가시키는 현상이 유발된다.
특히, 금속배선 콘택공정은 반도체소자의 주변회로부에서 워드라인, 비트라인, 캐패시터 및 반도체기판에 콘택을 형성하는 공정으로서, 워드라인이나 비트라인 상부에 존재하는 실리콘질화막의 식각공정시 과도식각공정으로 인하여 반도체기판의 손실이 더욱 커지는 문제점이 있다.
또한, 고집적화된 반도체소자의 금속배선 콘택 정렬 마진이 작아 오정렬로 인한 소자의 수율 및 생산성 저하를 유발할 수 있는 문제점이 있다.
본 발명은 상기한 종래기술의 문제점을 해결하기 위하여, 트리플 다마신 ( triple damascene ) 방법을 이용하여 비트라인 높이에서 금속콘택 정렬마진을 조절할 수 있으며 반도체기판의 손상을 최소화시키고 콘택저항을 감소시킬 수 있어 반도체소자의 금속 콘택공정을 용이하게 실시할 수 있도록 함으로써 반도체소자의 수율 및 생산성을 향상시키고 그에 따른 반도체소자의 고집적화를 가능하게 하는 반도체소자의 금속배선 형성방법을 제공하는데 그 목적이 있다.
도 1a 내지 도 1c 는 본 발명의 제1실시예에 따른 반도체소자의 금속배선 형성방법을 도시한 단면도.
도 2a 내지 도 2c 는 본 발명의 제2실시예에 따른 반도체소자의 금속배선 형성방법을 도시한 단면도.
< 도면의 주요부분에 대한 부호의 설명 >
1 : 소자분리막 2 : 워드라인
3 : 비트라인 및 하부전극 콘택플러그
4 : 비트라인 5 : SAC 베리어
7 : 제1층간절연막 8 : 다마신 베리어
10 : 제2층간절연막 11 : 하부전극
12 : 유전체막 13 : 상부전극
14 : 제3층간절연막 15 : 금속배선 콘택플러그
100 : 반도체기판
이상의 목적을 달성하기 위해 본 발명에 따른 반도체소자의 금속배선 형성방법은,
반도체기판 상부에 워드라인 및 비트라인을 형성하고 SAC 베리어를 일정두께 형성하는 공정과,
상기 SAC 베리어를 주변회로부 콘택 영역을 식각하는 공정과,
상기 전체표면상부를 평탄화시키는 제1층간절연막을 형성하는 공정과,
상기 제1층간절연막의 주변회로부 상측에 다마신 베리어를 형성하는 공정과,
상기 다마신 베리어의 주변회로부 콘택영역을 식각하되, 상기 SAC 베리어보다 크게 형성하는 공정과,
상기 전체표면상부에 평탄화된 제2층간절연막을 형성하는 공정과,
상기 반도체기판의 셀부에 캐패시터를 형성하고 전체표면상부에 제3층간절연막을 형성하는 공정과,
상기 주변회로부의 상부로부터 반도체기판이 노출될때까지 금속 콘택마스크를 이용한 사진식각공정으로 식각하여 금속배선 콘택홀을 형성하고 이를 매립하는 금속배선 콘택플러그를 형성하는 공정을 포함하는 것을 제1특징으로한다.
또한, 이상의 목적을 달성하기 위해 본 발명에 따른 반도체소자의 금속배선 형성방법은,
반도체기판 상부에 워드라인 및 비트라인을 형성하고 SAC 베리어를 일정두께형성하는 공정과,
상기 SAC 베리어를 주변회로부 콘택 영역을 식각하는 공정과,
상기 전체표면상부를 평탄화시키는 제1층간절연막을 형성하는 공정과,
상기 제1층간절연막의 주변회로부 상측에 다마신 베리어를 형성하는 공정과,
상기 다마신 베리어의 주변회로부 콘택영역을 식각하되, 상기 SAC 베리어보다 크게 형성하는 공정과,
상기 전체표면상부에 평탄화된 제2층간절연막을 형성하는 공정과,
상기 주변회로부의 상부로부터 반도체기판이 노출될때까지 금속 콘택마스크를 이용한 사진식각공정으로 식각하여 금속배선 콘택홀을 형성하고 이를 매립하는 금속배선 콘택플러그를 형성하는 공정과,
전체표면상부에 제3층간절연막을 형성하는 공정과,
상기 반도체기판의 셀부에 캐패시터를 형성하는 공정을 포함하는 것을 제2특징으로 한다.
이하, 첨부된 도면을 참고로 하여 본 발명을 상세히 설명하기로 한다.
도 1a 내지 도 1c 는 본 발명의 제1실시예에 따른 반도체소자의 금속배선 형성방법을 도시한 단면도이다.
먼저, 반도체기판(100)에 활성영역을 정의하는 소자분리막(1)을 형성하고 상기 활성영역을 포함한 전체표면상부에 워드라인용 도전체와 마스크절연막을 각각 일정두께 형성한다.
이때, 상기 워드라인용 도전체는 다결정실리콘막으로 형성하고 상기 마스크절연막은 실리콘질화막으로 형성한다.
그 다음, 상기 마스크절연막과 워드라인용 도전체를 워드라인 마스크를 이용한 식각공정으로 식각하고 그 측벽에 절연막 스페이서를 형성하여 워드라인(2)을 형성한다.
그리고, 후속공정으로 그 상부에 제1층간절연막(7)을 형성한다.
이때, 상기 제1층간절연막(7)은 상기 워드라인(2)을 형성하고 상기 워드라인(2) 사이의 반도체기판에 접속되는 비트라인 또는 캐패시터 콘택플러그(3)를 형성한 다음, 상기 비트라인 콘택플러그(3)에 접속되는 비트라인(4)를 형성하고 전체표면상부에 일정두께의 SAC 베리어(5)를 형성한 다음, 상기 주변회로부의 금속배선 콘택영역에 위치한 상기 SAC 베리어(5)를 식각하고 그 상부를 평탄화시켜 형성한 절연막이다.
그 다음, 제1층간절연막(7)의 주변회로부에 다마신 베리어(8)를 형성한다. 이때, 상기 다마신 베리어(8)은 상기 주변회로부의 SAC 베리어에 형성된 금속 콘택영역 보다 크게 금속 콘택영역을 노출시키도록 패터닝된 것이다.
그리고, 전체표면상부를 평탄화시키는 제2층간절연막(10)을 형성한다. (도 1a)
그 다음, 상기 캐패시터 콘택플러그(3)에 접속되는 캐패시터를 형성한다.
이때, 상기 캐패시터는 하부전극(11), 유전체막(12) 및 상부전극(13)의 적층구조로 형성한다.
그 다음, 전체표면상부를 평탄화시키는 제3층간절연막(14)을 형성한다. (도1b)
그리고, 상기 금속배선 콘택마스크를 이용한 사진식각공정으로 상기 제3,2,1층간절연막(14,10,7) 및 비트라인/캐패시터 콘택플러그(3)간을 절연시키는 절연막(도시안됨)을 식각하여 반도체기판을 노출시키는 금속배선 콘택홀을 형성하고 이를 매립하는 금속콘택 플러그(15)를 형성한다.
이때, 상기 식각공정시 상기 SAC 베리어(5)와 다마신 베리어(8)가 식각장벽으로 사용되며 금속 콘택의 오정렬을 방지하는 역할을 한다. (도 1c)
도 2a 내지 도 2c 는 본 발명의 제2실시예에 따른 반도체소자의 금속배선 형성방법을 도시한 단면도이다.
먼저, 반도체기판(100)에 활성영역을 정의하는 소자분리막(1)을 형성하고 상기 활성영역을 포함한 전체표면상부에 워드라인용 도전체와 마스크절연막을 각각 일정두께 형성한다.
이때, 상기 워드라인용 도전체는 다결정실리콘막으로 형성하고 상기 마스크절연막은 실리콘질화막으로 형성한다.
그 다음, 상기 마스크절연막과 워드라인용 도전체를 워드라인 마스크를 이용한 식각공정으로 식각하고 그 측벽에 절연막 스페이서를 형성하여 워드라인(2)을 형성한다.
그리고, 후속공정으로 그 상부에 제1층간절연막(7)을 형성한다.
이때, 상기 제1층간절연막(7)은 상기 워드라인(2)을 형성하고 상기 워드라인(2) 사이의 반도체기판에 접속되는 비트라인 또는 캐패시터 콘택플러그(3)를 형성한 다음, 상기 비트라인 콘택플러그(3)에 접속되는 비트라인(4)를 형성하고 전체표면상부에 일정두께의 SAC 베리어(5)를 형성한 다음, 상기 주변회로부의 금속배선 콘택영역에 위치한 상기 SAC 베리어(5)를 식각하고 그 상부를 평탄화시켜 형성한 절연막이다.
그 다음, 제1층간절연막(7)의 주변회로부에 다마신 베리어(8)를 형성한다. 이때, 상기 다마신 베리어(8)은 상기 주변회로부의 SAC 베리어에 형성된 금속 콘택영역 보다 크게 금속 콘택영역을 노출시키도록 패터닝된 것이다.
그리고, 전체표면상부를 평탄화시키는 제2층간절연막(10)을 형성한다. (도 2a)
그리고, 상기 금속배선 콘택마스크를 이용한 사진식각공정으로 상기 제2,1층간절연막(10,7) 및 비트라인/캐패시터 콘택플러그(3)간을 절연시키는 절연막(도시안됨)을 식각하여 반도체기판을 노출시키는 금속배선 콘택홀을 형성하고 이를 매립하는 금속콘택 플러그(15)를 형성한다.
이때, 상기 식각공정시 상기 SAC 베리어(5)와 다마신 베리어(8)가 식각장벽으로 사용되며 금속 콘택의 오정렬을 방지하는 역할을 한다. (도 2b)
그 다음, 상기 캐패시터 콘택플러그(3)에 접속되는 캐패시터를 형성한다.
이때, 상기 캐패시터는 하부전극(11), 유전체막(12) 및 상부전극(13)의 적층구조로 형성한다.
그 다음, 전체표면상부를 평탄화시키는 제3층간절연막(14)을 형성한다. (도 2c)
이상에서 설명한 바와같이 본 발명에 따른 반도체소자의 금속배선 형성방법은, 트리플 다마신 방법을 이용하여 높은 에스펙트비를 갖는 금속 콘택을 용이하게 형성함으로써 비트라인 높이에서 금속콘택 정렬마진을 조절할 수 있으며 반도체기판의 손상을 최소화시키고 콘택저항을 감소시킬 수 있어 반도체소자의 특성 및 신뢰성을 향상시키고 그에 따른 반도체소자의 수율 및 신뢰성을 향상시킬 수 있는 효과를 제공한다.

Claims (2)

  1. 반도체기판 상부에 워드라인 및 비트라인을 형성하고 SAC 베리어를 일정두께 형성하는 공정과,
    상기 SAC 베리어를 주변회로부 콘택 영역을 식각하는 공정과,
    상기 전체표면상부를 평탄화시키는 제1층간절연막을 형성하는 공정과,
    상기 제1층간절연막의 주변회로부 상측에 다마신 베리어를 형성하는 공정과,
    상기 다마신 베리어의 주변회로부 콘택영역을 식각하되, 상기 SAC 베리어보다 크게 형성하는 공정과,
    상기 전체표면상부에 평탄화된 제2층간절연막을 형성하는 공정과,
    상기 반도체기판의 셀부에 캐패시터를 형성하고 전체표면상부에 제3층간절연막을 형성하는 공정과,
    상기 주변회로부의 상부로부터 반도체기판이 노출될때까지 금속 콘택마스크를 이용한 사진식각공정으로 식각하여 금속배선 콘택홀을 형성하고 이를 매립하는 금속배선 콘택플러그를 형성하는 공정을 포함하는 반도체소자의 금속배선 형성방법.
  2. 반도체기판 상부에 워드라인 및 비트라인을 형성하고 SAC 베리어를 일정두께 형성하는 공정과,
    상기 SAC 베리어를 주변회로부 콘택 영역을 식각하는 공정과,
    상기 전체표면상부를 평탄화시키는 제1층간절연막을 형성하는 공정과,
    상기 제1층간절연막의 주변회로부 상측에 다마신 베리어를 형성하는 공정과,
    상기 다마신 베리어의 주변회로부 콘택영역을 식각하되, 상기 SAC 베리어보다 크게 형성하는 공정과,
    상기 전체표면상부에 평탄화된 제2층간절연막을 형성하는 공정과,
    상기 주변회로부의 상부로부터 반도체기판이 노출될때까지 금속 콘택마스크를 이용한 사진식각공정으로 식각하여 금속배선 콘택홀을 형성하고 이를 매립하는 금속배선 콘택플러그를 형성하는 공정과,
    전체표면상부에 제3층간절연막을 형성하는 공정과,
    상기 반도체기판의 셀부에 캐패시터를 형성하는 공정을 포함하는 반도체소자의 금속배선 형성방법.
KR1019990066338A 1999-12-30 1999-12-30 반도체소자의 금속배선 형성방법 KR20010058962A (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1019990066338A KR20010058962A (ko) 1999-12-30 1999-12-30 반도체소자의 금속배선 형성방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019990066338A KR20010058962A (ko) 1999-12-30 1999-12-30 반도체소자의 금속배선 형성방법

Publications (1)

Publication Number Publication Date
KR20010058962A true KR20010058962A (ko) 2001-07-06

Family

ID=19633477

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019990066338A KR20010058962A (ko) 1999-12-30 1999-12-30 반도체소자의 금속배선 형성방법

Country Status (1)

Country Link
KR (1) KR20010058962A (ko)

Similar Documents

Publication Publication Date Title
US8680595B2 (en) Sleeve insulators and semiconductor device including the same
KR100450686B1 (ko) 자기정렬 콘택플러그를 구비한 반도체 소자 및 그 제조방법
KR100261329B1 (ko) 반도체소자의 제조방법
KR100403329B1 (ko) 반도체소자의 비트라인 형성방법
KR100382730B1 (ko) 반도체 소자의 금속 컨택 구조체 및 그 형성방법
KR100351915B1 (ko) 반도체 메모리 소자의 제조 방법
KR100228773B1 (ko) 반도체소자 및 그 제조방법
KR20010058962A (ko) 반도체소자의 금속배선 형성방법
KR20040048039A (ko) 반도체 소자의 제조 방법
KR100350767B1 (ko) 반도체 소자의 제조방법
KR100319166B1 (ko) 반도체소자의 금속배선 형성방법
KR20010011639A (ko) 반도체장치의 자기정렬 콘택 플러그 형성방법
KR100440079B1 (ko) 반도체소자의 자기정렬적인 콘택 형성방법
KR100469914B1 (ko) 반도체소자의 형성방법
KR20000044673A (ko) 반도체 메모리소자의 제조방법
KR100444312B1 (ko) 반도체소자의미세콘택형성방법
KR100400322B1 (ko) 반도체소자의 형성방법
KR100275333B1 (ko) 반도체 메모리 장치 및 그 제조방법
KR19990004868A (ko) 반도체 장치 제조 방법
KR20010002128A (ko) 반도체소자의 식각장벽층 형성방법
KR20030003306A (ko) 반도체 장치의 랜딩 플러그 제조 방법
KR20050066190A (ko) 반도체소자의 콘택 형성방법
KR20000045435A (ko) 반도체소자의 캐패시터 형성방법
KR20050002362A (ko) 반도체소자의 콘택플러그 형성방법
KR19990055753A (ko) 반도체 소자의 캐패시터 형성방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E601 Decision to refuse application