KR20010056832A - 반도체장치의 제조방법 - Google Patents

Abstract

본 발명은 메모리셀을 형성할 때 워드라인과 커패시터와 비트라인 순으로 적층함으로써 커패시터의 유전물질은 탄탈륨옥사이드를 증착한 후 고온 열처리를 수행하여 탄탈륨옥사이드의 누설전류 특성을 확보할 수 있을 뿐만 아니라 애스팩트율을 줄여 비트라인 콘택 식각을 용이하도록 한 반도체장치의 제조방법에 관한 것으로서, 반도체 기판(10) 위로 워드라인(20)을 형성한 후 제 1층간절연막(30)을 증착하고, 커패시터 콘택(42)과 제 1비트라인 콘택(52)을 동시에 형성한 후 제 1비트라인 콘택(52) 상부에 비트라인 콘택 패드(80)를 형성하고 측벽에 스페이서(82)를 형성한 후 커패시터 콘택(42) 위로 커패시터를 형성한다. 그런다음 커패시터를 형성한 전면에 제 2층간절연막(90)을 증착하고 제 2비트라인 콘택(54)을 비트라인 콘택 패드(80)에 형성하고 내부 측벽에 스페이서(56)를 형성한 후 비트라인(60)을 형성하여 커패시터의 탄탈륨옥사이드(74)의 누설전류특성을 확보할 수 있으며 비트라인 콘택 패드(80)를 통해 비트라인 콘택 식각시 애스팩트율을 줄여 식각공정을 용이하게 할 수 있다는 이점이 있다.

Description

반도체장치의 제조방법 {METHOD FOR MANUFACTURING A SEMICONDUCTOR DEVICE}

본 발명은 반도체장치의 제조방법에 관한 것으로서, 보다 상세하게는 메모리셀을 형성할 때 워드라인과 커패시터와 비트라인 순으로 적층함으로써 커패시터의 유전물질은 탄탈륨옥사이드를 증착한 후 고온 열처리를 수행하여 탄탈륨옥사이드의 누설전류 특성을 확보할 수 있을 뿐만 아니라 애스팩트율을 줄여 비트라인 콘택 식각을 용이하도록 한 반도체장치의 제조방법에 관한 것이다.

일반적으로, 반도체장치의 종류에는 여러 가지가 있으며, 이 반도체장치 내에 형성되는 트랜지스터 및 커패시터등을 구성시키는 방법에는 다양한 제조기술이 사용되고 있으며 특히, 커패시터의 경우에는 적은 면적에도 불구하고 정전용량이 증가되어야 한다. 따라서 이러한 문제점들을 해결하기 위해 적은 면적에서도 표면적을 최대로 할 수 있는 구조를 연구하게 된다.

현재 반도체 소자는 고집적화가 이루어질수록 커패시터의 면적은 급격하게 감소되고 있기 때문에 기억소자의 동작에 필요한 전하 즉, 단위 면적에 확보되는 커패시턴스를 더욱 증가시켜야만 한다.

한편, 메모리 셀에 사용되는 커패시터의 기본 구조는 전하저장전극용 하부 전극, 유전막 및 플레이트(plate)용 상부전극으로 구성된다. 이러한 구조를 가지는 커패시터는 작은 면적 내에서 보다 큰 정전용량을 얻기 위해서 첫째 얇은 유전막 두께를 확보하거나, 둘째 3차원적인 커패시터의 구조를 통해서 유효 면적을 증가시키거나, 셋째 유전율이 높은 물질을 사용하여 유전막을 형성하는 등의 몇 가지 조건이 만족되어야만 한다.

도 1은 종래의 방법에 의해 형성된 반도체장치의 메모리셀지역을 나타낸 단면도이다.

여기에 도시된 바와 같이 DRAM의 구조를 살펴보면 워드라인(20)을 형성한 후 그 위로 비트라인(60)을 정의하고 그런다음 커패시터의 저장노드(70)를 순차적으로 적층하는 COB(Capacitor over Bit line)구조로 되어 있다.

이러한 구조에서 0.15㎛ 이하의 미세회로 공정에서는 텅스텐 등의 금속 비트라인(60)을 사용함으로써 700℃ 이하의 후속 열처리가 요구된다. 즉, 700℃ 이상의 후속 열처리를 제한하고 있다.

또한, 커패시터에서 큰 정전용량을 얻기 위한 방법으로 유전율이 높은 유전체로서 탄탈륨옥사이드(Ta₂O₅) 유전체를 사용하고 있는데 이 탄탈륨옥사이드 유전체의 누설전류 특성을 확보하기 위해서는 탄탈륨옥사이드를 증착한 후 800℃이상의 고온 열처리가 요구된다.

그런데 위와 같은 COB(Capacitor Over Bit line)구조에서는 비트라인이 이미 형성되어 있기 때문에 커패시터를 형성하면서 탄탈륨옥사이드를 증착한 후 누설전류 특성을 확보하기 위해 800℃ 이상의 후속 열처리를 진행할 수 없어 전기적 특성을 동시에 만족하는 열처리를 구현하기 어렵다는 문제점이 있다.

이러한 문제점을 해결하기 위해서 워드라인을 형성한 후 커패시터를 형성하고 이후 비트라인 순으로 적층되는 CUB(Capacitor Under Bit line) 구조를 사용하나, 이 구조에서도 커패시터 위에서 비트라인 콘택을 직접 셀의 액티브 영역에 정의하기에는 어려움이 있다. 즉, 커패시터 위에서 셀의 액티브 영역까지의 높이가 높아 0.15㎛ 이하의 미세선폭회로에서는 애스팩트율이 너무 커 비트라인 콘택홀 형성에 어려움이 있다는 문제점이 있다.

본 발명은 상기와 같은 문제점을 해결하기 위해 창작된 것으로서, 본 발명의 목적은 워드라인을 형성한 후 커패시터를 형성하고 이후 비트라인 순으로 적층되는 CUB(Capacitor Under Bit line) 구조를 사용하면서 커패시터 위에서 비트라인 콘택을 직접 셀의 액티브 영역에 정의하기 용이하도록 커패시터 하부전극 폴리를 형성할 때 비트라인 콘택 패드를 동시에 형성함으로써 비트라인 콘택홀 식각시 애스팩트율을 줄여 식각공정을 용이하게 할 수 있는 반도체장치의 제조방법을 제공함에 있다.

도 1은 종래의 방법에 의해 형성된 반도체장치의 메모리셀을 나타낸 단면도이다.

도 2내지 도 7은 본 발명에 의한 반도체장치의 제조방법을 설명하기 위해 메모리셀을 나타낸 단면도들이다.

- 도면의 주요부분에 대한 부호의 설명 -

10 : 기판 20 : 워드라인

52 : 제 1비트라인 콘택 54 : 제 2비트라인 콘택

60 : 비트라인 70 : 저장노드

80 : 비트라인 콘택 패드

상기와 같은 목적을 실현하기 위한 본 발명은 반도체 기판 위로 워드라인을 형성한 후 제 1층간절연막을 증착한 후 평탄화 하고 커패시터 콘택홀과 비트라인 콘택홀을 동시에 형성하는 단계와, 콘택홀 전면에 플러그 폴리를 증착하여 콘택홀을 매립하고 그 위로 절연막을 증착하는 단계와, 절연막을 증착한 후 비트라인 콘택 상부에 비트라인 콘택 패드를 패터닝하여 형성하는 단계와, 비트라인 콘택 패드 측벽에 스페이서를 형성하는 단계와, 스페이서를 형성한 후 커패시터 콘택 위로 커패시터를 형성하는 단계와, 커패시터를 형성한 전면에 제 2층간 절연막을 증착하고 평탄화하는 단계와, 평탄화한 후 비트라인 콘택을 비트라인 콘택 패드에 형성하는단계와, 비트라인 콘택내부에 스페이서를 형성한 후 금속물질을 매립하여 비트라인을 형성하는 단계를 포함하여 이루어진다.

위와 같이 이루어진 본 발명은 반도체장치의 메모리셀을 워드라인을 형성한 후 커패시터를 형성하고 그 위로 비트라인을 형성할 때 비트라인 콘택의 미스 콘택을 방지하기 위해 커패시터 콘택홀을 형성할 때 비트라인 콘택홀을 동시에 형성하고 그 위에 콘택 패드를 형성함으로써 커패시터 유전체의 누설전류 특성을 확보할 수 있으면서도 미세선폭 회로의 제조공정시 비트라인 콘택홀 형성이 용이해지게 된다.

이하, 본 발명의 바람직한 실시예를 첨부된 도면을 참조하여 설명한다. 또한 본 실시예는 본 발명의 권리범위를 한정하는 것은 아니고, 단지 예시로 제시된 것이며 종래 구성과 동일한 부분은 동일한 부호 및 명칭을 사용한다.

도 2내지 도 7은 본 발명에 의한 반도체장치의 제조방법을 설명하기 위한 메모리셀의 도면으로써 (가)는 단면도들이고 (나)는 평면도들이다.

도 2에 도시된 바와 같이 반도체 기판(10) 위로 워드라인(20)을 형성한 후 워드라인(20)과 커패시터의 하부전극(72)간의 절연을 위해 제 1층간절연막(30)을 증착한 후 평탄화 작업을 한다. 그런다음 커패시터 콘택홀(41)과 제 1비트라인 콘택홀(51)을 동시에 형성한다.

그런다음, 도 3과 같이 플러그 폴리로 커패시터 콘택홀(41)과 제 1비트라인 콘택홀(51)을 매립하여 커패시터 콘택(42)와 제 1비트라인 콘택(52)를 형성한 후절연막(44)을 적층레이어로 증착한다.

이때 절연막(44)은 후속 커패시터 구조형성을 위한 잔여 산화막 제거시 습식식각의 선택비가 우수한 절연막으로 증착한다. 이때의 절연막(44)이 커패시터의 하부전극(72)과 상부전극(78)과 제 1비트라인 콘택(52)의 플러그 폴리간의 절연막으로 작용하기 때문에 습식식각에 대한 선택비가 우수하여야 한다. 이러한 물질로는 PE-TEOS, 산화질화막이 있으며 본 실시예에서는 PE-TEOS막을 사용하였다.

예를 들면, 커패시터의 실린더구조를 형성할 때 사용되는 대표적인 산화막으로 PSG가 있는데 이는 HF에 대한 식각속도가 PSG에 비하여 PE-TEOS의 식각속도가 1/20 수준으로 매우 느리다.

이후 도 4의 (가)와 같이 제 2비트라인 콘택(54) 형성을 위한 비트라인 콘택 패드(80)를 정의한다. 이때 도 4의 (나)에 도시된 평면그림과 같이 비트라인 콘택 패드(80)를 필드산화막 영역까지 정의한다.

이것은 커패시터 형성후 제 2비트라인 콘택(54)을 비트라인 콘택 패드(80)위에 형성할 때 액티브영역 위쪽으로는 커패시터가 형성되어 있어 액티브 영역 바깥영역에서 제 2비트라인 콘택(54)을 형성하기 위한 것이다.

이후, 비트라인 콘택 패드(80) 형성후 오픈되는 측벽의 절연을 위하여 산화막 또는 질화막 스페이서(82)를 형성한다.

그런다음 도 5와 같이 커패시터의 하부전극(72)을 형성하여 3차원 구조를 형성한다.

커패시터의 3차원 구조는 인너/아우터 실린더 등의 구조를 채택할 수 있는데여기에서는 아우터 실린더의 구조를 도시화하였다. 이때 충분한 용량의 정전용량을 확보하기 위하여 하부전극(72)의 평면 면적을 증가시키고자 할 때에는 비트라인 콘택 패드(80)가 형성된 지역 위까지 하부전극(72)을 형성하여도 비트라인 콘택 패드(80)의 측벽에 형성된 스페이서(82)와 위에 형성된 절연막에 의해 절연이 되기 때문에 가능하게 된다.

그런다음 도 6과 같이 커패시터의 하부전극(72)을 3차원 구조로 형성한 후 급속 열질화 공정을 진행한 후 탄탈륨옥사이드(74)를 증착한다. 그런다음 플라즈마 N2O나 UV-O3로 저온 열처리를 진행한 후 탄탈륨옥사이드(74)의 누설전류 특성을 확보하기 위해 800℃이상의 온도에서 고온열처리 공정을 진행한다. 그리고, TiN(76)을 증착한 후 상부전극(78)을 증착하여 커패시터를 형성한다.

이후 도 7과 같이 커패시터를 형성한 전면에 제 2층간절연막(90)을 증착한 후 평탄화하고 제 2비트라인 콘택(54)을 비트라인 콘택 패드(80)상에 형성한 후 측벽에 스페이서(56)를 형성하여 제 2비트라인 콘택(54)이 커패시터의 상부전극(78)을 통과하므로 상호 브리지를 방지하게 된다.

위와 같이 이미 커패시터 콘택(42) 형성시 비트라인 콘택 패드(80)를 형성해 두었기 때문에 실제 제 1내지 제 2비트라인 콘택(52,54)의 높이는 커패시터의 높이와 커패시터 위에 형성된 제 2층간절연막(90)의 높이만큼으로 액티브 영역으로 직접 콘택을 형성하는 방법에 비해 애스팩트율을 현저히 줄일 수 있어 비트라인 콘택의 정의가 용이하다.

이후 텅스텐등의 금속으로 플러그를 형성하고 금속층을 증착하여 비트라인을형성한다.

상기한 바와 같이 본 발명은 탄탈륨옥사이드 커패시터를 형성한 후 그 위에 금속 비트라인을 형성함으써 고온 열처리에 대한 제약이 없어져 탄탈륨옥사이드 증착후 800℃이상의 고온 열처리로 탄탈륨옥사이드의 누설전류 특성을 확보할 수 있다는 이점이 있다.

또한, 커패시터 하부전극의 콘택과 비트라인 콘택을 동시에 형성한 후 플러그 폴리를 증착하여 비트라인 콘택 패드를 형성함으로써 커패시터를 형성한 후 비트라인 콘택홀 식각시 애스팩트율을 줄여 식각 공정이 용이하다는 이점이 있다.

Claims (5)

1. 반도체 기판 위로 워드라인을 형성한 후 제 1층간절연막을 증착한 후 평탄화 하고 커패시터 콘택홀과 비트라인 콘택홀을 동시에 형성하는 단계와,

   상기 콘택홀 전면에 플러그 폴리를 증착하여 콘택홀을 매립하고 그 위로 절연막을 증착하는 단계와,

   상기와 같이 절연막을 증착한 후 제 1비트라인 콘택 상부에 비트라인 콘택 패드를 패터닝하여 형성하는 단계와,

   상기 비트라인 콘택 패드 측벽에 스페이서를 형성하는 단계와,

   상기와 같이 스페이서를 형성한 후 커패시터 콘택 위로 커패시터를 형성하는 단계와,

   상기와 같이 커패시터를 형성한 전면에 제 2층간 절연막을 증착하고 평탄화하는 단계와,

   상기와 같이 평탄화한 후 제 2비트라인 콘택을 비트라인 콘택 패드에 형성하는 단계와,

   상기 제 2비트라인 콘택 내부에 스페이서를 형성한 후 금속물질을 매립하여 비트라인을 형성하는 단계

   를 포함하여 이루어진 것을 특징으로 하는 반도체장치의 제조방법.
2. 제 1항에 있어서, 상기 절연막은

   후속 커패시터 구조 형성을 위한 산화막에 비해 선택식각비가 우수한 PE-TEOS막이나 산화질화막인 것을 특징으로 하는 반도체장치의 제조방법.
3. 제 1항에 있어서, 상기 비트라인 콘택 패드는

   비트라인 콘택영역과 필드영역을 포함하여 정의된 것을 특징으로 하는 반도체장치의 제조방법.
4. 제 1항에 있어서, 상기 커패시터를 형성하는 단계는

   상기 커패시터의 하부전극을 3차원 구조로 형성하는 단계와,

   상기와 같이 하부전극을 형성한 후 급속 열질화 공정을 진행한 후 탄탈륨옥사이드를 증착하는 단계와,

   상기와 같이 탄탈륨옥사이드를 증착한 후 플라즈마 N₂O나 UV-O₃중 어느 하나로 저온 열처리하는 단계와,

   상기와 같이 저온 열처리를 진행한 후 800℃이상에서 고온 열처리하는 단계와,

   상기와 같이 고온 열처리한 후 TiN을 증착한 후 상부전극을 증착하는 단계

   를 포함하여 이루어진 것을 특징으로 하는 반도체장치의 제조방법.
5. 제 1항에 있어서, 상기 제 2비트라인 콘택은

   액티브 영역 외부에 형성된 상기 비트라인 콘택 패드에 형성되는 것을 특징으로 하는 반도체장치의 제조방법.