KR20010055874A - 반도체 소자의 소자 격리층 형성 방법 - Google Patents

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Abstract

본 발명은 STI(Shallow Trench Isolation)공정시에 트렌치의 매립을 두 스텝으로 진행하여 기판 결함을 최소화 할 수 있도록한 반도체 소자의 소자 격리층 형성 방법에 관한 것으로, 반도체 기판상에 버퍼층을 형성한후 기판을 일정 깊이 식각하여 트렌치를 형성하는 단계;상기 트렌치의 벽면 및 바닥면에 열산화막을 형성하는 단계;상기 트렌치를 완전 매립하지 않도록 일정 두께로 첫번째 매립 물질층을 형성하는 단계;상기 첫번째 매립 물질층을 완충막으로 하여 트렌치를 완전 매립하도록 스트레스 및 밀도가 첫번째 매립 물질층과 다른 두번째 매립 물질층을 형성하는 단계;상기 매립 물질층들의 밀도를 높이기 위하여 열처리한후 평탄화하여 소자격리층을 형성하는 단계;상기 버퍼층 및 평탄화 공정의 잔류물을 제거하는 단계를 포함하여 이루어진다.

Description

반도체 소자의 소자 격리층 형성 방법{Method for forming isolation layer of semiconductor device}
본 발명은 반도체 소자에 관한 것으로 특히 STI(Shallow TrenchIsolation)공정시에 트렌치의 매립을 두 스텝으로 진행하여 기판 결함을 최소화 할 수 있도록한 반도체 소자의 소자 격리층 형성 방법에 관한 것이다.
이하, 첨부된 도면을 참고하여 종래 기술의 STI 공정에 관하여 설명하면 다음과 같다.
일반적으로 STI 공정에 의한 소자 격리층 형성 공정에서는 트렌치를 매립하기 위한 갭필 물질로 초기에는 O3-TEOS USG 또는 TEOS 산화막이 사용되었으나 소자의 고집적화에 따라 현재에는 HDP(High Density Plasma) 산화막이 주로 사용된다.
HDP 공정은 높은 스퍼터링 출력(sputtering yield)을 유도하여 갭필(gap fill)을 하는 공정이기 때문에 트렌치 측벽(trench sidewall)에 큰 에너지의 이온 충돌로 인해 실리콘 기판에 결함을 발생시킬 수 있다.
도 1a내지 도 1f는 종래 기술의 반도체 소자의 소자 격리층 형성 방법을 나타낸 공정 단면도이고, 도 2는 종래 기술의 소자 격리층 형성에서의 격자 손상을 나타낸 구조 단면도이다.
종래 기술의 STI 공정은 먼저, 도 1a에서와 같이, 반도체 기판(1)상에 버퍼층(2)을 형성하고 선택적으로 패터닝한후에 노출된 기판을 일정 깊이 식각하여 트렌치(3)를 형성한다.
여기서, 트렌치(3)는 소자 격리 영역에 형성된다.
그리고 도 1b에서와 같이, 상기 트렌치(3)의 모서리 부분을 라운딩시키기 위하여 열처리 공정을 진행하여 트렌치(3)의 표면에 열산화막(4)을 형성한다.
이어, 도 1c에서와 같이, 상기 트렌치(3)를 매립하기 위한 HDP 공정을 진행하여 HDP 산화막층(5)을 형성한다.
그리고 도 1d에서와 같이, 상기 HDP 산화막층(5)의 밀도를 높이기 위하여 열처리 공정을 진행한다.
이어, 도 1e에서와 같이, CMP(Chemical Mechanical Polishing) 공정으로 상기 HDP 산화막층(5)을 평탄화하여 소자 격리층(6)을 형성한다.
그리고 도 1f에서와 같이, CMP 공정의 잔류물 및 버퍼층(2)을 제거하는 공정을 진행하여 STI 공정을 완료한다.
이와 같이 HDP CVD(Chemical Vapour Deposition) 공정으로 산화막을 트렌치에 매립하는 방법은 높은 스퍼티링 효과를 증착과 동시에 이루기 때문에 트렌치 측면쪽에 산화막 증착율을 최소화하고 트렌치의 하부와 상부쪽의 증착율을 높여서 충분한 개구각을 확보하면서 증착이 이루어지므로 상개적으로 좁은 갭(gap)도 용이하게 매립할 수 있다.
HDP 산화막 증착 공정은 SiH4,O2,Ar 또는 He등의 가스를 사용하며 ECR(Electron Cyclotron Resonance),ICP(Inductively Coupled Plasma)와 같은 방식으로 높은 밀도의 래디컬(radical) 및 이온들을 형성한후에 바이어스를 가하여 이온들의 높은 운동 에너지(kinetic energy)를 이용하여 물리적으로 스퍼터링을 강제화시키는 기술이다.
이는 스퍼터 출력(sputter yield)이 대략 45°로 이루어지기 때문에 갭필이 용이하다.
이와 같은 공정으로 매립된 산화막은 후속 공정에서 수차례의 화학적영향(Chemical attack)을 받기 때문에 충분히 밀도를 높이기 위하여 통상적으로 열처리 과정을 거쳐 치밀화시킨다.
이와 같은 종래 기술의 반도체 소자의 소자 격리층 형성에 있어서는 다음과 같은 문제가 있다.
높은 운동 에너지를 지니는 이온들의 충돌에 의한 격자 데미지 유발 및 열팽창계수 차이에 의한 측벽의 전단 변형 스트레스(shear stress) 증가에 의한 격자 손상 문제가 있다.
이와 같은 문제는 특히 도 2의 ⓐ부분에서 주로 일어난다.
즉, HDP 산화막 매립 공정에서 높은 스퍼터 비율로 갭필을 하기 때문에 높은 운동 에너지를 갖는 이온들이 실리콘 측벽에 충돌하므로 격자 데미지를 유발한다.
그리고 HDP 산화막을 매립한후에 진행하는 열처리 단계에서 매립된 박막이 높은 압력(stress)을 갖는 단일막이므로 실리콘과의 열팽창 계수의 차이에 의해 역시 측벽에 손상을 유발할 수 있다.
이러한 문제들은 접합 누설 전류를 증가시켜 소자 특성을 열화시킬 수 있다.
본 발명은 이와 같은 종래 기술의 소자 격리층 형성 방법의 문제를 해결하기 위한 것으로, STI(Shallow Trench Isolation)공정시에 트렌치의 매립을 두 스텝으로 진행하여 기판 결함을 최소화 할 수 있도록한 반도체 소자의 소자 격리층 형성 방법을 제공하는데 그 목적이 있다.
도 1a내지 도 1f는 종래 기술의 반도체 소자의 소자 격리층 형성 방법을 나타낸 공정 단면도
도 2는 종래 기술의 소자 격리층 형성에서의 격자 손상을 나타낸 구조 단면도
도 3a내지 도 3f는 본 발명에 따른 반도체 소자의 소자 격리층 형성 방법을 나타낸 공정 단면도
도면의 주요 부분에 대한 부호의 설명
31. 반도체 기판 32. 트렌치
33. 버퍼층 34. 열산화막
35. 제 1 HDP 산화막 36. 제 2 HDP 산화막
37. 소자 격리층
이와 같은 목적을 달성하기 위한 본 발명에 따른 반도체 소자의 소자 격리층 형성 방법은 반도체 기판상에 버퍼층을 형성한후 기판을 일정 깊이 식각하여 트렌치를 형성하는 단계;상기 트렌치의 벽면 및 바닥면에 열산화막을 형성하는 단계;상기 트렌치를 완전 매립하지 않도록 일정 두께로 첫번째 매립 물질층을 형성하는 단계;상기 첫번째 매립 물질층을 완충막으로 하여 트렌치를 완전 매립하도록 스트레스 및 밀도가 첫번째 매립 물질층과 다른 두번째 매립 물질층을 형성하는 단계;상기 매립 물질층들의 밀도를 높이기 위하여 열처리한후 평탄화하여 소자격리층을 형성하는 단계;상기 버퍼층 및 평탄화 공정의 잔류물을 제거하는 단계를 포함하여 이루어지는 것을 특징으로 한다.
이하, 첨부된 도면을 참고하여 본 발명에 따른 반도체 소자의 소자 격리층 형성 방법에 관하여 상세히 설명하면 다음과 같다.
도 3a내지 도 3f는 본 발명에 따른 반도체 소자의 소자 격리층 형성 방법을 나타낸 공정 단면도이다.
본 발명은 HDP 산화막을 STI 공정에 적용하는 경우에서의 실리콘 격자 데미지를 최소화할 수 있도록한 것으로, 먼저, 도 3a에서와 같이, 반도체 기판(31)상에 버퍼층(33)을 형성하고 선택적으로 패터닝한후에 노출된 기판을 일정 깊이 식각하여 트렌치(32)를 형성한다.
여기서, 트렌치(32)는 소자 격리 영역에 형성된다.
그리고 도 3b에서와 같이, 상기 트렌치(32)의 모서리 부분을 라운딩시키기 위하여 열처리 공정을 진행하여 트렌치(32)의 표면에 열산화막(34)을 형성한다.
이어, 도 3c에서와 같이, 상기 트렌치(32)를 완전 매립하지 않도록 일정 두께로 첫번째 매립 물질층 즉, 제 1 HDP 산화막(35)층을 형성한다.
그리고 상기 제 1 HDP 산화막(35)층이 형성된 트렌치(32)를 완전 매립하는 두번째 매립 물질층 즉, 제 2 HDP 산화막(36)층을 전면에 형성한다.
이와 같은 첫번째 매립 물질층, 두번째 매립 물질층은 HDP 공정으로 형성하는데 두 물질층의 바이어스 파워를 달리하여 형성한다.
예를들어, 제 1 HDP 산화막(35) 형성시에는 no-bias 또는 low-bias로 진행하고, 제 2 HDP 산화막(35) 형성시에는 high-bias로 공정을 진행한다.
또한, 두물질층의 스트레스 및 밀도(density)는 다르다.
그리고 도 3d에서와 같이, 상기 제 1,2 HDP 산화막층(35)(36)의 밀도를 높이기 위하여 RCA 또는 퍼니스를 이용하여 열처리 공정을 진행한다.
이어, 도 3e에서와 같이, CMP(Chemical Mechanical Polishing) 공정으로 상기 제 1,2 HDP 산화막층(35)(36)을 평탄화하여 소자 격리층(37)을 형성한다.
그리고 도 3f에서와 같이, CMP 공정의 잔류물 및 버퍼층(33)을 제거하는 공정을 진행하여 STI 공정을 완료한다.
본 발명은 갭필시에 높은 운동에너지 갖는 이온들이 트렌치 측벽쪽에 직접 부딪히는 것을 막기 위하여 먼저, no-bias 또는 low-bias로 일정 두께의 제 1 HDP 산화막(35)을 먼저 형성한 것이다.
이때의 이온 에너지는 통상의 에너지를 가지므로 실리콘 격자에 큰 에너지를 전달하지 않는다.
이어, 갭필을 위한 제 2 HDP 산화막(36)의 매립 공정을 high-bias로 진행하는데 이때의 높은 에너지 이온들은 이미 형성된 제 1 HDP 산화막(35)에 의해 흡수되므로 실리콘에 직접적인 에너지 트랜스퍼가 일어나지 않으므로 기판이 이온 충돌로 부터 보호된다.
이러한 두 스텝 매립 공정에 의해 소자 격리층이 형성되므로 각층의 스트레스가 달라 후속 열처리시에 제 2 HDP 산화막(36)과 실리콘과의 팽창 계수 차이를 제 1 HDP 산화막(35)이 완충시켜 팽창계수 차이에 의한 측벽의 전단 변형 스트레스(shear stress) 증가를 막는다.
이와 같은 본 발명에 따른 반도체 소자의 소자 격리층 형성 방법은 다음과 같은 효과가 있다.
갭필 공정시에 이미 형성된 제 1 HDP 산화막에 의해 실리콘에 직접적인 에너지 트랜스퍼가 일어나지 않으므로 기판이 이온 충돌로 부터 보호된다.
또한, 후속 열처리시에 제 2 HDP 산화막과 실리콘과의 팽창 계수 차이를 제 1 HDP 산화막이 완충시켜 팽창계수 차이에 의한 측벽의 전단 변형 스트레스(shear stress) 증가를 막는다.
이는 HDP 공정에서 발생할 수 있는 접합 누설 전류 특성을 개선하는 효과가 있다.

Claims (4)

  1. 반도체 기판상에 버퍼층을 형성한후 기판을 일정 깊이 식각하여 트렌치를 형성하는 단계;
    상기 트렌치의 벽면 및 바닥면에 열산화막을 형성하는 단계;
    상기 트렌치를 완전 매립하지 않도록 일정 두께로 첫번째 매립 물질층을 형성하는 단계;
    상기 첫번째 매립 물질층을 완충막으로 하여 트렌치를 완전 매립하도록 스트레스 및 밀도가 첫번째 매립 물질층과 다른 두번째 매립 물질층을 형성하는 단계;
    상기 매립 물질층들의 밀도를 높이기 위하여 열처리한후 평탄화하여 소자격리층을 형성하는 단계;
    상기 버퍼층 및 평탄화 공정의 잔류물을 제거하는 단계를 포함하여 이루어지는 것을 특징으로 하는 반도체 소자의 소자 격리층 형성 방법.
  2. 제 1 항에 있어서, 매립 물질층으로 HDP 산화막을 사용하는 것을 특징으로 하는 반도체 소자의 소자 격리층 형성 방법.
  3. 제 1 항 또는 제 2 항에 있어서, 첫번째 매립 물질층으로 제 1 HDP 산화막을 형성하는 공정시에는 no-bias 또는 low-bias로 진행하고, 두번째 매립 물질층으로 제 2 HDP 산화막을 형성하는 공정시에는 high-bias로 공정을 진행하는 것을 특징으로 하는 반도체 소자의 소자 격리층 형성 방법.
  4. 제 1 항에 있어서, 매립 물질층들의 평탄화를 CMP 공정을 이용하여 진행하는 것을 특징으로 하는 반도체 소자의 소자 격리층 형성 방법.
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