KR20010047220A - 반도체 메모리 장치 및 이 장치의 구제방법 - Google Patents

반도체 메모리 장치 및 이 장치의 구제방법 Download PDF

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Abstract

본 발명은 반도체 메모리 장치 및 이 장치의 구제방법을 공개한다. 이 장치는 복수개의 메모리 셀 어레이 블록들을 구비하고, 복수개의 메모리 셀 어레이 블록들 각각이 복수 비트의 어드레스중 n비트의 어드레스에 각각 응답하여 선택되는 2n개의 부분 블록들을 구비한 반도체 메모리 장치에 있어서, n비트의 어드레스중 해당 비트의 어드레스의 상태를 고정함에 의해서 복수개의 메모리 셀 어레이 블록들 각각의 2n개의 부분 블록들의 1/2n부분 블록을 선택하기 위한 부분 블록 선택신호 발생회로로 구성되어 있다. 그리고, 이 방법은 복수개의 메모리 셀 어레이 블록들을 구비하고, 상기 복수개의 메모리 셀 어레이 블록들 각각이 복수 비트의 어드레스중 n비트의 어드레스에 각각 응답하여 선택되는 2n개의 부분 블록들을 구비한 반도체 메모리 장치의 구제방법에 있어서, 상기 n비트의 어드레스중 해당 비트의 어드레스의 상태를 고정함에 의해서 상기 복수개의 메모리 셀 어레이 블록들 각각의 2n개의 부분 블록들의 1/2n부분 블록을 선택하여 제품화하는 것을 특징으로 한다. 따라서, 용량이 큰 반도체 메모리 장치를 용량이 작은 반도체 메모리 장치로 제품화가 가능함으로써 수율이 향상된다.

Description

반도체 메모리 장치 및 이 장치의 구제방법{Semiconductor memory device and repair method thereof}
본 발명은 반도체 메모리 장치에 관한 것으로, 특히 용량이 큰 반도체 메모리 장치를 용량이 작은 반도체 메모리 장치로 제품화할 수 있는 반도체 메모리 장치 및 이 장치의 구제방법에 관한 것이다.
반도체 기술에서 중요한 점은 반도체 메모리 장치의 용량이 증가하더라도 공정은 줄이지 않으면서 칩 사이즈를 줄이는 것이다. 그러나, 장치에 따라서는 공정은 줄일 수 있더라도 칩 사이즈를 줄이지 못하는 경우가 발생한다. 칩 사이즈에 영향을 주는 요인중의 하나로는 패드 수의 증가가 있다. 즉, 패드 수가 증가하게 되면 패드가 차지하는 공간이 넓기 때문에 칩 사이즈를 줄이는 효과가 발생되지 않게 된다. 특히, 데이터 입출력 핀의 수가 많은 반도체 메모리 장치의 경우에는 패드 수의 증가로 인하여 칩 사이즈를 줄이지 못하는 경우가 발생하게 된다.
예를 들어 설명하면, 메모리 셀의 용량이 N, 2N, 4N인 반도체 메모리 장치를 P1라는 제조공정으로 제조하게 되면 칩 사이즈가 각각 S, 2S, 4S의 크기를 갖는다. 그러나, 메모리 셀의 용량이 2N, 4N인 반도체 메모리 장치를 P2라는 제조공정으로 제조하게 되면 칩 사이즈가 S, 2S로 감소된다. 그리고, 메모리 셀의 용량이 4N인 반도체 메모리 장치를 P3라는 제조공정으로 제조하게 되면 칩 사이즈가 S로 감소된다. 즉, 메모리 셀의 용량이 N, 2N, 4N으로 증가함에 따라 제조공정이 P1, P2, P3로 단순화되고, 메모리 셀의 용량이 4N인 반도체 메모리 장치를 P1이라는 제조공정으로 제조하게 되면 4N의 크기를 가지고, P2라는 제조공정으로 제조하게 되면 2N의 크기를 가지고, P3라는 제조공정으로 제조하게 되면 N의 크기를 가진다. 결국, 메모리 셀의 용량이 N, 2N, 4N인 반도체 메모리 장치를 각각 P1, P2, P3라는 제조공정으로 제조함에 의해서 S라는 크기를 갖는 반도체 메모리 장치를 제조한다.
그리고, P1이라는 제조공정으로 메모리 셀의 용량이 N, 2N, 4N인 반도체 메모리 장치를 제조할 수 있고, P2라는 제조공정으로 메모리 셀의 용량이 2N, 4N인 반도체 메모리 장치를 제조할 수 있고, P3라는 제조공정으로 메모리 셀의 용량이 4N인 반도체 메모리 장치를 제조할 수 있다. 즉, 업데이트된 공정으로 메모리 셀의 용량이 작은 반도체 메모리 장치를 제조하는 경우는 거의 없다. 이는 업데이트된 공정으로 용량이 작은 반도체 메모리 장치를 제조하지 못한다는 것이 아니라 새로운 설계를 할 만큼 생산성에 크게 기여할 정도로 칩 사이즈를 줄이지 못하기 때문이다. 따라서, 메모리 셀의 용량이 N, 2N, 4N인 반도체 메모리 장치를 제조하는 공정이 각각 다르게 존재한다.
그러나, 하나의 제조공정에서 제조된 용량이 큰 반도체 메모리 장치를 용량이 작은 반도체 메모리 장치로 제품화할 수 있다면 다양한 제조 공정이 존재하지 않더라도 동일한 크기의 용량이 작은 반도체 메모리 장치를 만들 수 있게 된다.
또한, 복수개의 메모리 셀 어레이 블록들을 구비한 반도체 메모리 장치의 블록들의 부분 블록에 불량이 발생된 경우에 불량 부분 블록들을 제외하고 정상 부분 블록들을 이용하여 용량이 작은 반도체 메모리 장치로 제품화할 수 있다면 반도체 메모리 장치의 수율이 향상될 수 있다.
본 발명의 목적은 용량이 큰 반도체 메모리 장치를 용량이 작은 반도체 메모리 장치로 제품화할 수 있는 반도체 메모리 장치를 제공하는데 있다.
본 발명의 다른 목적은 복수개의 메모리 셀 어레이 블록들의 부분 블록들에 불량이 발생한 경우에 불량이 난 부분 블록들을 제외하고 정상 부분 블록들을 이용하여 용량이 작은 반도체 메모리 장치로 제품화할 수 있는 반도체 메모리 장치의 구제 방법을 제공하는데 있다.
상기 목적을 달성하기 위한 본 발명의 반도체 메모리 장치는 복수개의 메모리 셀 어레이 블록들을 구비하고, 상기 복수개의 메모리 셀 어레이 블록들 각각이 복수 비트의 어드레스중 n비트의 어드레스에 각각 응답하여 선택되는 2n개의 부분 블록들을 구비한 반도체 메모리 장치에 있어서, 상기 n비트의 어드레스중 해당 비트의 어드레스의 상태를 고정함에 의해서 상기 복수개의 메모리 셀 어레이 블록들 각각의 2n개의 부분 블록들의 1/2n부분 블록을 선택하기 위한 부분 블록 선택신호 발생수단을 구비한 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명의 반도체 메모리 장치의 실시예는 복수개의 메모리 셀 어레이 블록들을 구비하고, 상기 복수개의 메모리 셀 어레이 블록들 각각이 복수 비트의 어드레스중 n비트의 어드레스에 각각 응답하여 선택되는 2n개의 부분 블록들을 구비한 반도체 메모리 장치에 있어서, 상기 n비트의 어드레스중 1비트의 제1어드레스의 상태를 고정함에 의해서 상기 복수개의 메모리 셀 어레이 블록들 각각의 1/2부분 블록을 선택하고, 상기 n비트의 어드레스중 1비트의 상기 제1어드레스 및 1비트의 제2어드레스의 상태를 고정함에 의해서 상기 복수개의 메모리 셀 어레이 블록들 각각의 1/4부분 블록을 선택하는 부분 블록 선택신호들을 발생하는 부분 블록 선택신호 발생수단을 구비한 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명의 반도체 메모리 장치의 다른 실시예는 복수개의 메모리 셀 어레이 블록들을 구비하고, 상기 복수개의 메모리 셀 어레이 블록들 각각이 복수 비트의 어드레스중 n비트의 어드레스에 각각 응답하여 선택되는 2n개의 부분 블록들을 구비한 반도체 메모리 장치에 있어서, 상기 n비트의 어드레스중 해당 비트의 어드레스의 상태를 고정함에 의해서 상기 복수개의 메모리 셀 어레이 블록들 각각의 1/2부분 블록을 선택하는 부분 블록 선택신호들을 발생하는 부분 블록 선택신호 발생수단을 구비한 것을 특징으로 한다.
상기 다른 목적을 달성하기 위한 본 발명의 반도체 메모리 장치의 구제방법은 복수개의 메모리 셀 어레이 블록들을 구비하고, 상기 복수개의 메모리 셀 어레이 블록들 각각이 복수 비트의 어드레스중 n비트의 어드레스에 각각 응답하여 선택되는 2n개의 부분 블록들을 구비한 반도체 메모리 장치의 구제방법에 있어서, 상기 n비트의 어드레스중 해당 비트의 어드레스의 상태를 고정함에 의해서 상기 복수개의 메모리 셀 어레이 블록들 각각의 2n개의 부분 블록들의 1/2n부분 블록을 선택하여 제품화하는 것을 특징으로 하는 반도체 메모리 장치의 구제방법.
도1은 일반적인 반도체 메모리 장치의 메모리 셀 어레이 블록들의 구성을 나타내는 블록도이다.
도2는 도1에 나타낸 장치의 메모리 셀 어레이의 용량의 1/2의 메모리 셀 어레이의 용량을 가지는 반도체 메모리 장치를 구성하는 방법을 설명하기 위한 블록도이다.
도3은 도1에 나타낸 장치의 메모리 셀 어레이의 용량의 1/4의 메모리 셀 어레이의 용량을 가지는 반도체 메모리 장치를 구성하는 방법을 설명하기 위한 블록도이다.
도4는 도1에 나타낸 반도체 메모리 장치를 도2에 나타낸 반도체 메모리 장치로 구현하기 위한 실시예의 부분 블록 선택신호 발생회로의 회로도이다.
도5는 도1에 나타낸 반도체 메모리 장치를 도2 및 도3에 나타낸 반도체 메모리 장치로 구현하기 위한 실시예의 부분 블록 선택신호 발생회로의 회로도이다.
도6은 도4 및 5에 나타낸 제어신호 발생회로의 실시예의 회로도이다.
이하, 첨부한 도면을 참고로 하여 본 발명의 반도체 메모리 장치 및 이 장치의 구제방법을 실시예를 이용하여 설명하면 다음과 같다.
도1은 일반적인 반도체 메모리 장치의 메모리 셀 어레이의 구성을 나타내는 블록도로서, 데이터 입출력 핀 수가 32개이고, 뱅크 어드레스(BA), 로우 어드레스(RA0~RA10), 및 컬럼 어드레스(CA0~CA7)가 입력되는 경우의 블록도이다.
도1에 나타낸 블록도의 메모리 셀 어레이 블록들(10-1, 10-2, ..., 10-32) 각각은 로우 어드레스(RA0-RA10)중의 로우 어드레스(RA8)는 블록 선택신호로 사용되고 나머지 로우 어드레스(RA0~RA7, RA9, RA10)는 워드 라인들을 선택하기 위한 워드 라인 선택신호로 사용된다. 컬럼 어드레스(CA0~CA7)는 비트 라인들을 선택하기 위한 비트 라인 선택신호로 사용된다. 그리고, 메모리 셀 어레이 블록들(10-1, 10-2, ..., 10-32)로부터 4개의 데이터가 입출력된다. 따라서, 도1에 나타낸 메모리 셀 어레이 블록들(10-1, 10-2, ..., 10-32) 각각은 1M(=210×28×22=워드 라인의 수×비트 라인의 수×데이터 입출력의 수)의 용량을 가지며, 총 32M의 용량을 가진다.
도1에 나타낸 블록도의 블록 인에이블 방법을 설명하면 다음과 같다.
뱅크 어드레스(BA)에 의해서 메모리 셀 어레이 블록들(10-1, 10-2, ..., 10-16)이 선택되고, 반전 뱅크 어드레스(BAB)에 의해서 메모리 셀 어레이 블록들(10-17, 10-18, ..., 10-32)이 선택된다. 그리고, 로우 어드레스(RA8)에 의해서 메모리 셀 어레이 블록들(10-1, 10-3, ..., 10-15, 10-17, 10-19, ..., 10-31)이 선택되고, 반전 로우 어드레스(RA8B)에 의해서 메모리 셀 어레이 블록들(10-2, 10-4, ..., 10-16, 10-18, 10-20, ..., 10-32)이 선택된다. 그리고, 로우 어드레스(RA0-RA7, RA9, RA10)를 디코딩함에 의해서 메모리 셀 어레이 블록들(10-1, 10-2, ..., 10-32) 각각의 워드 라인이 선택되고, 컬럼 어드레스(CA0-CA7)를 디코딩함에 의해서 메모리 셀 어레이 블록들(10-1, 10-2, ..., 10-32) 각각의 비트 라인이 선택된다. 도1에서는 로우 어드레스(RA8)를 블록 선택신호로 사용하는 것을 나타내었는데, 다른 로우 어드레스를 블록 선택신호로 사용하더라도 상관없다.
즉, 뱅크 어드레스(BA) 및 로우 어드레스(RA8)가 "하이"레벨이 되면 메모리 셀 어레이 블록들(10-1, 10-3, ..., 10-15)이 선택된다. 뱅크 어드레스(BA) 및 반전 로우 어드레스(RA8B)가 "하이"레벨이 되면 메모리 셀 어레이 블록들(10-2, 10-4, ..., 10-16)이 선택된다. 또한, 반전 뱅크 어드레스(BAB) 및 로우 어드레스(RA8)가 "하이"레벨이 되면 메모리 셀 어레이 블록들(10-17, 10-19, ..., 10-31)이 선택된다. 그리고, 반전 뱅크 어드레스(BAB) 및 반전 로우 어드레스(RA8B)가 "하이"레벨이 되면 메모리 셀 어레이 블록들(10-18, 10-20, ..., 10-32)이 선택된다. 그래서, 선택된 메모리 셀 어레이 블록들 각각으로부터 4비트 데이터가 입력되거나 출력됨으로써 총 32비트의 데이터가 입력되거나 출력된다.
도2는 도1에 나타낸 반도체 메모리 장치를 메모리 셀 어레이의 용량이 16M인 반도체 메모리 장치로 제품화하는 방법을 설명하기 위한 블록도로서, 도1에 나타낸 블록도와 동일하다.
도2에 나타낸 블록도의 블록 활성화 방법은 도1에 나타낸 블록도의 블록 활성화 방법과 동일하다.
그런데, 메모리 셀 어레이의 용량이 32M인 반도체 메모리 장치를 메모리 셀 어레이의 용량이 16M인 반도체 메모리 장치로 제품화하기 위하여는 메모리 셀 어레이 블록들(10-1, 10-2, ..., 10-32) 각각의 1/2부분이 선택되도록 구성하여야 한다.
즉, 도2의 메모리 셀 어레이 블록들(10-1, 10-2, ..., 10-32)의 빗금친 부분 블록들(①, ③)만 선택되도록 하거나, 부분 블록들(②, ④)만 선택되도록 구성한다. 또는, 메모리 셀 어레이 블록들(10-1, 10-2, ..., 10-16)의 부분 블록들(①)과 메모리 셀 어레이 블록들(10-17, 10-18, ..., 10-32)의 부분 부분들(④)이 선택되도록 구성하거나, 메모리 셀 어레이 블록들(10-1, 10-2, ..., 10-16)의 부분 블럭들(②)과 메모리 셀 어레이 블록들(10-17, 10-18, ..., 10-32)의 부분 블럭들(③)이 선택되도록 구성하면 된다.
도2로부터 알 수 있듯이, 부분 블록들(①, ③)은 "하이"레벨의 로우 어드레스(RA10)에 의해서 선택되고, 부분 블록들(②, ④)은 "하이"레벨의 반전 로우 어드레스(RA10B)에 의해서 선택된다.
따라서, 어드레스(RA10)를 "하이"레벨 또는 "로우"레벨로 고정하게 되면, 메모리 셀 어레이 블록들(10-1, 10-2, ..., 10-32) 각각의 1/2부분 블록들을 선택하게 되어 내부적으로는 메모리 셀 어레이의 용량이 32M인 반도체 메모리 장치가 16M의 용량을 가지는 반도체 메모리 장치로 제품화되게 된다.
도3은 도1에 나타낸 반도체 메모리 장치를 메모리 셀 어레이의 용량이 8M인 반도체 메모리 장치로 제품화하는 방법을 설명하기 위한 블록도로서, 도1에 나타낸 블록도와 동일하다.
도3에 나타낸 블록도의 블록 활성화 방법은 도1에 나타낸 블록도의 블록 활성화 방법과 동일하다.
그런데, 메모리 셀 어레이의 용량이 32M인 반도체 메모리 장치를 메모리 셀 어레이의 용량이 8M인 반도체 메모리 장치로 제품화하기 위하여는 메모리 블록들(10-1, 10-2, ..., 10-32) 각각의 1/4부분 블록만 선택되도록 구성하여야 한다.
예를 들면, 도3에 나타낸 메모리 셀 어레이 블록들(10-1, 10-2, ..., 10-32) 각각의 왼쪽으로 빗금친 부분 블록들(ⓐ, ⓔ)만 선택되도록 구성하거나, 오른쪽으로 빗금친 부분 블록들(ⓑ, ⓕ)만 선택되도록 구성하거나, 양쪽으로 빗금친 부분 블록들(ⓒ, ⓖ)만 선택되도록 구성하거나, 부분 블록들(ⓓ, ⓗ)만 선택되도록 구성하면 된다.
도3으로부터 알 수 있듯이, 부분 블록들(ⓐ, ⓔ)은 "하이"레벨의 로우 어드레스(RA10) 및 (RA9)에 의해서 선택되고, 부분 블록들(ⓑ, ⓕ)은 "하이"레벨의 로우 어드레스(RA10) 및 "하이"레벨의 반전 로우 어드레스(RA9B)에 의해서 선택된다. 부분 블록들(ⓒ, ⓖ)은 "하이"레벨의 반전 로우 어드레스(RA10B) 및 "하이"레벨의 로우 어드레스(RA9)에 의해서 선택되고, 부분 블록들(ⓓ, ⓗ)은 "하이"레벨의 반전 로우 어드레스(RA10B) 및 (RA9B)에 의해서 선택된다.
따라서, 로우 어드레스(RA10)와 어드레스(RA9)를 "하이"레벨 또는 "로우"레벨로 고정하게 되면, 메모리 셀 어레이 블록들(10-1, 10-2, ..., 10-32) 각각의 1/4부분 블록들을 선택하게 되어 내부적으로는 메모리 셀 어레이의 용량이 32M인 반도체 메모리 장치가 8M의 용량을 가지는 반도체 메모리 장치로 제품화되게 된다.
도4는 도1에 나타낸 반도체 메모리 장치를 도2에 나타낸 반도체 메모리 장치로 구현하기 위한 실시예의 부분 블록 선택신호 발생회로의 블록도로서, 제어신호 발생회로들(20-1, 20-2, 20-3, 20-4, 20-5), NAND게이트들(NA1, NA2)로 구성된 어드레스 제어회로(22), 인버터(I1), 및 논리곱 게이트들(24-1, 24-2, 24-3, 24-4)로 구성되어 있다.
도4에 나타낸 블록도의 동작을 설명하면 다음과 같다.
만일, 32M의 용량을 가지는 반도체 메모리 장치로 제품화하기를 원한다면, 제어신호 발생회로들(20-1, 20-2, ..., 20-5)의 제어신호들(C1, C2, C3, C4, C5)을 모두 "하이"레벨로 고정한다. 그러면, NAND게이트(NA1)는 로우 어드레스(RA10)의 출력신호를 반전하여 반전 로우 어드레스(AA10B)를 출력한다. NAND게이트(NA2)는 NAND게이트(NA1)의 출력신호를 반전하여 로우 어드레스(AA10)를 출력한다. 논리곱 게이트들(24-1, 24-2)은 "하이"레벨의 뱅크 어드레스(BA)에 응답하여 로우 어드레스(AA10, AA10B)를 각각 부분 블록 선택신호(BAA10, BAA10B)로 출력한다. 그리고, 논리곱 게이트들(24-3, 24-4)은 "하이"레벨의 반전 뱅크 어드레스(BAB)에 응답하여 로우 어드레스(AA10, AA10B)를 각각 부분 블록 선택신호(BABA10, BABA10B)로 출력한다. 이때, 발생되는 부분 블록 선택신호(BAA10)는 도2에 나타낸 메모리 셀 어레이 블록들(10-1, 10-2, ..., 10-16)의 부분 블록(①)을 선택하기 위한 신호이고, 부분 블록 선택신호(BAA10B)는 도2에 나타낸 메모리 셀 어레이 블록들(10-1, 10-2, ..., 10-16)의 부분 블럭(②)을 선택하기 위한 신호이다. 그리고, 부분 블록 선택신호(BABA10)는 도2에 나타낸 메모리 셀 어레이 블록들(10-17, 10-18, ..., 10-32)의 부분 블럭(③)을 선택하기 위한 신호이고, 부분 블록 선택신호(BABA10B)는 메모리 셀 어레이 블록들(10-17, 10-18, ..., 10-32)의 부분 블록(④)을 선택하기 위한 신호이다.
즉, 이 경우에는 외부로부터 입력되는 로우 어드레스(RA10)의 상태에 따라 도1에 나타낸 메모리 셀 어레이 블록들의 모든 부분을 선택할 수 있다.
그리고, 만일 도2의 부분 블록들(①, ③)을 선택함으로써 16M의 용량을 가지는 반도체 메모리 장치로 제품화하기를 원한다면, 제어신호 발생회로들(20-1, 20-3, 20-5)의 제어신호들(C3, C5)을 "로우"레벨로 고정하고, 제어신호 발생회로들(20-2, 20-4)의 제어신호들(C2, C4)을 "하이"레벨로 고정한다. 그러면, NAND게이트들(NA1, NA2)은 "로우"레벨의 제어신호(C1)에 응답하여 "하이"레벨의 반전 로우 어드레스(AA10B), 및 "하이"레벨의 로우 어드레스(AA10)를 발생한다. 논리곱 게이트(24-1)는 "하이"레벨의 뱅크 어드레스(BA)에 응답하여 "하이"레벨의 로우 어드레스(AA10)를 부분 블록 선택신호(BAA10)로 출력한다. 논리곱 게이트(24-3)는 "하이"레벨의 반전 뱅크 어드레스(BAB)에 응답하여 "하이"레벨의 반전 로우 어드레스(AA10B)를 부분 블록 선택신호(BABA10)로 출력한다. 논리곱 게이트들(24-2, 24-4)은 "로우"레벨의 제어신호들(C2, C5)에 응답하여 "로우"레벨의 부분 블럭 선택신호들(BAA10B, BABA10B)을 출력한다.
따라서, 로우 어드레스(RA10)를 돈 케어하고, 제어신호들(C1, C3, C5)을 "로우"레벨로, 제어신호들(C2, C4)을 "하이"레벨로 고정하면 도2에 나타낸 부분 부분들(①, ③)이 선택되고, 제어신호들(C1, C2, C4)을 "로우"레벨로, 제어신호들(C3, C5)을 "하이"레벨로 고정하면 도2에 나타낸 블록도의 부분 블록들(②, ④)이 선택된다.
따라서, 32M의 용량을 가지는 반도체 메모리 장치가 16M의 용량을 가지는 반도체 메모리 장치로 제품화된다.
도5는 도1에 나타낸 반도체 메모리 장치를 도2 및 도3에 나타낸 반도체 메모리 장치로 구현하기 위한 실시예의 부분 블록 선택신호 발생회로의 블록도로서, 제어신호 발생회로들(20-1, 26-1, 26-2, ..., 26-9), NAND게이트들(NA1, NA2)로 구성된 어드레스 제어신호(22), NAND게이트들(NA3, NA4)로 구성된 어드레스 제어회로(28), 인버터(I2), 및 논리곱 게이트들(30-1, 30-2, ..., 30-8)로 구성되어 있다.
도5에서, 제어신호 발생회로(20-1) 및 어드레스 제어회로(22)의 구성은 도4에 나타낸 회로와 동일하므로 동일 번호 및 부호로 표시하여 나타내었다.
도5에 나타낸 블록도의 동작을 설명하면 다음과 같다.
만일, 32M의 용량을 가지는 반도체 메모리 장치로 제품화하기를 원한다면, 제어신호 발생회로들(20-1, 26-1, 26-2, ..., 26-9)의 제어신호들(C1, D1, D2, ..., D9)을 모두 "하이"레벨로 고정한다. 그러면, 논리곱 게이트들(30-1, 30-2, ..., 30-8)로부터 출력되는 부분 블록 선택신호들(BAA10A9, BAA10A9B, ..., BABA10BA9, BABA10BA9B)의 상태가 로우 어드레스(A10, A9)의 상태에 따라 변화하게 된다.
따라서, 도3에 나타낸 메모리 셀 어레이 블록들의 모든 부분 블록들(ⓐ, ⓑ, ⓒ, ⓓ, ⓔ, ⓕ, ⓖ, ⓗ)을 선택할 수 있다.
그리고, 만일 도2에 나타낸 부분 블록들(①, ③)을 선택함으로써 16M의 용량을 가지는 반도체 메모리 장치로 제품화하기를 원한다면, 제어신호 발생회로들(26-1, 26-2, 26-3, 26-6, 26-7)의 제어신호들(D1, D2, D3, D6, D7)을 "하이"레벨로 고정하고, 제어신호 발생회로들(20-1, 26-4, 26-5, 26-8, 26-9)의 제어신호들(C1, D4, D5, D8, D9)을 "로우"레벨로 고정한다. NAND게이트들(NA1, NA3)은 "로우"레벨의 제어신호(C1)에 응답하여 "하이"레벨의 반전 로우 어드레스(AA10B) 및 "하이"레벨의 로우 어드레스(AA10)를 각각 발생한다. 그리고, NAND게이트(NA3)는 로우 어드레스(RA9)를 반전하여 반전 로우 어드레스(AA9B)를 발생하고, NAND게이트(NA4)는 반전 로우 어드레스(AA9B)를 반전하여 로우 어드레스(AA9)를 발생한다. 논리곱 게이트(30-1)는 "하이"레벨의 뱅크 어드레스(BA)에 응답하여 로우 어드레스(AA9)를 부분 블록 선택신호(BAA10A9)로 발생하고, 논리곱 게이트(30-2)는 뱅크 어드레스(BA)에 응답하여 반전 로우 어드레스(AA9B)를 부분 블록 선택신호(BAA10A9B)로 발생한다. 그리고, 논리곱 게이트(30-5)는 "하이"레벨의 반전 뱅크 어드레스(BAB)에 응답하여 로우 어드레스(AA9)를 부분 블록 선택신호(BABA10A9)를 발생하고, 논리곱 게이트(30-6)는 "하이"레벨의 반전 뱅크 어드레스(BAB)에 응답하여 로우 어드레스(AA9B)를 부분 블록 선택신호(BABA10A9B)를 발생한다.
그리고, 만일 도2에 나타낸 부분 블록들(②, ④)을 선택함으로써 16M의 용량을 가지는 반도체 메모리 장치로 제품화하기를 원한다면, 제어신호 발생회로들(20-1, 26-2, 26-3, 26-6, 26-7)의 제어신호들(C1, D2, D3, D6, D7)을 "로우"레벨로 고정하고, 제어신호 발생회로들(26-1, 26-4, 26-5, 26-8, 26-9)의 제어신호들(D1, D4, D5, D8, D9)을 "하이"레벨로 고정한다.
상술한 바와 같은 방법으로 로우 어드레스 및 제어신호들의 상태를 변경함에 의해서 32M의 용량을 가지는 반도체 메모리 장치를 16M의 용량을 가지는 반도체 메모리 장치로 제품화할 수 있다.
만일, 도3에 나타낸 왼쪽으로 부분 블록들(ⓐ, ⓔ)을 선택함으로써 8M의 용량을 가지는 반도체 메모리 장치로 제품화하기를 원한다면, 제어신호 발생회로들(26-2, 26-6)의 제어신호들(D2, D6)을"하이"레벨로 고정하고, 제어신호 발생회로들(20-1, 26-1, 26-3, 26-4, 26-5, 26-7, 26-8, 26-9)의 제어신호들(C1, D1, D3, D4, D5, D7, D8, D9)을 "로우"레벨로 고정한다. NAND게이트들(NA1, NA2) 각각은 "로우"레벨의 제어신호(C1)에 응답하여 "하이"레벨의 반전 로우 어드레스(AA10B)와 "하이"레벨의 로우 어드레스(AA10)를 각각 출력한다. NAND게이트들(NA3, NA4) 각각은 "로우"레벨의 제어신호(D1)에 응답하여 "하이"레벨의 반전 로우 어드레스(AA9B)와 "하이"레벨의 로우 어드레스(AA9)를 각각 출력한다. 논리곱 게이트(30-1)는 "하이"레벨의 뱅크 어드레스(BA)에 응답하여 "하이"레벨의 부분 블록 선택신호(BAA10A9)를 발생하고, 논리곱 게이트(30-5)는 "하이"레벨의 반전 뱅크 어드레스(BAB)에 응답하여 "하이"레벨의 부분 블록 선택신호(BABA10A9)를 발생한다.
도3에 나타낸 양쪽으로 빗금친 부분 블록들(ⓒ, ⓖ)을 선택함으로써 8M의 용량을 가지는 반도체 메모리 장치로 제품화하기를 원한다면, 제어신호 발생회로들(20-1, 26-1, 26-2, 26-3, 26-5, 26-6, 26-7, 26-9)의 제어신호들(C1, D1, D2, D3, D5, D6, D7, D9)을 "로우"레벨로 고정하고, 제어신호 발생회로들(26-4, 26-8)의 제어신호들(D4, D8)을 "하이"레벨로 고정한다.
그리고, 도3에 나타낸 오른쪽으로 빗금친 부분 블록들(ⓑ, ⓕ)을 선택함으로써 8M의 용량을 가지는 반도체 메모리 장치로 제품화하기를 원한다면, 제어신호 발생회로들(26-3, 26-7)의 제어신호들(D3, D7)을 "하이"레벨로 고정하고, 로우 어드레스(RA9) 및 제어신호 발생회로들(20-1, 26-1, 26-2, 26-4, 26-5, 26-6, 26-8, 26-9)의 제어신호들(C1, D1, D2, D4, D5, D6, D8, D9)을 "로우"레벨로 고정한다.
도3에 나타낸 부분 블록들(ⓓ, ⓗ)을 선택함으로써 8M의 용량을 가지는 반도체 메모리 장치로 제품화하기를 원한다면, 제어신호 발생회로들(20-1, 26-1, 26-2, 26-3, 26-4, 26-6, 26-7, 26-8)의 제어신호들(C1, D1, D2, D3, D4, D6, D7, D8)을 "로우"레벨로 고정하고, 제어신호 발생회로들(26-5, 26-9)의 제어신호들(D5, D9)을 "하이"레벨로 고정한다.
상술한 바와 같은 방법으로 로우 어드레스 및 제어신호들의 상태를 변경함에 의해서 32M의 용량을 가지는 반도체 메모리 장치를 8M의 용량을 가지는 반도체 메모리 장치로 제품화할 수 있다.
따라서, 도5에 나타낸 회로를 반도체 메모리 장치에 적용함에 의해서 32M의 용량을 가지는 반도체 메모리 장치를 16M의 용량을 가지는 반도체 메모리 장치로 제품화하거나, 8M의 용량을 가지는 반도체 메모리 장치로 제품화할 수 있다.
도6은 도4 및 도5에 나타낸 제어신호 발생회로의 실시예의 회로도로서, 퓨즈(F), NMOS트랜지스터들(N1, N2), 및 인버터들(I3, I4)로 구성되어 있다.
도5에 나타낸 회로의 동작을 설명하면 다음과 같다.
전원이 온되면 리셋 신호(RESET)가 "하이"레벨로 천이되고, "하이"레벨의 리셋 신호(RESET)에 응답하여 NMOS트랜지스터(N1)가 온된다. NMOS트랜지스터(N1)는 드레인으로 "로우"레벨의 신호를 전송한다. 인버터들(I3, I4)은 "로우"레벨의 신호를 버퍼하여 제어신호(C(D))로 발생한다.
퓨즈(F)가 컷팅되고 리셋 신호(RESET)가 "로우"레벨로 천이되면, 인버터(I3)의 "하이"레벨의 출력신호에 응답하여 NMOS트랜지스터(N2)가 온된다. NMOS트랜지스터(N2)는 드레인으로 "로우"레벨의 신호를 출력한다. 인버터들(I3, I4)은 "로우"레벨의 신호를 버퍼하여 제어신호(C(D))로 발생한다. 제어신호(C(D))는 인버터(I3)와 NMOS트랜지스터(N2)에 의해서 래치되어 "로우"레벨로 유지된다.
퓨즈(F)를 컷팅되지 않고 리셋 신호(RESET)가 "하이"레벨로 천이되면, 퓨즈(F)를 통하여 "하이"레벨의 신호가 NMOS트랜지스터(N1)의 드레인으로 전송된다. 인버터들(I3, I4)은 "하이"레벨의 신호를 버퍼하여 출력신호로 발생한다. 인버터들(I3, I4)은 "하이"레벨의 신호를 버퍼하여 제어신호(C(D))로 발생한다. 제어신호(C(D))는 인버터(I3)와 NMOS트랜지스터(N2)에 의해서 래치되어 "하이"레벨로 유지된다.
도6에 나타낸 제어신호 발생회로는 전원이 인가되면 "하이"레벨의 리셋신호(RESET)가 인가되어 제어신호(C(D))가 "로우"레벨로 리셋된다. 제어신호 발생회로의 퓨즈(F)를 컷팅하지 않으면 제어신호(C(D)가 "하이"레벨로 고정되고, 퓨즈(F)를 컷팅하면 제어신호(C(D))가 "로우"레벨로 고정된다.
상술한 실시예에서는 제어신호 발생회로들 각각이 퓨즈 옵션을 사용하여 구성된 것을 나타내었으나, 퓨즈 옵션이 아닌 다른 방법을 사용하더라도 상관없다.
따라서, 상술한 실시예에 나타낸 방법을 사용하여 복수개의 블록들의 특정 부분 블록에 불량이 발생한 경우에 불량이 난 부분 블록을 제외하고 용량이 작은 반도체 메모리 장치로 제품화할 수 있다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
따라서, 본 발명의 반도체 메모리 장치 및 이 장치의 구제방법은 메모리 셀 어레이의 용량이 큰 반도체 메모리 장치를 메모리 셀 어레이의 용량이 작은 반도체 메모리 장치로 제품화할 수 있다.
또한, 본 발명의 반도체 메모리 장치 및 이 장치의 구제방법을 사용하여 불량이 난 부분을 제외하고 정상인 부분만으로 용량이 작은 반도체 메모리 장치로 제품화할 수 있으므로 반도체 메모리 장치의 수율이 향상된다.

Claims (8)

  1. 복수개의 메모리 셀 어레이 블록들을 구비하고, 상기 복수개의 메모리 셀 어레이 블록들 각각이 복수 비트의 어드레스중 n비트의 어드레스에 각각 응답하여 선택되는 2n개의 부분 블록들을 구비한 반도체 메모리 장치에 있어서,
    상기 n비트의 어드레스중 해당 비트의 어드레스의 상태를 고정함에 의해서 상기 복수개의 메모리 셀 어레이 블록들 각각의 2n개의 부분 블록들의 1/2n부분 블록을 선택하기 위한 부분 블록 선택신호 발생수단을 구비한 것을 특징으로 하는 반도체 메모리 장치.
  2. 복수개의 메모리 셀 어레이 블록들을 구비하고, 상기 복수개의 메모리 셀 어레이 블록들 각각이 복수 비트의 어드레스중 n비트의 어드레스에 각각 응답하여 선택되는 2n개의 부분 블록들을 구비한 반도체 메모리 장치에 있어서,
    상기 n비트의 어드레스중 제1어드레스의 상태를 고정함에 의해서 상기 복수개의 메모리 셀 어레이 블록들 각각의 1/2부분 블록을 선택하고, 상기 n비트의 어드레스중 상기 제1어드레스 및 제2어드레스의 상태를 고정함에 의해서 상기 복수개의 메모리 셀 어레이 블록들 각각의 1/4부분 블록을 선택하는 부분 블록 선택신호들을 발생하는 부분 블록 선택신호 발생수단을 구비한 것을 특징으로 하는 반도체 메모리 장치.
  3. 제2항에 있어서, 상기 부분 블록 선택신호 발생수단은
    제1 내지 제6제어신호들을 발생하기 위한 제1 내지 제6제어신호 발생수단들;
    상기 제1제어신호에 응답하여 상기 제1어드레스를 입력하여 제1신호 및 반전된 제1신호를 발생하기 위한 제1어드레스 제어회로;
    상기 제2제어신호에 응답하여 상기 제2어드레스를 입력하여 제2신호 및 반전된 제2신호를 발생하기 위한 제2어드레스 제어회로; 및
    상기 제3, 4, 5, 6제어신호들에 각각 응답하여 상기 제1신호와 제2신호, 상기 제1신호와 상기 반전된 제2신호, 상기 반전된 제1신호와 상기 제2신호, 및 상기 반전된 제1신호와 상기 반전된 제2신호를 논리곱하여 출력하기 위한 부분 블록 선택신호 발생회로들을 구비한 것을 특징으로 하는 반도체 메모리 장치.
  4. 제3항에 있어서, 상기 제어신호 발생회로들 각각은
    전원전압과 제1노드사이에 연결된 제1퓨즈;
    상기 제1노드에 연결된 드레인과 리셋신호가 인가되는 게이트와 접지전압이 인가되는 소스를 가진 제1NMOS트랜지스터;
    상기 제1노드에 연결된 드레인과 접지전압이 인가되는 소스를 가진 제2NMOS트랜지스터;
    상기 제1노드의 신호를 반전하여 상기 제2NMOS트랜지스터의 게이트로 인가하기 위한 제1인버터; 및
    상기 제1인버터의 출력신호를 반전하여 상기 제어신호를 발생하기 위한 제2인버터를 구비한 것을 특징으로 하는 반도체 메모리 장치.
  5. 복수개의 메모리 셀 어레이 블록들을 구비하고, 상기 복수개의 메모리 셀 어레이 블록들 각각이 복수 비트의 어드레스중 n비트의 어드레스에 각각 응답하여 선택되는 2n개의 부분 블록들을 구비한 반도체 메모리 장치에 있어서,
    상기 n비트의 어드레스중 해당 비트의 어드레스의 상태를 고정함에 의해서 상기 복수개의 메모리 셀 어레이 블록들 각각의 1/2부분 블록을 선택하는 부분 블록 선택신호들을 발생하는 부분 블록 선택신호 발생수단을 구비한 것을 특징으로 하는 반도체 메모리 장치.
  6. 제5항에 있어서, 상기 부분 블록 선택신호 발생수단은
    제1 내지 제3제어신호들을 발생하기 위한 제1 내지 제4제어신호 발생수단들;
    상기 제1제어신호에 응답하여 상기 해당 비트의 어드레스를 입력하여 제1신호 및 반전된 제1신호를 발생하기 위한 어드레스 제어회로;
    상기 제2, 3제어신호들에 각각 응답하여 상기 제1신호 및 제2신호를 부분 블록 선택신호로 각각 발생하기 위한 부분 블록 선택신호 발생회로들을 구비한 것을 특징으로 하는 반도체 메모리 장치.
  7. 제6항에 있어서, 상기 제어신호 발생회로들 각각은
    전원전압과 제1노드사이에 연결된 제1퓨즈;
    상기 제1노드에 연결된 드레인과 리셋신호가 인가되는 게이트와 접지전압이 인가되는 소스를 가진 제1NMOS트랜지스터;
    상기 제1노드에 연결된 드레인과 접지전압이 인가되는 소스를 가진 제2NMOS트랜지스터;
    상기 제1노드의 신호를 반전하여 상기 제2NMOS트랜지스터의 게이트로 인가하기 위한 제1인버터; 및
    상기 제1인버터의 출력신호를 반전하여 상기 제어신호를 발생하기 위한 제2인버터를 구비한 것을 특징으로 하는 반도체 메모리 장치.
  8. 복수개의 메모리 셀 어레이 블록들을 구비하고, 상기 복수개의 메모리 셀 어레이 블록들 각각이 복수 비트의 어드레스중 n비트의 어드레스에 각각 응답하여 선택되는 2n개의 부분 블록들을 구비한 반도체 메모리 장치의 구제방법에 있어서,
    상기 n비트의 어드레스중 해당 비트의 어드레스의 상태를 고정함에 의해서 상기 복수개의 메모리 셀 어레이 블록들 각각의 2n개의 부분 블록들의 1/2n부분 블록을 선택하여 제품화하는 것을 특징으로 하는 반도체 메모리 장치의 구제방법.
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