KR20010043335A - 컴퓨터 메모리 속도 및 용량을 향상시키기 위한 장치 및방법 - Google Patents

Abstract

메모리 속도 및 용량을 향상시키기 위한 방법 및 장치는 메모리 칩(16,32,34,36)으로부터 컴퓨터 데이터 버스(2)를 고립시키기 위해 일련의 전자 스위치(24)를 이용한다. 상기 장치는 에치(etch)된 리드선(30,42), 랜드(land) 및 피드스루(feed-through)를 포함하는 하나 또는 그 이상의 복수면을 가진 메모리보드(10,12,14)를 포함한다. 상기 메모리보드와 마더보드간의 접속은 마더보드(28)상에서 커넥터(8)와 쌍을 이루는 에지 커넥터 또는 콘택트 핑거(contact finger)(5)의 코움(comb)을 통해 형성된다. 컴퓨터 버스의 데이터선 및 어드레스선들은 서로 구분되고, 에지 커넥터(8)를 통해 메모리보드로 라우트(route)된다. 일련의 CMOS TTL 또는 FET 스위치(24)들은 상기 코움(5)의 근처에 있으며, 주소, 제어 또는 데이터선들의 디코드된 조합에 의해, 또는 CPU(3), 콘트롤러 또는 마더보드(28)에 위치한 다른 디코드 수단들에 의해 제공되는 각각의 인에이블 선에 의해 ON 및 OFF 된다. 그 결과, 메모리 액세스에 실제로 요구되는 메모리 칩만이 ON 되고, 따라서 다른 메모리 칩들은 상기 데이터 버스(2)로부터 고립된다. 상기 고립으로 인해, 스위치화되지 않은 부품들의 커패시턴스는 상기 데이터 버스에 의해 보이지 않으며, 전체적으로 보다 낮은 커패시턴스를 유발하므로, 본질적으로 보다 빠른 메모리 액세스가 가능하다.

Description

컴퓨터 메모리 속도 및 용량을 향상시키기 위한 장치 및 방법{APPARATUS AND METHOD FOR IMPROVING COMPUTER MEMORY SPEED AND CAPACITY}

컴퓨터 성능 및 용량을 향상시키는 것은 보다 큰 규모의 RAM(random-access memory) 및 보다 빠른 RAM 메모리에 대한 지속적인 수요를 초래에 왔다.

RAM의 용량 및 속도를 제한하는 요인은 상기 RAM을 포함하는 메모리 칩의 구성 및 상기 칩을 내장하는 인쇄 회로 기판상의 상호접속을 포함한다.

본 발명은 메모리를 제조하기 위해 산업에서 현재 사용되는 메모리 패키지에 관한 것이므로, 당해 분야에서 표준이 되는 소망의 데이터 버스(DATA BUS)를 충족시키기 위해, 일 클러스터(cluster)의 메모리 칩이 하나의 인쇄회로기판(printed circuit board)에서 조립된다. 이들 기판에는 SIMM, DIMM, SODIMM, RIMM 등으로 알려진 몇 가지 종류가 있다. 그러나, 간단히 하기 위해, 이하 DIMM이 이들 모든 서로 다른 유형을 지칭하는 것으로 한다.

상기 DIMM은, 커넥터에 삽입될 때 요구되는 전기 접속을 형성하는, 기판 가장자리에 에지 커넥터(edge connector)라 호칭되는 도전성 패드(pad)를 포함하고, 또한 DIMM 기판상에 조립되는 상기 DIMM 및 메모리 칩을 지탱하도록 작용한다.

일반적으로 상기 커넥터는 컴퓨터 프로세서(CPU), 또는 콘트롤러 칩으로부터 DIMM 메모리 칩, 또는 DRAM(또는 전술한 바와 같이 다른 형의 메모리 칩)까지 도선을 채널(channel)을 통해 연결하기 용이하도록 마더보드(motherboard)에 납땝된다. 컴퓨터 버스 시스템을 형성하는 것에는 데이터선(DATA LINE), 어드레스선(ADDRESS LINE) 및 제어선(CONTROL LINE)이 있다.

데이터선(DATA LINE)은 양방향성이다. 이들은 CPU 또는 콘트롤러의 양방향점을 DIMM위에 있는 DRAM 칩의 양방향점에 접속시킨다. 상기 2점들간에 물리적으로 인쇄된 임의의 와이어(wire) 길이는 전자부품(electronic component)인 드라이버(D)에 의해 구동되고, 다른 전자부품인 리시버(R)에 의해 수신된다. 물리적으로 인쇄된 와이어(wire)가 충전되는 속도는 몇 가지 요인에 의존하며, 그 중 하나는 상기 요구된 충전을 제공하는 상기 선(line)을 구동 또는 활성화시키는 전자부품의 능력이고, 다른 하나는 충전된 선과 다른 파라미터(parameter) 선간의 총 커패시턴스이다. 선에 축적된 전하량은 그 선의 커패시턴스에 의해 결정된다. 물리 법칙에 의해, 각각의 인쇄된 와이어는 하나의 커패시터를 형성하고, 그 커패시턴스는 인쇄된 와이어선 길이의 커패시턴스와 모든 전자부품 핀 및 상기 선에 접속된 회로의 커패시턴스의 합이다.

상기 드라이버(D)에 대한 커넥터가 버스(BUS)에 모아져 소정 시스템에 대한 소망의 메모리 밀도를 형성할 때, 각 데이터 선상의 누적적인 커패시턴스는 증가한다. 소망의 성능을 얻기 위해, 데이터선에 전원이 재공급, 즉 재구동되기 전에, 상기 시스템은 상기 버스(BUS)에 부착된 제한된 수의 DIMM을 가져야 한다.

DIMM의 현 구조는, 메모리 밀도를 증가시키기 위해 많은 DRAM이 상호 접속되도록 구성된다. 각각의 DRAM 칩 핀은 소정의 용량(capacitive) 부하를 제공한다. 상기 모든 DRAM 칩을 접속하기 위해 사용되는 인쇄된 와이어선은 상기 용량 부하에 가산된다. DIMM에 있는 데이터선의 엔트리 탭(TAB)에서 측정되는 허용 가능한 총 용량 부하는 시스템 보드 설계자에 의해 특정되고, 소망의 밀도를 형성하기 위해 버스 상에서 얼마나 많은 DIMM이 사용될 수 있는가 하는 제한 요인이 된다.

동작시, 한번에 하나의 DIMM만 선택된다. 그러나, 상기 선택된 DIMM 데이터선에는, 다른 모든 DIMM, 커넥터, 및 마더보드(motherboard)에 인쇄된 와이어 길이와 모든 다른 요인들의 합에 의해 전체 버스에 존재하는 총 용량 부하가 걸린다.

각각의 리드선(lead)은, 특히 오늘날의 컴퓨터가 가동되는 고속에서, 완전한 도체가 아니다. 오늘날, 메모리 액세스 속도는 나노초(10^-9초)로 측정되고, 개인용 컴퓨터에서는 피코초(10^-12초)로 측정되는 조짐을 보인다.

상기 속도에서, 리드선의 저항 및 리드선간의 용량은, 커넥터와 메모리간에 존재하는 펄스를 유발하여 때로는 비현실적일 정도로 성능을 떨어뜨리는 저항-용량 회로를 형성한다.

잘 알려진 바와 같이, 커패시턴스와 직렬로 연결된 저항은 다음과 같은 시간 지연을 일으킨다.

Δt = 1/(RC)

여기서,

Δt = RC 회로에 의한 시간 지연

R = 저항

C = 커패시턴스 이다.

상기 RC 지연의 결과로 어떤 점에서는 검출이 불가능한 일련의 첨예한 펄스가 유발된다. 예컨대, 도2a에 도시된 이상적인 펄스를 고려하자. 이들은 완벽하게 예리한 코너(52,54)를 갖고 있고, 쉽게 검출되지만, 그러한 파형은 고속에서는 좀처럼 보기 어렵다. 분명히, 항상 현존하는 커패시턴스는 상승시간(56) 및 하강시간(58)을 나타내는 각각의 펄스를 일으킬 수 있다. 도2c에 나타낸 바와 같이, 상승시간(60) 및 하강시간(62)이 펄스폭(64)에 비해 과도하게 될 때, 상기 펄스들은 고도로 왜곡되어 검출하기 어렵고, 수용불가능한 검출 오류를 유발한다.

따라서, 메모리가 액세스 될 수 있는 속도는 다른 요인뿐만 아니라 리드선의 커패시턴스 및 저항의 직접적인 함수이다. 각 선의 커패시턴스는 나머지의 커패시턴스에 가산되므로, 커패시턴스가 특히 문제된다. 또한, 메모리 칩이 많을 수록 리드선도 많아지게 되고, 리드선이 많아지면 보다 큰 커패시턴스가 도입되므로, 상기와 같은 커패시턴스의 가성(addition)은 메모리 보드에 설치될 수 있는 메모리칩의 수를 제한한다.

현재까지, 용량 부하를 줄이고 속도를 향상시키기 위해 선택되지 않은 메모리 모듈로부터 선택된 메모리 모듈을 고립시키는 어떠한 수단도 산업분야에서 제공된 바 없다. 상기 고립화를 달성하기 위해 FET 스위칭을 이용한 종래의 기술은 아직까지 발견되지 않는다.

본 발명은, 이하 기술된 바와 같이, 커넥터에 근접해 있는 고속 FET 스위치에 의해 에지 커넥터로부터 데이터 리드선을 고립시킴으로써 상기와 같은 문제를 해결하여, 선 용량(line capacitance)의 가성적인 효과(additive effect)를 효과적으로 제거한다.

본 발명은 향상된 메모리 액세스 속도, 즉, 향상된 메모리 용량을 가진 컴퓨터 시스템에 관한 것으로, 특히, 메모리 버스와 메모리 모듈간의 커패시턴스 (capacitance)를 전자적으로 감소시킴으로써 상기와 같이 제공하는 시스템에 관한 것이다.

도1은 멀티보드 메모리 구성에 있는 전자부품을 나타내는 본 발명의 사시도이다.

도2a는 지연이 없는 상태의 메모리 타이밍도이다.

도2b는 지연이 적은 메모리 타이밍도이다.

도2c는 지연이 많은 메모리 타이밍도이다.

용량(capacity)을 희생시키지 않고 컴퓨터 시스템에 사용되는 고속 RAM 메모리를 제공하는 것이 본 발명의 일반적인 목적이다. 한편, 속도를 희생시키지 않고 고용량 메모리를 제공하는 것이 본 발명의 보다 일반적인 목적이다. 메모리의 데이터선에 나타나는 커패시턴스를 전기적으로 감소시킴으로써 상기의 고속 고용량 메모리를 제공하는 것이 본 발명의 소정의 목적이다.

본 발명의 일 특징에 따르면, 전자장치는 전도성 리드선의 네트워크 및 적용 기지국(station)을 포함하는 절연 기판인 하나 또는 그 이상의 인쇄회로보드 (printed circuit board), 전자부품을 부착시키기 위한 패드(pad), 쌍 구조로 된 접속 포트(port)에 연결되도록 구성되고 상기 보드와 일체로 된 접속 단자인 코움(comb), 및 상기 보드에 설치된 복수의 전자부품을 포함한다. 또한, ON 상태와 OFF 상태를 포함하는 복수의 스위치 장치가 제공된다. 각각의 스위치 장치는 ON 상태에서는 낮은 저항값을 갖고, OFF 상태에서는 높은 저항값을 갖는다. 이들 스위치는 상기 코움의 근처에서 보드에 설치된다. 또한, 복수의 리드선이, 상기 코움과 스위치 장치 사이에 접속되고, 스위치 장치와 전자부품 사이에 접속된다. 끝으로 선택된 스위치를 ON 및 OFF 시키는 수단이 있다. 상기 코움 사이의 접속이 선택된 부품만으로 절환(switch)될 때, 선택되지 않은 부품은 코움과 절연된다.

본 발명의 다른 특징에 따르면, 상기 보드는 2개의 분리된 설치면(mounting surface)을 더 포함하며, 상기 스위칭 수단으로 보드의 양면에 있는 부품들을 상호 접속하는 피드스루(feed-through)를 또한 포함하고, 상기 전자부품들이 상기 양면에 설치된다.

본 발명의 또 다른 특징에 따르면, 상기 선택된 스위치를 ON 및 OFF 시키기 위해 어드레스 수단이 사용된다.

본 발명의 또 다른 특징에 따르면, 상기 코움은 데이터신호 및 어드레스신호를 포함하는 신호를 전달하고, 데이터신호는 어드레스신호와 구별되며, 어드레스신호는 어드레스수단을 제공한다.

본 발명의 또 다른 특징에 따르면, 상기 보드는 실질적으로 사각형이다.

본 발명의 또 다른 특징에 따르면, 상기 코움은 지지 구조와 짝을 이루도록 구성된다.

본 발명의 또 다른 특징에 따르면, 상기 전자부품은 메모리 소자를 포함한다.

본 발명의 또 다른 특징에 따르면, 상기 코움은 상기 보드의 가장자리를 따라 위치한다.

본 발명의 또 다른 특징에 따르면, 하나의 CMOS TTL 스위치가 스위치 소자로 사용된다.

본 발명의 마지막 특징에 따르면, 전계효과 트랜지스터(FET)가 스위치로서 사용된다.

본 발명의 상기 및 더 많은 특징은, 첨부된 상세한 설명 및 바람직한 실시예를 기술하는 도면을 참조하면 더 잘 이해될 수 있다.

도1을 참조하면, 메모리 어셈블리는 3개의 보드, 즉 기판(10,12,14)을 포함한다. 기판(10)은 마더보드(28)에 설치된 커넥터(12)와 짝을 이루는 복수의 핑거(finger)를 포함하는 에지 커넥터(5)를 포함한다. 상기 보드들은, 현행 표준에 따라 실질적으로 사각형이다. 도시된 바와 같이, 에지 커넥터는 빗(comb)형 배열을 이루는 각각의 도전형 핑거이다. 본 실시예는 3개의 보드를 포함하지만, 본 발명에 포함된 보드의 수에 본질적인 제한은 없다.

도시된 보드는 다층 보드일 수 있으며, 실질적으로는 상호 결합된 복수의 접속 층을 이룬다. 서로 다른 층간, 및 도시된 3개의 기판간의 상호 접속은 각각의 기판의 폭에 따라 펼쳐진 판 관통 구멍인 피드스루(feed-through)를 통해 이루어지고, 피드스루는 각각의 층에 있는 도전형 재료로 접속된다. 기판에 설치되어 도시된 칩은, 확장된 도전 영역을 제공하여 컴퓨터 칩의 핀과 기판의 리드선간의 원활한 접속을 가능하게 하는 도전형 마운트(mount) 패드를 통해 전기적으로 접속된다.

도1에는 도시되지 않았지만, 컴퓨터 칩에 가능한 최대의 밀도를 제공하기 위해, 각 기판의 양 마운트 면에 상기 칩들을 설치하는 것이 바람직하다. 각각의 기판에 사용되는 도전형 재료의 층수에는 관계없이, 단지 2개의 마운트 면만 사용할 수 있음은 명백하다.

마더보드(28)에 설치된 것으로 도시된 CPU(3)는 본 발명의 일부가 아니다. 메모리 보드에 전달된 신호들은 상기 CPU가 아닌 콜트롤러 칩에 의해 생성될 수 있다. 어느 경우이든, 상기 신호들은 버스를 통해 메모리 보드에 접속된다. 현재, 컴퓨터 버스는 복수의 데이터선, 복수의 분리된 어드레스선, 및 복수의 제어선들로 구성된다. 상기 선들이 마더보드 또는 메모리보드와 같은 인쇄회로기판에 에치(etch)될 때, 이들을 리드선이라 한다. 도1에서, 하나의 리드선(오직 2)이 핑거(4)를 통해 CPU로부터 커넥터(5)로 연결되는 것으로 도시된다. 실제로는 복수의 상기 리드선이 있지만, 분명히 하기 위해 하나의 리드선만을 도시한다. 에지 커넥터(5)가 커넥터(8)로 삽입될 때, 리드선(30)을 통해 핑거(4)로부터 메모리보드(10)로 전기적으로 통전된다.

도1을 다시 참조하면, 하나의 FET(전계효과 트랜지스터) 스위치(24)가 메모리보드(10)에 설치되고 각각의 데이터선(DATA LINE)에 직렬로 삽입된다. inter alia, CMOS(Complementary Metal Oxide Semiconductor), 및 TTL(Transitor-Transistor Logic) 스위치를 포함한 다른 형의 스위치가 본 응용에 적용될 수 있다. 어떤 기술이 이용되든지, 상기 스위치는 OFF 상태, 즉 디스에이블(disable) 상태에서는 높은 임피던스를 가져야 하며, ON 상태, 즉 인에이블(enable) 상태에서는 낮은 임피던스와 무시할 수 있는 전파 지연을 가져야 하고, 양자 모두에서는 낮은 커패시턴스를 가져야 한다. 상기 스위치는 ON 상태에서는 양 방향으로 무시할 수 있는 전파 지연을 가진 양방향성(bi-directional)이어야 하고, OFF 상태에서는 입력신호의 전파를 무시할 수 있어야 한다.

실제로는 복수의 데이터 리드선이 있지만, 분명히 하기 위해, 하나의 데이터 리드선(22)만을 도시한다. 상기 스위치는 핑거(6)로부터 FET 스위치(24)의 핀까지의 거리를 최소화하기 위해 가능한 한 에지 커넥터(5)와 가까운 곳에 있어야 한다.

또한, 도1에는 많은 DRAM 칩(A,B,E,F)이 도시된다. 상기 스위치의 다른 해당 핀은 리드선(42)을 통해 DRAM 칩(E,F)과 연결된 데이터 선에 대응하는 DRAM 핀에 접속되고, 상기 리드선(42)은 상기 스위치가 닫힐 때, 즉 ON 상태일 때 리드선(22)과 전기적으로 접속된다. 상기 스위치의 상태는, 선(40)을 통해 스위치(24)를 인에이블시키는 논리 디코더(logic decoder)(26)에 의해 제어된다. 또한, 복수의 스위치가 있어서, 복수의 리드선을 통해 메모리 칩의 데이터 리드선을 구동하고, 상기 스위치에 대한 유일한 인에이블선은 CPU 또는 콘트롤러로부터 제공될 수 있다. 그러나, 분명히 하기 위해 하나의 리드선(42)만을 도시한다.

상기 스위치가 개방될 때, 즉 OFF 상태에 있을 때, 핑거(6)와 리드선(42)간에는 매우 높은 임피던스 접속이 존재한다. 실질적으로, 핑거(6)는 개방회로와 등가인 것처럼 보인다. 상기 스위치에 의해 버스의 데이터선에 공급되는 용량 부하량은 10pF(피코패럿)보다 작다. DRAM 칩에 의해 제공되는 용량 부하 및 상기 DRAM과 대향하는 FET 스위치 측의 와이어(wire)는 데이터 버스선으로부터 완전히 고립된다.

반면, 상기 스위치가 인에이블될 때, 상기 데이터선에는 스위치(24)의 내부접속으로부터 리드선(42) 및 칩(36,16)과의 접속까지 부가적인 용량 부하가 걸린다. 이러한 내부 부하가 25pF라면, 선택된 메모리칩에 의해 기여된 데이터선에 대한 총 부하는, 부가적인 표유용량(stray capacitance)을 포함하여 30pF이다.

일례로, 본 발명을 이용하여 테스트된 16개의 DIMM을 포함하는 전형적인 메모리 시스템을 고려하자. 선택된 DIMM이 전혀 없다면, 각각의 데이터선에 걸리는 총 용량은 DIMM 당 10pF, 즉 총 160pF이 된다.

다음, 특정 메모리 액세스가 이들 16개의 DIMM 중 하나 만을 선택한다고 가정하자. 그러면, 선택되지 않은 15개의 DIMM에 의해 공급된 용량 부하는 DIMM 당 10pF, 즉 150 pF이 된다. 또한, 하나의 선택된 DIMM은 30pF을 기여한다. 따라서, 버스에 공급된 총 용량은 150pF 플러스 30pF, 즉 180pF이 된다.

용량이 50pF 마다 1 나노초(ns)의 지연을 유발한다고 가정하면, 상기 용량으로 발생되는 지연은 3.6 ns가 된다.

비교하기 위해, 스위치가 없는 시스템을 고려하자. 상기 16개의 DIMM은 16 곱하기 30, 즉 480 pF의 용량을 제공한다. 이에 따른 9.6 ns의 지연은 약 3배가 되고, 이로써 본 발명의 큰 개선점을 입증한다.

리드선 당 25pF 대신, 오늘날 산업분야에서 흔한, 리디선 당 50pF를 사용하면, 상기 수치는 훨씬 더 극적이다. 표유용량을 문자 CL로 표현하면, 본 발명의 이용으로 상기 계산은 약 205pF+CL의 용량을 나타내고, 종래의 방법으로는 약 800pF+CL의 용량을 나타내므로 약 5 대 1로 개선한다. 본 발명을 이용한 실험 데이터는 상기 수치를 확인한다.

다른 실시예에서, 상기 FET 스위치를 제어하는 신호(제어신호)는 외부적으로 생성되어 메모리보드에 공급되고, 에지 커넥터를 통해 메모리 보드로 전달된다. 상기 제어신호는, 상기 목적으로 특별히 포함된 제어칩에 의해 메모리 모듈이 내장되는 마더보드에서 생성될 수도 있다. 다른 실시예는 중앙처리장치(CPU) 또는 마더보드에 있는 콘트롤러에서 상기 제어신호를 생성하는 것을 포함한다.

또 다른 실시예에서, 상기 메모리는 마더보드와 일체를 이룬다. 그 결과, 별도의 메모리보드 또는 커넥터가 본 발명에 포함되지 않는다. 그 대신, FET 스위치가 메모리칩과 버스 사이에서 마더보드 본체에 내장되어, 제1 바람직한 실시예의 경우와 마찬가지로 상기 버스를 메모리칩으로부터 고립시키는 기능을 행한다.

또 다른 실시예에서, 상기 FET 스위치 또는 그 상당 부품은, 메모리보드에 있거나, 또는 마더보드 본체에 직접 설치되는 메모리칩 자체 내에 포함된다. 이들 FET 스위치는, 메모리 모듈에 접속되는 버스로부터 차례로 제어된다.

상기 다른 모든 실시예에서, 스위치들은, 전술한 FET 스위치 외에, CMOS 또는 TTL 스위치가 될 수 있다.

첨부된 청구항에서 정의된 본 발명의 범위로부터 벗어나지 않고 본 발명의 범위 내에서 개선 및 변경이 이루어질 수 있음은 명백하다.

본 발명은 개선된 메모리 액세스 속도, 즉, 개선된 메모리 용량을 가진 컴퓨터 시스템에 관한 것이다.

Claims (22)

1. 복수의 커넥터에 전기적으로 접속된 버스를 포함하는 하나의 마더보드(motherboard), 복수의 인쇄회로기판(printed circuit board)을 포함하며, 상기 각각의 보드는 복수의 전자 부품 및 상기 커넥터중 하나와 쌍을 이루는 단자(terminal)들을 접속하는 하나의 코움(comb)을 더 포함하고, 상기 단자들은 이에 접속된 전자부품의 커패시턴스를 포함하는 버스에 하나의 커패시턴스를 제공하는, 전자 시스템의 성능을 향상시키기 위한 방법으로서, 상기 방법은,

   어느 한 순간에 단지 하나의 보드만을 액세스 할 필요가 있도록 상기 시스템을 구성하는 단계;

   ON 상태 및 OFF 상태를 포함하며, 입력 및 출력을 포함하고, 상기 입력은 ON 상태에서는 낮은 저항을 통해, OFF 상태에서는 높은 저항을 통해 출력에 접속되어 상기 코움의 근처에서 상기 각각의 보드에 하나의 스위치를 설치하는 단계;

   상기 각각의 보드에 대한 스위치와 상기 코움 사이에 복수의 리드선을 전기적으로 접속하는 단계;

   상기 각각의 보드에 대한 전자부품과 스위치 사이에 복수의 리드선을 전기적으로 접속하는 단계;

   상기 각각의 보드에 대한 스위치를 ON 또는 OFF 시키기 위한 선택 수단을 제공하는 단계; 및

   어느 한 시점에 단지 하나의 보드만 상기 버스에 접속되고, 접속되지 않은 각각의 보드에 의해 버스에 형성되는 커패시턴스가 상기 접속된 보드에 의해 버스에 형성되는 커패시턴스보다 실질적으로 작고, 이로써 상기 보드들에 의해 버스에 형성되는 결과적인 커패시턴스가 실질적으로 줄어들도록, 다른 보드들의 OFF 상태를 유지함과 동시에 액세스를 요하는 상기 하나의 보드를 ON 시키는 단계를 포함하는, 전자시스템 성능을 향상시키는 방법.
2. 제1항에 있어서, 상기 스위치는 FET(전계효과 트랜지스터) 스위치, CMOS(상보형 금속산화막 반도체) 스위치, 및 TTL(트랜지스터-트랜지스터 논리회로) 스위치를 포함하는 그룹으로부터 선택되는, 전자시스템 성능을 향상시키는 방법.
3. 제2항에 있어서, 상기 전자부품들은 메모리 모듈을 포함하는, 전자시스템 성능을 향상시키는 방법.
4. 각각의 보드가 커패시턴스를 갖는 복수의 전자부품 및 단자들을 접속하는 하나의 코움을 더 포함하는 복수의 인쇄회로기판;

   하나의 마더보드;

   상기 마더보드에 포함되는 하나의 버스;

   대응하는 보드의 코움이 각각의 커넥터에 쌍을 이루어 삽입되어 전기적으로 접속되고, 상기 단자들은 상기 전자부품의 커패시턴스를 포함하는 버스에 커패시턴스를 공급하는, 상기 버스에 전기적으로 접속된 복수의 커넥터;

   ON 상태 및 OFF 상태를 포함하며, 입력 및 출력을 포함하고, 상기 입력은 ON 상태에서는 낮은 저항을 통해, OFF 상태에서는 높은 저항을 통해 출력에 접속되는, 상기 코움의 근처에서 상기 각각의 보드에 설치되는 하나의 스위치;

   상기 각각의 보드에 대한 스위치의 입력과 상기 코움들을 전기적으로 접속하는 복수의 리드선;

   상기 스위치의 출력과 전자부품들을 전기적으로 접속하는 복수의 리드선; 및

   어느 한 시점에 단지 하나의 보드만 상기 버스에 접속되고, 접속되지 않은 각각의 보드에 의해 버스에 형성되는 커패시턴스가 상기 접속된 보드에 의해 버스에 형성되는 커패시턴스보다 실질적으로 작고, 이로써 상기 보드들에 의해 버스에 형성되는 결과적인 커패시턴스가 실질적으로 줄어들도록, 선택되지 않은 보드들의 OFF 상태를 유지함과 동시에 하나의 선택된 보드를 ON 시키는 선택수단을 포함하는, 전자장치.
5. 제4항에 있어서, 상기 각각의 보드는 2개의 분리된 설치면(mounting surface)을 더 포함하며, 상기 스위칭 수단으로 보드의 양면에 있는 부품들을 상호 접속하는 피드스루(feed-through)를 더 포함하고, 상기 전자부품들이 상기 양면에 설치되는, 전자장치.
6. 제5항에 있어서, 상기 선택된 스위치를 ON 및 OFF 시키는 수단은 어드레스 수단을 더 포함하는, 전자장치.
7. 제6항에 있어서, 상기 코움은 데이터신호 및 어드레스신호를 포함하는 신호를 전달하고, 상기 데이터신호는 어드레스신호와 구별되며, 상기 어드레스신호는 상기 어드레스수단을 포함하는, 전자장치.
8. 제7항에 있어서, 상기 보드는 실질적으로 사각형인, 전자장치.
9. 제8항에 있어서, 상기 각각의 코움은 대응하는 지지 구조와 쌍을 이루도록 구성되는, 전자장치.
10. 제9항에 있어서, 상기 전자부품은 메모리소자를 포함하는, 전자장치.
11. 제10항에 있어서, 상기 각각의 코움은 상기 보드의 가장자리(edge)를 따라 위치한, 전자장치.
12. 제11항에 있어서, 상기 스위치는 FET 스위치, CMOS 스위치, 및 TTL 스위치를 포함하는 그룹으로부터 선택되는, 전자장치.
13. 하나 또는 그 이상의 인쇄회로기판;

    각각의 전자부품이 하나의 커패시턴스를 포함하는, 각각의 보드에 설치된 복수의 전자부품;

    하나의 버스;

    ON 상태 및 OFF 상태를 포함하고, 상기 ON 상태에서는 낮은 저항을 가지며, 상기 OFF 상태에서는 높은 저항을 각각 갖는, 각각의 보드에 위치한 하나의 스위치;

    상기 버스와 스위치들 사이에 전기적으로 접속된 복수의 리드선;

    상기 스위치들과 전자부품들 사이에 전기적으로 접속된 복수의 리드선; 및

    어느 한 시점에 단지 하나의 보드만 상기 버스에 접속되고, 접속되지 않은 각각의 보드에 의해 버스에 형성되는 커패시턴스가 상기 접속된 보드에 의해 버스에 형성되는 커패시턴스보다 실질적으로 작고, 이로써 상기 보드들에 의해 버스에 형성되는 결과적인 커패시턴스가 실질적으로 줄어들도록, 선택되지 않은 스위치들의 OFF 상태를 유지함과 동시에 선택된 스위치를 ON 시키는 수단을 포함하는, 전자장치.
14. 제13항에 있어서, 상기 보드들은 메모리보드를 더 포함하고, 상기 선택된 스위치를 ON 및 OFF 시키는 수단이 메모리보드에 위치한, 전자장치.
15. 제14항에 있어서, 상기 메모리보드들은 상기 버스를 포함하는 마더보드에 내장되고, 상기 선택된 스위치들을 ON 및 OFF 시키는 수단은 상기 마더보드에 위치한, 전자장치.
16. 제15항에 있어서, 상기 마더보드는 중앙처리장치를 더 포함하고, 상기 선택된 스위치를 ON 및 OFF 시키는 수단은 상기 중앙처리장치에 의해 생성되는, 전자장치.
17. 제16항에 있어서, 상기 마더보드는 콘트롤러 칩을 더 포함하고, 상기 선택된 스위치를 ON 및 OFF 시키는 수단은 상기 콘트롤러에 칩에 의해 생성되는, 전자장치.
18. 제13항, 14항, 15항, 16항 또는 17항에 있어서, 상기 스위치는 FET 스위치, CMOS 스위치 및 TTL 스위치를 포함하는 그룹으로부터 선택되는, 전자장치.
19. 제13항에 있어서, 상기 보드는 메모리보드를 더 포함하며;

    상기 메모리보드는 메모리칩을 더 포함하고,

    상기 선택된 스위치를 ON 및 OFF 시키는 수단이 상기 메모리칩에 위치한, 전자장치.
20. 제19항에 있어서, 상기 스위치는 FET 스위치, CMOS 스위치 및 TTL 스위치를 포함하는 그룹으로부터 선택되는, 전자장치.
21. 전도성 리드선의 네트워크를 포함하고, 메모리 소자를 부착시키기 위한 패드가 위치한, 절연 기판인 마더보드;

    상기 패드를 통해 마더보드에 설치된 복수의 메모리 소자;

    데이터 및 어드레스 리드선들을 상기 메모리 소자에 도통시키는 데이터 버스;

    ON 상태 및 OFF 상태를 포함하고, ON 상태에서는 낮은 저항을, OFF 상태에서는 높은 저항을 각각 포함하는 복수의 스위치 장치;

    상기 스위치 장치와 메모리 소자 사이에 전기적으로 접속된 복수의 리드선; 및

    상기 버스에 대한 접속이 선택된 메모리 소자에 대해서만 이루어지고, 선택되지 않은 메모리 소자는 상기 버스로부터 절연되도록, 상기 선택된 스위치를 ON 및 OFF 시키는 수단을 포함하는, 전자장치.
22. 제21항에 있어서, 상기 스위치는 FET 스위치, CMOS 스위치 및 TTL 스위치를 포함하는 그룹으로부터 선택되는, 전자장치.