JP2002519871A - コンピュータメモリの速度および容量を向上する装置並びに方法 - Google Patents

コンピュータメモリの速度および容量を向上する装置並びに方法

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Abstract

(57)【要約】 メモリ速度および能力を高める方法および装置はコンピュータデータバス（２）をメモリチップ（１６、３２、３４、３６）から絶縁するために一組の電子的スイッチ（２４）を使用する。この装置は、エッチングされたリード（３０、４２）、ランドおよびフィードスルーを有する１つあるいはそれ以上の多側メモリ基板（１０、１２、１４）を含む。メモリチップは各基板の一方の側あるいは両側に装着されてよい。メモリ基板とマザーボードとの間の接続は接触フィンガ（５）のコームすなわちマザーボード（２８）上のコネクタ（８）と合体するエッジコネクタによって行われる。コンピュータバスのデータラインおよびアドレスラインは互いに明確に区別され、エッジコネクタ（８）を介してメモリ基板に向けられる。１組のＣＭＯＳ・ＴＴＬまたはＦＥＴスイッチ（２４）はコーム（５）に近接して配置され、アドレス、制御またはデータラインの復号化された組み合わせもしくはマザーボード（２８）に配置されたＣＰＵ（３）、コントローラまたは他の復号手段によって与えられる明確に区別される活性化ラインによってオンおよびオフにスイッチングされる。この結果、メモリアクセスのために実際に必要なメモリチップだけがオンにスイッチングされ、他のメモリチップはデータバス（２）から絶縁される。この絶縁のために、スイッチングされない部品の容量はデータバスからは見えなくなり、この結果全容量は低くなり、固有メモリアクセスは速くなる。

Description

【発明の詳細な説明】
【０００１】 （発明の分野） 本発明は、強化したメモリアクセス速度あるいは逆に言えば増強したメモリ容
量を備えたコンピュータシステムに関し、より詳細にはメモリバスおよびメモリ
モジュール間のキャパシタンスを電子的に減少することによってこのような機能
を与えるシステムに関する。
【０００２】 （従来技術についての説明） コンピュータ機能および能力の増大は大容量のＲＡＭ（ランダムアクセスメモ
リ）および高速ＲＡＭメモリの絶え間ない要求を生じさせている。
【０００３】 ＲＡＭの容量および速度を制限する因子はＲＡＭを包含するメモリチップの構
成およびそれらチップを保持するプリント回路基板での相互接続を含んでいる。
【０００４】 それはメモリを組み立てるために当該工業界で今日使用されているメモリ実装
に関しているので、工業界で標準となっている所望のデータバス幅に合致させる
ために、一群のメモリチップがプリント回路基板上で一緒に組み立てられる。こ
れら基板はＳＩＭＭ、ＤＩＭＭ、ＳＯＤＩＭＭ、ＲＩＭＭＳ等として知られてい
る幾つかの形式がある。しかしながら、簡略化のため、用語ＤＩＭＭは以下これ
ら種々の形式のあるものあるいは全てを言及するために使用される。
【０００５】 ＤＩＭＭは基板のエッジにエッジコネクタと呼ばれる導電性パッドを有してお
り、これはコネクタに挿入される時に必要な電気的接続を行い、またＤＩＭＭ基
板に組み立てられるＤＩＭＭおよびメモリチップを支持するように機能する。
【０００６】 一般的に、コネクタはマザーボードに半田付けされ、コンピュータプロセッサ
（ＣＰＵ）からまたはコントローラチップからＤＩＭＭメモリチップまたはＤＲ
ＡＭ（または前に記載したような他形式のメモリチップ）への導電性ラインのチ
ャンネリングを容易にする。これらは共にコンピュータサブシステムを形成する
データライン、アドレスラインおよび制御ラインである。
【０００７】 データラインは双方向性である。それらは、ＣＰＵまたはコントローラの双方
向点をＤＩＭＭ上にあるＤＲＡＭチップの双方向点に接続する。２つの点間のど
の物理的プリントワイヤ長も電子部品、ドライバ（Ｄ）によってドライブされ、
かつ他の電子部品、レシーバ（Ｒ）により受信される。物理的プリントワイヤを
充電する速度は幾つかの因子に依存し、その１つはこのような要求された速度を
与えるためにこのラインをドライブあるいは活性化する電子部品の能力であり、
他は充電されたラインの全容量および他のパラメータである。ラインに蓄積され
る電化量はそのラインの容量によって決定される。物理学の法則により、各プリ
ントワイヤはコンデンサを形成し、その容量はプリントワイヤライン長の容量お
よびそのラインに接続される電子部品の全てのピンおよび回路の容量となる。
【０００８】 Ｄのためのコネクタが特定のシステムに対して所望のメモリ密度を与えるため
にバス上で集群化される時には、各データラインでの蓄積容量は増大する。所望
の速度性能を達成するためには、データラインが再付勢すなわち再ドライブされ
る前にシステムは制限された数のＤＩＭＭをバスに取り付けるようにすることを
指定する。
【０００９】 ＤＩＭＭの現在の構成は、多数のＤＲＡＭがメモリ密度を増大するために互い
に接続されるようになっている。ＤＲＡＭチップの各ピンは特定の容量性負荷を
与える。全てのＤＲＡＭチップを互いに接続するために使用されるプリントワイ
ヤラインは容量性負荷に加わる。ＤＩＭＭでデータラインの入口タブにおいて測
定される全許容容量性負荷はシステム基板設計者によって指定され、どれほど多
くのＤＩＭＭが所望の密度を与えるためにバス上で使用され得るかの制限因子と
なる。
【００１０】 動作の間に、一度にただ１つのＤＩＭＭが選択される。しかしながら、選択さ
れたＤＩＭＭデータラインは全ての他のＤＩＭＭ、コネクタおよびマザーボード
プリントワイヤ長並びに全ての他の因子によって全体のバスに存在する全容量性
負荷に遭遇する。
【００１１】 しかしながら、個々のリードは、特に現代のコンピュータが動作する高速度で
は完全な導体ではない。今日、メモリアクセス速度はナノ秒（１０-9秒）が測定
されており、パーソナルコンピュータでピコ秒（１０-12秒）の兆しがある。
【００１２】 このような速度では、リードの抵抗およびリード間の容量は抵抗容量回路を形
成し、これはコネクタおよびメモリチップ間のパルス移動が低下するようにして
しまい、ある場合には信頼できなくなる点まで落としてしまう。
【００１３】 容量と直列の抵抗が次式に示される時間遅延をもたらすことは周知である。 Δｔ＝１／（ＲＣ）■ ここで、 Δ■＝ＲＣ回路によって生じる時間遅延、 Ｒ＝抵抗値、 Ｃ＝容量値である。
【００１４】 このようなＲＣ遅延の結果、一連の輪郭のはっきりしたパルスはある点で検出
不可能になる。一例として、図２ａに示された理想化したパルスを考慮されたい
。これらは完全な形の角５２、５４を有し、検出するのは容易であるが、このよ
うな波形は高速ではまれにしか見られない。むしろ、常に存在する容量のため各
パルスは立上り時間５６および立下り時間５８を呈する。図２ｃに示されるよう
に、立上り時間６０および立下り時間６２がパルス幅６４に較べて過大になると
、パルスは大きく歪むようになり、検出するのが困難となり、検出不可能となる
恐れがある検出誤差となってしまう。
【００１５】 したがって、メモリがアクセスされ得る速度は負荷の容量および抵抗並びに他
の因子の１次関数となる。容量は特に厄介であり、これは各ラインの容量が他の
ものの容量に加わるためである。容量のこの加わりは、また、メモリ基板に存在
させるために使用され得るメモリチップの数を制限することとなり、これはメモ
リチップが多くなればなるほど、リードが多くなればなるほど、メモリリードが
多くなればなるほど、それだけ大きな容量が導入されるためである。
【００１６】 今日まで、容量を減少して速度を増大するために選択メモリモジュールを非選
択メモリモジュールから絶縁するための何らかの手段を使うことは当該工業界で
措置を取られていなかった。このような絶縁を達成するためのＦＥＴスイッチン
グを使用した従来技術は何ら見出されなかった。
【００１７】 本発明はコネクタに密接して配置した高速ＦＥＴスイッチによってデータリー
ドをエッジコネクタから絶縁することによってこの問題を解決し、これは後に説
明するようにライン容量の加わり効果を効果的に打ち消す。
【００１８】 （発明の概要） 本発明の一般的な目的は能力を犠牲にすることなしにコンピュータシステムで
使用するための高速ＲＡＭメモリを提供することである。本発明のさらに一般的
な目的は速度を犠牲にすることなしに高能力メモリを二者択一的に提供すること
である。本発明の具体的な目的はメモリのデータラインが見る容量を電子的に減
少することによってこのような高速または高能力メモリを提供することである。
【００１９】 本発明の１つの態様によれば、電子装置は、導電性リードのネットワークを有
しかつ付与されるステーションを含んだ絶縁基板の１つあるいはそれ以上のプリ
ント回路基板と、電子部品を取り付けるパッドと、基板と一体的になった接続端
子のコームであって、合体構造上の接続ポートと係合するように構成されたコー
ムと、基板に装着された多数の電子部品とを含んでいる。また、オン状態および
オフ状態を有する複数のスイッチング装置が設けられる。各スイッチング装置は
オン状態では低抵抗値をオフ状態では高抵抗値を有している。これらスイッチは
コームに近接して基板に装着される。更に、複数のリードがコームおよびスイッ
チング装置間にかつスイッチング装置および電子部品間に接続される。最後に、
選択されたスイッチをオンおよびオフにする手段が設けられる。コーム間の接続
が選択された部品に対してだけスイッチされると、非選択の部品はコームから絶
縁される。
【００２０】 本発明の他の特徴によれば、基板は、更に、２つの別々の装着表面を含み、か
つ基板の両側上の部品をスイッチング手段と相互接続するフィードスルーをも含
み、その場合電子部品は両表面に装着される。
【００２１】 本発明の他の特徴によれば、選択されたスイッチをオンおよびオフにするため
にアドレス手段が使用される。
【００２２】 本発明の更に他の特徴によれば、コームはデータ信号とアドレス信号とを含む
信号を担い、その際にデータ信号はアドレス信号から明確に識別され、アドレス
信号はアドレス手段を与える。
【００２３】 更に他の特徴によれば、基板は実質的に四角形である。
【００２４】 本発明の更に他の特徴によれば、コームは支持構造体と合体するように構成さ
れている。
【００２５】 他の特徴によれば、電子部品はメモリ素子を含んでいる。
【００２６】 本発明の更に他の特徴によれば、コームは基板のエッジに沿って配置される。
【００２７】 本発明の更に他の特徴によれば、スイッチ素子としてＣＭＯＳ・ＴＴＬスイッ
チが使用される。
【００２８】 本発明の最後の特徴によれば、電界効果トランジスタ（ＦＥＴ）がスイッチと
して使用される。
【００２９】 （好適実施例の詳細な説明） 本発明のこれらおよびさらなる特徴は付随の明細書および好適実施例を示す図
面を参照すればより良く理解されることであろう。
【００３０】 ここで、図１を参照すると、メモリ組立体は３つのボードすなわち基板１０、
１２、１４からなる。基板１０はエッジコネクタ５を含み、これはまたコネクタ
１２と合体する多数のフィンガを含んでおり、このコネクタはマザーボード２８
に装着されている。基板はこのような基板の標準に従って実質的に四角形である
。理解されるように、エッジコネクタは個々の導電性フィンガのコーム状アレイ
である。この実施例においては３つの基板が含まれているが、本発明において含
まれてもよい基板の数に固有の制限はないことを留意されるべきである。
【００３１】 図示された基板は実際には互いに結合された多数の接続層である多層基板であ
ってもよい。種々の層間および図示される３つの基板間の相互接続は、各基板の
幅を延びかつ各層上の導電性材料と接続してもよいフィードスルー、めっきスル
ーホールに依る。基板上に装着された図示のチップは導電性装着パッドにより電
気的に接続され、これらパッドはコンピュータチップのピンおよび基板上のリー
ド間で良好な接触を可能とするように拡張導電性領域を与える。
【００３２】 図１には示されていないが、コンピュータチップのできるだけ最も大きな密度
を与えるためにこれらチップを各基板の両装着表面に装着することが往々望まれ
る。導電材料の多くの層がどのようにして各基板で使用されるかに拘わらず、た
だ２つの装着表面が利用可能であることは明白である。
【００３３】 マザーボード２８に装着されて示されているのはＣＰＵ３であり、これは本発
明の一部ではない。メモリ基板に伝えられる信号はＣＰＵではなくコントローラ
チップによって発生されてもよい。いずれにしても、コンピュータバスは多数の
データライン、多数の個別のアドレスラインおよび多数の制御ラインからなる。
これらのラインがマザーボードまたはメモリ基板のようなプリント回路基板上に
エッチングされている時に、それらはリードと呼ばれる。図１において、単一の
リード２だけがＣＰＵからフィンガ４を介してコネクタ５に延びるように示され
ている。この単一のリードは、実際は多数のこのようなリードがあるが、明瞭化
のために示されている。エッジコネクタ５がコネクタ８に挿入されると、フィン
ガ４からリード３０を介してメモリ基板１０への導電状態が生じる。
【００３４】 更に図１を参照すると、ＦＥＴ（電界効果トランジスタ）スイッチ２４がメモ
リ基板１０に装着され、各データラインと直列に挿入されている。とりわけＣＭ
ＯＳ（相補型金属酸化膜半導体）およびＴＴＬ（トランジスタトランジスタ論理
回路）スイッチを含む他形式のスイッチがこれに適用可能であることに留意され
たい。どのような技術が使用されても、このスイッチはオフすなわち非活性化状
態において高いインピーダンスと、オンすなわち活性化状態において低いインピ
ーダンスおよび無視できる伝播遅延と、両状態において低い容量とを持たなけれ
ばならない。このスイッチはオン状態で双方向性で、両方向で伝播遅延は無視で
き、オフ状態では入力信号の伝送は無視できる。
【００３５】 実際には多数のリードが存在するが、単一のデータリード２２が明瞭化のため
に示されている。スイッチはフィンガ６からＦＥＴスイッチ２４のピンまでのリ
ード２２の長さを最小化するためにできるだけエッジコネクタ５に近づけて配置
される。
【００３６】 また図１に示されているのは多数のＤＲＡＭチップＡ、Ｂ、ＥおよびＦである
。スイッチの他の対応するピンはリード４２によってＤＲＡＭチップＥおよびＦ
に関連したデータラインに対応するＤＲＡＭピンにワイヤ接続されており、この
リード４２はスイッチが閉じている時すなわちオン状態にある時にはリード２２
に電気的に接続される。スイッチの状態はスイッチ２４をライン４０を介して活
性化する論理デコーダ２６によって制御される。同様、メモリチップのデータリ
ードを多数のリードを介してドライブする多数のスイッチがあり、スイッチへの
特異な活性化ラインはＣＰＵまたはコントローラから与えられることができるが
、明瞭化のために単一のリード４２が示されている。
【００３７】 スイッチが開いている時すなわちオフ状態の時には、フィンガ６およびリード
４２間には極めて高いインピーダンスの接続が与えられる。実際上、フィンガ６
は開回路と同等のものと考えられる。スイッチによりバスのデータラインに与え
られる容量性負荷の量は１０ｐＦ（ピコファラッド）よりも少ない。ＤＲＡＭに
対面するＦＥＴスイッチの側でのＤＲＡＭチップおよびワイヤによって与えられ
る容量性負荷はデータバスラインから全体的に絶縁される。
【００３８】 他方、スイッチが活性化されている時すなわちオンの時には、データラインは
リード４２までのスイッチ２４の内部接続およびチップ３６および１６までのそ
の接続からの追加の容量性負荷を見る。この内部負荷が２５ｐＦである場合、選
択されたメモリチップによって与えられるデータラインへの全体の負荷は３０ｐ
Ｆとなり、これは追加の５ｐＦの浮遊容量を含んでいる。
【００３９】 ここで、一例として、本発明を用いて試験された１６のＤＩＭＭを含んでいる
典型的なメモリシステムを考える。ＤＩＭＭが選択されていなければ、各データ
ラインが見る全容量はＤＩＭＭ当り１０ｐＦすなわち全体で１６０ｐＦとなる。
【００４０】 次に、特定のメモリアクセスが１６のＤＩＭＭのうちの単一のものだけを選択
するものと想定する。この際に、選択されない１５のＤＩＭＭによって与えられ
る容量性負荷はＤＩＭＭ当り１０ｐＦすなわち１５０ｐＦとなる。更に、単一の
選択されたＤＩＭＭは３０ｐＦを加える。従って、バスに与えられる全容量は１
５０ｐＦプラス３０ｐＦすなわち１８０ｐＦとなる。
【００４１】 容量が各５０ｐＦに対して１ナノ秒（ｎｓ）の遅延を生じさせるものとすれば
、この容量による遅延は３．６ｎｓとなる。
【００４２】 これに対して、スイッチがないシステムを考える。１６のＤＩＭＭは１６×３
０すなわち４８０ｐＦの容量を呈する。９．６ｎｓの結果の遅延は約３倍大きく
、これは本発明の大きな改善を実証する。
【００４３】 今日工業界で普通であるようにリード当り２５ｐＦでなくリード当り５０ｐＦ
の値を用いると、値はましてはなおさら劇的となる。文字ＣＬで浮遊容量を表す
と、計算により本発明の使用では約２０５ｐＦ＋ＣＬ、標準方法を用いては約８
００ｐＦ＋ＣＬの容量が求められ、これは約５対１の改善を示す。本発明を用い
る実験データはこれらの値を裏付ける。
【００４４】 別態様の実施例においては、ＦＥＴスイッチを制御する信号（制御信号）はメ
モリ基板に対して外部的に発生され、エッジコネクタを介してメモリ基板に送ら
れる。この制御信号は、この目的のために特別に含まれたコントローラチップに
よってメモリモジュールが装着されたマザーボード上で発生されてもよい。別態
様の実施例はマザーボードに配置された中央処理ユニット（ＣＰＵ）またはコン
トローラでのこの制御信号の発生を示している。
【００４５】 他の別態様の実施例においては、メモリはマザーボードの一体部品である。従
って、個別のメモリ基板またはコネクタは本発明と関連を持たない結果となり、
その代わりにＦＥＴスイッチはマザーボードそれ自体にメモリチップおよびバス
間に装着され、第１の好適実施例と同様にバスをメモリチップから絶縁する上で
同一の機能を果たす。
【００４６】 なお他の実施例においては、ＦＥＴスイッチまたはそれと等価物はそれら自体
メモリチップ内に含まれるが、これはメモリ基板上にまたはそれ自体直接マザー
ボード上に配置されてもよい。これらのＦＥＴスイッチもまたメモリモジュール
に接続されたバスから制御される。
【００４７】 これら別態様の実施例の全てにおいて、スイッチは前述のＦＥＴスイッチに加
えてＣＭＯＳまたはＴＴＬスイッチであってもよい。
【００４８】 添付の特許請求の範囲において定義された本発明の範囲から逸脱することなく
本発明の範囲内で改良および変形が行なわれてよいことは明らかである。
【図面の簡単な説明】
【図１】 多基板メモリ構造体上の電子部品を示す本発明の斜視図を示す。
【図２ａ】 遅延がない場合のメモリタイミング図を示す。
【図２ｂ】 わずかな遅延がある場合のメモリタイミング図を示す。
【図２ｃ】 大きな遅延がある場合のメモリタイミング図を示す。
───────────────────────────────────────────────────── フロントページの続き (81)指定国 ＥＰ(ＡＴ，ＢＥ，ＣＨ，ＣＹ， ＤＥ，ＤＫ，ＥＳ，ＦＩ，ＦＲ，ＧＢ，ＧＲ，ＩＥ，Ｉ Ｔ，ＬＵ，ＭＣ，ＮＬ，ＰＴ，ＳＥ)，ＯＡ(ＢＦ，ＢＪ ，ＣＦ，ＣＧ，ＣＩ，ＣＭ，ＧＡ，ＧＮ，ＧＷ，ＭＬ， ＭＲ，ＮＥ，ＳＮ，ＴＤ，ＴＧ)，ＡＰ(ＧＨ，ＧＭ，Ｋ Ｅ，ＬＳ，ＭＷ，ＳＤ，ＳＬ，ＳＺ，ＵＧ，ＺＷ)，Ｅ Ａ(ＡＭ，ＡＺ，ＢＹ，ＫＧ，ＫＺ，ＭＤ，ＲＵ，ＴＪ ，ＴＭ)，ＡＥ，ＡＬ，ＡＭ，ＡＴ，ＡＵ，ＡＺ，ＢＡ ，ＢＢ，ＢＧ，ＢＲ，ＢＹ，ＣＡ，ＣＨ，ＣＮ，ＣＵ， ＣＺ，ＤＥ，ＤＫ，ＥＥ，ＥＳ，ＦＩ，ＧＢ，ＧＤ，Ｇ Ｅ，ＧＨ，ＧＭ，ＨＲ，ＨＵ，ＩＤ，ＩＬ，ＩＮ，ＩＳ ，ＪＰ，ＫＥ，ＫＧ，ＫＰ，ＫＲ，ＫＺ，ＬＣ，ＬＫ， ＬＲ，ＬＳ，ＬＴ，ＬＵ，ＬＶ，ＭＤ，ＭＧ，ＭＫ，Ｍ Ｎ，ＭＷ，ＭＸ，ＮＯ，ＮＺ，ＰＬ，ＰＴ，ＲＯ，ＲＵ ，ＳＤ，ＳＥ，ＳＧ，ＳＩ，ＳＫ，ＳＬ，ＴＪ，ＴＭ， ＴＲ，ＴＴ，ＵＡ，ＵＧ，ＵＳ，ＵＺ，ＶＮ，ＹＵ，Ｚ Ａ，ＺＷ 【要約の続き】 びオフにスイッチングされる。この結果、メモリアクセ スのために実際に必要なメモリチップだけがオンにスイ ッチングされ、他のメモリチップはデータバス（２）か ら絶縁される。この絶縁のために、スイッチングされな い部品の容量はデータバスからは見えなくなり、この結 果全容量は低くなり、固有メモリアクセスは速くなる。

Claims (22)

    【特許請求の範囲】
  1. 【請求項１】 多数のプリント回路基板と複数のコネクタに電気的に接続さ
    れたバスを含むマザーボードとを備え、各基板が多数の電子部品および前記コネ
    クタの１つと合体する接続端子のコームを更に備え、前記端子はこれら端子に接
    続された前記電子部品の容量を含む容量を前記バスに与えるような電子システム
    の性能を高める方法において、 単一の基板のみが任意の時刻でのアクセスを必要とされるように前記システム
    を構成し、 オン状態およびオフ状態を有しかつ入力および出力を有し、オン状態では低い
    抵抗値またオフ状態では高い抵抗値により入力が出力に接続されるようになって
    おり、前記コームに近接して前記基板に装着されたスイッチをこのような基板の
    各々に装着し、 複数のリードをこのような基板毎に前記コームと前記スイッチとの間に導電的
    に接続し、 複数のリードをこのような基板毎に前記スイッチと前記電子部品との間に導電
    的に接続し、 各基板毎に前記スイッチをオンまたはオフにする選択手段を設け、 アクセスを要求する単一の基板を、他の基板をオフに維持した状態で同時にス
    イッチ・オンするようになっており、 そのため、前記単一の基板のみが任意の時間に前記バスに接続され、非接続の
    基板のそれぞれによって前記バスに与えられる容量が接続された基板によって前
    記バスに与えられる容量よりも実質的に小さくなるようにされ、前記基板によっ
    て前記バスに与えられる結果の容量はそれによって減少されることを特徴とする
    方法。
  2. 【請求項２】 請求項１記載の方法において、前記スイッチは電界効果トラ
    ンジスタスイッチ、相補型金属酸化膜半導体スイッチおよびトランジスタトラン
    ジスタ論理スイッチからなる群から選択されることを特徴とする方法。
  3. 【請求項３】 請求項２記載の方法において、前記電子部品はメモリモジュ
    ールからなることを特徴とする方法。
  4. 【請求項４】 電子装置において、 それぞれが容量を有する多数の電子部品と端子を接続するコームとを備えた多
    数のプリント回路基板と、 マザーボードと、 前記マザーボード上に含まれたバスと、 前記バスに電気的に接続された多数のコネクタであって、それらの各々には対
    応する基板のコームが合体して挿入されかつ電気的に接続され、前記端子が前記
    部品の容量を含む容量を前記バスに与えるようなコネクタと、 前記コームに近接してこのような基板の各々上に装着されたスイッチであって
    、オン状態およびオフ状態を有しかつ入力および出力を有し、オン状態では低い
    抵抗値およびオフ状態では高い抵抗値により入力が出力に接続されるようにされ
    たスイッチと、 このような基板毎に前記コームと前記スイッチの入力とを導電的に接続する複
    数のリードと、 前記スイッチの出力と前記電子部品とを導電的に接続する複数のリードと、 単一の選択された基板のスイッチを、非選択の基板をオフに維持した状態で同
    時にオンにする選択手段とを具備し、 単一の基板のみが任意の時間に前記バスに接続され、非接続の基板の各々によ
    って前記バスに与えられる容量が接続された基板によって前記バスに与えられる
    容量よりも実質的に小さくなるようにされ、前記基板によって前記バスに与えら
    れる結果の容量はその結果として実質的に減少されることを特徴とする装置。
  5. 【請求項５】 請求項４記載の装置において、それぞれの基板は２つの個別
    の装着表面を更に備えており、更に前記基板の両側上の前記部品を前記スイッチ
    ング手段と相互接続するフィードスルーを備えており、前記電子部品は両前記表
    面に装着されたことを特徴とする装置。
  6. 【請求項６】 請求項５記載の装置において、選択されたスイッチをオンお
    よびオフにする前記手段はアドレス手段を更に備えたことを特徴とする装置。
  7. 【請求項７】 請求項６記載の装置において、前記コームはデータ信号およ
    びアドレス信号からなる信号を伝達するようになっており、前記データ信号は前
    記アドレス信号から明確に区別されるようになっており、前記アドレス信号は前
    記アドレス手段を構成することを特徴とする装置。
  8. 【請求項８】 請求項７記載の装置において、前記基板は実質的に四角形で
    あることを特徴とする装置。
  9. 【請求項９】 請求項８記載の装置において、それぞれのコームは対応する
    支持構造と合体するように構成されたことを特徴とする装置。
  10. 【請求項１０】 請求項９記載の装置において、前記電子部品はメモリ素子
    からなることを特徴とする装置。
  11. 【請求項１１】 請求項１０記載の装置において、それぞれのコームは前記
    基板のエッジに沿って配置されたことを特徴とする装置。
  12. 【請求項１２】 請求項１１記載の装置において、前記スイッチは電界効果
    トランジスタスイッチ、相補型金属酸化膜半導体スイッチおよびトランジスタト
    ランジスタ論理スイッチからなる群から選択されることを特徴とする装置。
  13. 【請求項１３】 電子装置において、 １つあるいはそれ以上のプリント回路基板と、 各基板に装着され、各々が容量を有する多数の電子部品と、 バスと、 各々の基板上に配置されたスイッチであって、オン状態およびオフ状態を有し
    、各スイッチがオン状態では低い抵抗値とオフ状態では高い抵抗値とを有するよ
    うにされたスイッチと、 前記バスおよび前記スイッチ間に導電的に接続された複数のリードと、 前記スイッチおよび前記電子部品間に導電的に接続された複数のリードと、 非選択のスイッチをオフに維持したままで選択されたスイッチを同時にオンに
    する手段とを具備し、 単一の基板のみが任意の時間に前記バスに接続され、非接続の基板のそれぞれ
    によって前記バスに与えられる容量が接続された基板によって前記バスに与えら
    れる容量よりも実質的に小さくなるようにされ、前記基板によって前記バスに与
    えられる結果の容量はその結果として実質的に減少されることを特徴とする装置
    。
  14. 【請求項１４】 請求項１３記載の装置において、前記基板はメモリ基板を
    更に具備しており、選択されたスイッチをオンおよびオフにする前記手段は前記
    メモリ基板上に配置されたことを特徴とする装置。
  15. 【請求項１５】 請求項１４記載の装置において、前記メモリ基板はバスを
    含んでいるマザーボードに装着されており、選択されたスイッチをオンおよびオ
    フにする前記手段は前記マザーボードに配置されたことを特徴とする装置。
  16. 【請求項１６】 請求項１５記載の装置において、前記マザーボードは中央
    処理ユニットを更に具備しており、選択されたスイッチをオンおよびオフにする
    前記手段は前記中央処理ユニットによって発生されることを特徴とする装置。
  17. 【請求項１７】 請求項１６記載の装置において、前記マザーボードはコン
    トローラチップを更に具備しており、選択されたスイッチをオンおよびオフにす
    る前記手段は前記コントローラチップによって発生されることを特徴とする装置
    。
  18. 【請求項１８】 請求項１３、１４、１５、１６または１７記載の装置にお
    いて、前記スイッチは電界効果トランジスタスイッチ、相補型金属酸化膜半導体
    スイッチおよびトランジスタトランジスタ論理スイッチからなる群から選択され
    ることを特徴とする装置。
  19. 【請求項１９】 請求項１３記載の装置において、 前記基板はメモリ基板を更に具備しており、 前記メモリ基板はメモリチップを更に具備しており、 選択されたスイッチをオンおよびオフにする前記手段は前記メモリチップ上に
    配置されたことを特徴とする装置。
  20. 【請求項２０】 請求項１９記載の装置において、前記スイッチは電界効果
    トランジスタスイッチ、相補型金属酸化膜半導体スイッチおよびトランジスタト
    ランジスタ論理スイッチからなる群から選択されることを特徴とする装置。
  21. 【請求項２１】 電子装置において、 導電性リードのネットワークを付与して有している絶縁基板のマザーボードと
    、 前記マザーボード上に配置され、メモリ素子を取り付けるパッドと、 前記パッドにより前記マザーボード上に装着された多数のメモリ素子と、 データおよびアドレスリードを前記メモリ素子に導くデータバスと、 オン状態およびオフ状態を有する複数のスイッチング装置であって、それぞれ
    のスイッチング装置がオン状態では低い抵抗値をオフ状態では高い抵抗値を有す
    るようなスイッチング装置と、 前記ハブおよび前記スイッチング装置間に導電的に接続される複数のリードと
    、 前記スイッチング装置および前記メモリ素子間で導電的に接続される複数のリ
    ードと、 選択されたスイッチをオンおよびオフにする手段とを具備し、 前記バスへの接続が選択されたメモリ素子のみに対して行われ、非選択のメモ
    リ素子は前記ハブから絶縁されることを特徴とする装置。
  22. 【請求項２２】 請求項２１記載の装置において、前記スイッチは電界効果
    トランジスタスイッチ、相補型金属酸化膜半導体スイッチおよびトランジスタト
    ランジスタ論理スイッチからなる群から選択されることを特徴とする装置。
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