KR20010038866A - 하위 프로세서의 인터페이스 제어장치 - Google Patents

Abstract

본 발명 대용량 교환시스템에 있어 하위 프로세서의 인터페이스 제어장치는, 하위 프로세서의 각 포트별로 해당 하드웨어 유니트들을 랜덤하게 제어할 수 있도록 하드웨어 유니트와 백보드 사이에 순차적으로 TD-버스를 실장하는 공통버스 인터페이스 수단과, 상기 공통버스 인터페이스 수단을 통해 하위프로세서의 각 포트가 서로 다른 하드웨어 유니트의 TD-버스를 우선순위에 따라 선택하는 TD-버스 선택수단을 포함한 것을 특징으로 한다.

이 같은 본 발명에 의하면, 각 하위프로세서가 관리하는 하드웨어 유니트 인터페이스를 랜덤하게 점유함과 동시에 하위 프로세서의 각 포트가 서로 다른 하드웨어 유니트를 제어할 수 있도록 함으로써, 기존 하위프로세서에서 하드웨어 유니트들을 엑세스 또는 제어하고자 할 때 TD-버스 케이블이 백보드의 해당 포트에 직접 연결되던 고정포트 할당방식을 개선하여 랜덤 포트 할당방식에 따른 임의 포트별 이중화 방식과 하드웨어 유니트의 종류에 관계없이 하위프로세서 포트의 효율적인 사용으로 시스템 신뢰성을 향상시킬 수 있도록 함에 있다.

Description

하위 프로세서의 인터페이스 제어장치 {Device for interface control of Peripheral Processor}

본 발명에 따른 하위 프로세서의 인터페이스 제어장치는, 특히 하위 프로세서가 관리하는 하드웨어 유니트의 인터페이스를 랜덤하게 점유하도록 한 하위 프로세서의 인터페이스 제어장치에 관한 것이다.

일반적인 대용량 교환 시스템의 하위 프로세서(PP; Peripheral Processor)는 TDX-10A의 ASS(Access Switching Subsystem)내에 포함되는 유니트(unit)이며, 기능상 고 신뢰도를 요하므로 부하분담 또는 이중화 형태로 구성되고, 방대한 양의 프로그램을 저장하기 위한 메모리 기능과 이를 수행하기 위한 연산 처리 기능을 담당하고 있다.

이와 함께 다른 하위 프로세서들과 통신을 위한 IPC(Inter-Processor Communication) 기능과 하드웨어 유니트(H/W device)와의 시리얼 통신 기능 및 유니트내의 폴트(fault)를 검출하고 이를 메인 프로세서에 알리기 위한 경보 송출기능을 갖도록 구성되어 있다.

그리고, 시스템 내의 하드웨어 구성은 글로벌 버스 기능을 갖는 PIHA-N(Perpheral Processor Interface Hardware Assembly; TDX-10A 하위프로세서의 H/W 명) 보드와 PCBB(Perpheral Processor Interface Compact Backboard), PPBB-N(Perpheral Processor BcakBoard -Newtype) 등의 백보드로 이루어져 있다.

종래 하위 프로세서의 인터페이스 제어장치는 다음과 같다.

도 1은 하위 프로세서의 구조를 보인 개략 구성도이며, 도 2는 하위 프로세서의 인터페이스 제어장치의 구성도이다.

도 1를 참조하면, PIHA-N A보드(1)와 PIHA-N B보드(2)로 이중화되고 가입자 및 중계선, 여러 시험 장비를 운용하거나 관리하는 하위 프로세서(PP)(1,2)와, 상기 하위 프로세서(1,2)와 TD-버스(Telephony Data Bus)(3)(4)로 연결되는 다수개의 하드웨어 유니트(A H/W 0,1)(B H/W 0,1)(21~24)로 구성된다.

그리고, 상기 하위 프로세서(1)(2)에는 일정 포트를 가지고 TD-버스(3)(4)로 연결되어 다수개의 하드웨어 유니트(21~24)와 인터페이스하기 위한 TD-버스 인터페이스 제어로직(PPTDI;PP Telephony Bus Interface)(11)(12)이 구성된다.

도 2를 참조하면, 하위 프로세서 백보드(10)에 구성되는 이중화된 하위 프로세서(PIHA 0A,0B)(PIHA 1A,1B)의 포트(A,B,C,D PORT)(1A,1B)(2A,2B)와, 상기 포트(1A,1B)(2A,2B) 중 임의의 포트에 1:1로 다수개의 하드웨어 유니트(21)(22)(23)(24)가 TD-버스로 연결된 구성이다.

상기와 같이 구성되는 종래 하위 프로세서의 인터페이스 제어장치에 대하여 설명하면 다음과 같다.

먼저, 도 1을 참조하면, 하위프로세서(1,2)는 PIHA-N이라는 보드가 A,B측면(1)(2)으로 이중화되고 응용 프로그램에 따라 가입자 및 중계선 하드웨어 유니트의 제어와 타이밍 스위치 및 여러 신호 시험장비를 운용하거나 관리하는 실시간 처리를 요구하는 일을 수행한다.

이를 위해, 하위프로세서(1)(2) 각각에는 TD-버스 인터페이스 제어로직(11)(12)이 TD-버스(Telephony Data Bus)(3)(4)를 통해 다수개의 하드웨어 유니트(21~24) 각각에 직접 연결된다.

그리고, 상기 TD-버스 인터페이스 제어로직(11)(12)에는 1매의 PIHA-N당 4포트를 가지며 이중화 측면을 고려하면 8개의 포트를 가지고 각 하위프로세서(1)(2)에 필요한 각각의 하드웨어 유니트들(21~24)과 TD-버스(3,4)로 연결되어 인터페이스 한다.

여기서, 상기 TD-버스(3)(4)는 이중화된 하위프로세서(1,2)에서 PIHA-N A보드(1)에 위치한 프로세서에 연결되는 실제적인 버스(3)와 PIHA-N B보드에 위치한 프로세서에 연결되는 실제적인 버스(4)로 이루어진다.

따라서, PIHA-N A보드(1)는 TD-버스(3)만을, PIHA-N B 보드(2)는 TD-버스(4)만을 통하여 각 하드웨어 유니트(21~25)를 엑세스할 수 있다.

한편, 하드웨어 유니트(21~24)와 하위 프로세서와의 TD-버스 연결은 도 2에 도시된 바와같이, 하위 프로세서 백 보드(10)의 해당 포트 위치와 제어하고자 하는 하드웨어 유니트(21~24) 쪽의 백보도 사이에 1:1 TD-버스 케이블로 연결된다.

즉, 하위프로세서 백보드(10)에 구비되는 각각의 포트(1A,1B)(2A,2B)는 보드(PIHA 0A와 PIHA 0B)(PIHA 1A와 PIHA 1B)별로 이중화되어 하드웨어 유니트(21~24)와 TD-버스로 1:1로 연결된다.

그리고, 상기 포트(1A,1B)에 구비되는 A,B포트는 TD-버스를 통해 1:1로 연결된 하드웨어 유니트(21)(22)와 인터페이스하며, 포트(2A,2B)에 구비되는 A,B포트는 TD-버스를 통해 1:1로 하드웨어 유니트(23)(24)와 인터페이스가 가능하게 한다.

즉, TD-버스에 의해 상기 하드웨어 유니트(21~24)를 중심으로 하위 프로세서 보드가 이중화되어 있기 때문에 보드별 이중화 방식이고, 각 포트에 1:1로 연결되어 있으므로 고정 포트 할당방식에 따른 것이다.

하위프로세서(1)(2)의 포트 할당방식이 고정 포트 할당방식이므로 다수개의 하드웨어 유니트(21~24)의 인터페이스는 각 하위프로세서(1)(2)에서 실행되는 응용 프로그램에 따라 그 기능이 결정된다.

예를 들면, 교환 시스템에서 가장 많이 사용되는 가입자와 중계선 하드웨어 유니트를 제어하기 위해선 서브시스템 당 가입자를 담당하는 2매의 PIHA-N보드, 중계선을 담당하는 2매의 PINA-N보드가 필요하게 된다.

이때, 1매의 PINA-N보드가 4개의 포트(A,B,C,D)를 가지며 이중화 관련 2매의 PIHA-N보드가 필요하므로 모두 8개 포트들을 가지고 가입자 및 중계선 등의 하드웨어 유니트를 제어한다.

그러나, 시스템 형상이 가입자의 경우 2048가입자 이하, 중계선의 경우 16E1이하인 경우에 실제 각 하위프로세서(1,2)들은 4개의 포트중 1개의 포트인 A포트만을 사용하고 나머지 3개 포트(B,C,D)는 사용하지 않는 자원의 낭비를 초래한다. 즉, 이중화를 고려한다면 8개의 포트중 1개의 포트만 사용하는 것이다.

또한, 하위프로세서(1,2)의 TD-버스를 통한 하드웨어 인터페이스 구조가 풀(full) 실장이 아닌 경우, 각 하위프로세서(1,2)의 해당 하드웨어 유니트(21~24)를 엑세스하는 TD-버스의 포트 자원이 낭비되는 문제가 있다.

그리고, 이중화로 동작하는 하위프로세서의 포트가 불량인 경우 다른 포트로의 점유가 불가능하기 때문에 시스템 운용에 지장을 초래할 수 있는 문제가 있다.

본 발명은 상기한 종래의 문제를 해결하기 위해 안출된 것으로서, 각 하위프로세서가 관리하는 하드웨어 유니트 인터페이스를 랜덤하게 점유하도록 우선순위에 따라 포트를 배정하여 하위 프로세서의 각 포트가 서로 다른 하드웨어 유니트를 제어할 수 있도록 함으로써, 기존 하위프로세서에서 하드웨어 유니트들을 엑세스 또는 제어하고자 할 때 고정 할당 방식으로 TD-버스 케이블이 직접적으로 백보드의 해당 포트에 연결되던 구조를 개선하여 랜덤 포트 할당방식에 따른 임의 포트별 이중화 방식과 하드웨어 유니트의 종류에 관계없이 하위프로세서 포트의 효율적인 사용을 가능하게 하는 데 그 목적에 있다.

도 1은 종래 교환시스템의 하위 프로세서의 인터페이스 구조를 보인 구성도.

도 2는 종래 하위 프로세서의 인터페이스 제어장치의 블럭 구성도.

도 3은 본 발명에 따른 교환 시스템의 하위 프로세서의 인터페이스 구조를 보인 구성도.

도 4는 본 발명에 따른 하위 프로세서의 인터페이스 제어장치의 구성도.

＜ 도면의 주요부분에 대한 부호의 설명＞

1,2,31,32...하위 프로세서 11,12,311,312...TD-버스 인터페이스제어 로직

21~24,41~44...하드웨어 유니트 10,30... 하위 프로세서 백보드

1A,1B,2A,2B,31A,32A,31AB...포트 33... 공통버스 인터페이스부

34... TD-버스 선택부

상기한 목적 달성을 위한 본 발명에 따른 하위 프로세서의 인터페이스 제어장치는,

하위 프로세서의 각 포트별로 해당 하드웨어 유니트들을 랜덤하게 제어할 수 있도록 각 하드웨어 유니트와 백보드 사이에 순차적으로 TD-버스를 실장하는 공통버스 인터페이스 수단과, 상기 공통버스 인터페이스 수단을 통해 하위프로세서의 각 포트가 서로 다른 하드웨어 유니트를 제어하도록 TD-버스를 선택하는 TD-버스 선택수단을 포함한 것을 특징으로 한다.

여기서, 상기 TD-버스 선택수단은 하위 프로세서의 각각의 포트가 서로 다른 하드웨어 유니트들을 제어할 수 있도록 랜덤 포트 할당 방식으로 우선순위에 따라 포트를 배정하는 것을 특징으로 한다.

이하 첨부된 도면을 참조하여 설명하면 다음과 같다. 도 3은 하위 프로세서의 구조를 보인 개략 구성도이며, 도 4는 하위 프로세서의 인터페이스 제어장치의 구성도이다.

하위 프로세서(31,32)의 각 포트별(31A)(32A)로 해당 하드웨어 유니트들(41~44)을 랜덤하게 제어할 수 있도록 각 하드웨어 유니트(41~44)와 백보드(30) 사이에 순차적으로 TD-버스를 실장하는 공통버스 인터페이스부(33)와, 상기 공통버스 인터페이스부(33)를 통해 하위프로세서(31,32)의 각 포트(31A,32A)가 서로 다른 하드웨어 유니트(41~44)를 제어하도록 TD-버스를 선택하는 TD-버스 선택부(34)를 포함한 것을 특징으로 한다.

미 설명 부호 31은 PIHA-N A보드, 32는 PIHA-N B보드 311,312는 TD-버스 인터페이스 제어로직(PPTDI), 31AB는 스페어 포트(SPARE PORT)이다.

이하 첨부된 도면을 참조하여 설명하면 다음과 같다.

먼저, 하위 프로세서(31,32)의 백보드(30)에 구현되는 공통버스 인터페이스부(33)에는 각 하드웨어 유니트(A H/W 0,1)(B H/W 0,1)(41~44)에 연결되는 TD-버스의 케이블들을 순차적으로 실장한다.

그리고, TD-버스 선택부(34)는 공통버스 인터페이스부(33)와 하위 프로세서(31,32)의 각 포트(A0,A1)(B0,B1)(31A,32A) 사이에 위치하여 각 포트(31A,32A)가 우선순위에 따라 각기 다른 하드웨어 유니트들(41~44)을 엑세스하도록 공통버스 인터페이스부(33)에 실장된 TD-버스를 선택해 준다.

그러면, 하위프로세서 백보드(30)의 각 포트(31A,32A)는 랜덤 포트 할당 방식에 따른 임의 포트별 이중화(A0,A1,B0,B1)(B0,B1,A0,A1) 방식을 적용하여, TD-버스 선택부(34)에 의해 각 포트(A0,A1,B0,B1)(B0,B1,A0,A1)의 우선순위에 따라 TD-버스를 랜덤하게 선택하여 서로 다른 하드웨어 유니트(41~44)와의 인터페이스가 가능하다.

또한, 상기 하위 프로세서(31,32)에는 각 포트(31A,32A)가 우선순위에 따라 TD-버스 선택부(34)를 거쳐 각기 다른 하드웨어 유니트들(41~44)를 제어할 수 있는 프로그램이 저장되어 있으므로 포트를 효율적으로 관리할 수 있다.

이와같이, 하위 프로세서 백보드(30)의 공통버스 인터페이스부(33)에 TD-버스를 순차적으로 실장함으로써, 하드웨어 유니트(41~44)의 용량과 종류에 관계없이 임의 포트를 랜덤하게 할당하는 방식을 적용하여 하드웨어 유니트(41~44)의 엑세스를 제어하게 된다.

예를 들면, 하위 프로세서(31,32)의 보드(PIHA O,1)에 있는 A포트(A0,A1)는 가입자의 하드웨어 유니트(A H/W 0,1)(41,42)를 제어하고, B포트(B0,B1)는 가입자가 아닌 중계선 하드웨어 유니트(B H/W 0,1)(43,44)를 제어하게 된다.

한편, 하위 프로세서(31,32)는 백보드(30)에 위치한 보드(PIHA 0,PIHA 1)의 포트(A0,A1.B0,B1)가 불량인 경우 스페어 보드(SPARE)의 각 포트(31AB)를 점유하여 하드웨어 유니트(41~44)를 제어하게 된다.

따라서, 본 발명은 하위프로세서(31,32)의 백보드(30)에 구비되는 공통버스 인터페이스부(33)에서 하드웨어 유니트(41~44)와 연결된 TD-버스를 순차적으로 실장하고, 상기 공통버스 인터페이스부(33)에 실장된 TD-버스를 TD-버스 선택부(34)에서 각 포트(A0,A1,B0,B1 Port)의 우선순위에 따라 선택함으로써, 하드웨어 유니트(41~44)의 종류에 관계없이 포트의 효율적 사용이 가능하고, 랜덤 포트 할당방식에 따른 임의 포트별 이중화 방식으로 서로 다른 하드웨어 유니트(41~44)와 인터페이스한다.

이상에서 설명한 바와같이, 본 발명은 하위 프로세서 백보드의 공통버스 인터페이스부에 TD-버스 케이블을 순차적으로 실장하고 랜덤 할당 방식에 따른 임의 포트별 이중화방식을 통해 우선순위에 따라 포트를 배정함과 아울러 하드웨어 용량과 종류에 관계없이 포트의 효율적 사용이 가능하고 불필요한 하위프로세서의 수량을 감소시킬 수 있다.

또한, 본 발명은 기존 하위프로세서의 이중화 동작시 PIHA- A,B 양측의 같은 위치의 포트가 불량인 경우 해당 하드웨어 유니트를 제어할 수 없었으나, 임의 포트별 이중화를 통해 다른 포트를 점유하여 하드웨어 유니트를 제어할 수 있으므로써, 시스템의 신뢰성을 확보할 수 있는 효과가 있다.

Claims (2)

1. 대용량 교환시스템의 하위 프로세서의 인터페이스 제어장치에 있어서,

   상기 하위 프로세서의 각 포트별로 해당 하드웨어 유니트들을 랜덤하게 제어할 수 있도록 각 하드웨어 유니트와 백보드 사이에 순차적으로 TD-버스(Telephony Device Bus)를 실장하고 있는 공통버스 인터페이스 수단과;

   상기 공통버스 인터페이스 수단을 통해 하위프로세서의 각 포트가 서로 다른 하드웨어 유니트들를 제어할 수 있도록 TD-버스 선택수단을 포함한 것을 특징으로 하는 하위 프로세서의 인터페이스 제어장치.
2. 제 1항에 있어서,

   상기 TD-버스 선택수단은, 하위 프로세서의 각 포트가 서로 다른 하드웨어 유니트들을 제어할 수 있도록, 랜덤 포트 할당 방식으로 우선순위에 따라 포트를 배정하는 것을 특징으로 하는 하위 프로세서의 인터페이스 제어장치.