KR20010033499A - 주파수 신서사이저 - Google Patents

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KR20010033499A
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요트.게.아. 롤페즈
코닌클리케 필립스 일렉트로닉스 엔.브이.
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Abstract

주파수 신서사이저들이 디지탈 및 아날로그 라디오 및 텔레비전 수상기, 카 라디오 id와 같은 다수의 응용들에서 RF 신호들의 다운 변환에 이용된다. 위상 고정 루프 복조기의 전압 제어 발진기와 주파수 신서사이저의 전압 제어 발진기를 결합함으로써, 주요한 비용 감소가 달성될 수 있지만, 두 PLL들이 다른 주파수들에 대해 동일한 VCO를 고정해야하는 것을 방지하도록 측정이 이루어져야한다. 본 발명은 주파수 신서사이저(FS3)를 제공하며, 그에 따라 위상 주파수 비교기(31)와 충전 수단(35) 사이의 스위칭 수단(33)이 주파수 윈도우 검출기(371, 373, 375)를 사용함으로써 제어된다. 위상 주파수 검출기(31)는 주파수 신서사이저 입력 신호들 사이의 주파수 차가 소정의 값 보다 낮을 때 상기 중전 수단(35)으로부터 분리되며, 이후 상기 전압 제어 발진기(VC03)는 단지 AFC 신호에 의해서만 구동된다.

Description

주파수 신서사이저{Frequency synthesizer}
그러한 주파수 신서사이저는 공지되어 있으며, 디지탈 또는 아날로그 위성 수신기, 카 라디오, 디지탈 또는 아날로그 (케이블) TV 수상기, 코드리스 또는 무선 전화 id에서 RF 신호들의 다운 변환에 이용된다.
위상 고정 루프 복조기의 전압 제어 발진기와 주파수 신서사이저의 전압 제어 발진기를 결합함으로써, FM 신호들의 직접 복조가 이용되는 시스템에서 주요한 비용 감소가 달성될 수 있다.
그러한 수신기는 예컨대, US-A-5,446,411에 공지되어 있으며, 여기에서 위상 고정 루프는 FM 복조기로서 이용된다. 주파수 신서사이저는 여기에서 소정의 주파수로 작동하도록 위상 고정 루프 복조기를 셋업하는데 이용된다. 표준 PLL 주파수 신서사이저는 동조 전압 제어 발진기가 복조에 이용되는 시스템에 적합하지 않다.
그러한 이유는 두 PLL들, 즉 주파수 신서사이저 및 복조 루프(FM) 또는 동기화 루프(AM)가 다른 주파수들(전자의 승산된 크리스탈, 및 후자의 캐리어 주파수)에 대해 동일한 VCO를 고정해야하며, 이는 비기능적 시스템으로 유도한다. 상술한 문제점을 해소하기 위하여, 주파수 신서사이저의 출력이 스위칭 수단 및 저항성 분할기를 통하여 전압 제어 발진기의 입력에 결합된다.
이러한 주파수 신서사이저의 단점들은 주파수 신서사이저의 출력에서 스위칭 수단이 스위칭 동안 과도적이고, 고정 손실 및 스파이크를 야기할 수 있다. 또한, 그러한 저항성 분할기는 열적 노이즈를 갖는다. 최상의 주파수에서 동작하는 주파수 측정 장치의 존재로 인하여 전력 손실이 높게 된다.
본 발명은 청구항 1항의 전제부에 규정된 바와 같은 주파수 신서사이저에 관한 것이다.
본 발명은 또한 그러한 주파수 신서사이저를 구비하는 수신기에 관한 것이다
도 1은 본 발명에 따른 주파수 신서사이저의 예시적 구성도.
도 2는 본 발명에 따른 더욱 구체적인 주파수 신서사이저의 예시적 구성도.
도 3은 본 발명에 따른 주파수 신서사이저를 구비하는 수신기의 예시적 구성도.
도 4는 본 발명에 따른 주파수 신서사이저를 구비하는 수신기의 예시적 구성도.
도 5은 본 발명에 따른 주파수 신서사이저를 구비하는 수신기의 예시적 구성도.
도 6은 본 발명에 따른 주파수 윈도우 검출기의 예시적 구성도.
본 발명의 목적은 종래 기술의 문제점들을 해소하고자 하는 것이며, 또한 비용, 전력 손실 및 노이즈를 낮추고, 개선된 실행 및 광범위한 응용 범위를 갖는 주파수 신서사이저를 제공하고자 하는 것이다.
이러한 목적으로, 본 발명의 첫번째 특징은 청구항 1항에 규정된 바와 같은 주파수 신서사이저를 제공한다. 본 발명의 두번째 특징은 청구항 5항에 규정된 바와 같은 수신기를 제공한다.
본 발명은 비교기와 충전 수단 사이의 스위칭 수단 및 주파수 윈도우 검출기를 사용함으로써 주파수 신서사이저가 턴오프될 수 있다는 인식에 기초한다. 이러한 것을 실행하는데는 두 가지 방법들이 있다. 첫번째로, 그 효과는 제로이지만, 회로는 활성 상태(워치독 기능)로 유지되며, 두번째로 완전히 "턴 오프"(전원 손실 낮춤)한다. 이러한 방법에 있어서, 정규 동작 동안 즉 주파수 윈도우 내에서 주파수 신서사이저의 영상은 (거의) 제로로 낮아진다. 충전 수단은 충전 수단에 앞서 턴 오프 되므로, 그 순간에 비활성되어 주파수 신서사이저의 출력에는 과도 현상 또는 스파이크가 발생하지 않는다.
본 발명에 따른 주파수 신서사이저의 또다른 이점은 출력 신호의 주파수의 정밀도가 기준 주파수의 정밀도에 의존하지 않는다는 것이다.
결합된 동조 시스템을 갖는 본 수신기 구조는 전압 제어 발진기가 "인-윈도우"일 때 주파수 신서사이저가 디스에이블되므로 값 싼 수정 발진기에 이용될 수 있다. 따라서, VCO 주파수의 정밀도는 수정 주파수의 정밀도에 의존하지 않으며, AFC 신호에 의존한다. 또다른 이점은 AFC가 주파수 신서사이저의 전원을 스위치 오프할 때 실질적인 전력 손비량을 절감하는 VCO의 제어를 갖는다는 것이다.
US-A-4,787,097로부터, 관련 모니터 및 복원 회로를 갖는 위상 검출기 및 주파수 검출기를 갖는 위상 고정 루프가 NRZ(Non Return to Zero) 데이터 스트림으로부터의 데이터 및 클럭 추출에 대해 공지되어 있다. 위상 고정 루프가 좁은 주파수 윈도우 밖에 있음을 검출한 후, 위상 검출기는 턴 오프되고, 주파수 검출기는 턴 온된다. 위상 고정 루프가 (다시) 좁은 주파수 윈도우 내에 있음을 검출한 후, 위상 검출기는 턴 온되고, 주파수 검출기는 턴 오프된다. 또한, 위상 고정 루프는 EXOR(배타적 OR) 및 아날로그 소자들을 구비하여 위상 주파수 비교기에 대한 제 1 입력 신호를 얻는다.
본 발명의 주파수 신서사이저는 아날로그 소자들을 포함하지 않으며, 따라서 성분 값들 id의 에이징, 스프레드에 대하여 견고하다.
본 발명에 따른 주파수 신서사이저의 실시예는 청구항 2항의 특징을 구비한다.
분할기들의 분할 값들은 이용된는 수정 발진기 및/또는 입력 신호들에 따라서 선택될 수 있다.
본 발명에 따른 주파수 신서사이저의 또 다른 실시예는 청구항 3항의 특징을 구비한다.
이러한 방법에 있어서, 스위칭 수단에 대한 스위칭 신호를 얻는 매우 효과적인 방법이 얻어진다.
본 발명에 따른 주파수 신서사이저의 또 다른 실시예는 청구항 4항의 특징을 구비한다.
스위칭 신호를 더욱 개선하기 위하여, 주파수 윈도우 검출기의 논리 회로는 세개의 D 플립-플롭을 구비하여 가능한 원치않는(여분의) 스위칭 신호들을 극복한다.
본 발명의 상세한 설명은 이후 첨부된 도면을 참조하여 설명한다.
도 1은 제 1 주파수 입력 신호 s1 및 제 2 주파수 입력 신호 s2를 각각 수신하는 제 1 입력 I1 및 제 2 입력 I2를 구비하는 본 발명에 따른 주파수 신서사이저 FS의 예를 도시한다. 입력 I1 및 I2는 두 주파수 입력 신호들을 비교하는 위상 주파수 비교기 1에 결합된다. 두 주파수 입력 신호들 s1 및 s2 사이의 주파수 차에 따라서, 위상 주파수 비교기는 동작시 신호 sc를 공급한다. 위상 주파수 비교기 1의 출력은 스위칭 수단 3를 통해 충전 수단 5에 결합된다. 충전 수단은 예컨대 루프 필터를 통해 전압 제어 발진기(도시되지 않음)를 제어하도록 충전 신호를 공급한다. 두 입력들 I1 및 I2 는 또한 두 주파수 입력 신호들 s1 및 s2 이 소정의 윈도우 내에 있는지의 여부를 검출하는 주파수 윈도우 검출기 7에 결합된다. 두 주파수 입력 신호들 사이의 주파수 차에 따라서, 주파수 윈도우 검출기 7는 위상 주파수 비교기 3 및 충전 수단 5 사이의 신호 경로를 각각 개방 또는 폐쇄하는 스위칭 수단에 제어 신호 nw1을 공급한다. 두 주파수 입력 신호들이 소정의 주파수 윈도우 내에 있을 때 신호 경로는 개방되어 출력 O에 출력 신호는 없게 된다.
도 2는 본 발명에 따른 보다 상세한 주파수 신서사이저 FS2의 예를 도시한다. 입력 I21에서, 주파수 신서사이저는 주파수 입력 신호 s21, 본 예에서는 VCO 주파수 신호를 수신한다. 소정의 인자 N으로 분할기 D21에서 이러한 입력 신호를 분할한 후, 분할기의 출력 신호 fa는 위상 주파수 기교기 21 에 공급된다. 입력 I22에서 주파수 신서사이저는 수정 발진기 Xtal 로부터 주파수 입력 신호 s22를 수신한다. 소정의 인자 M으로 분할기 D22에서 이러한 입력 신호를 분할한 후, 분할기의 출력 신호 fr 은 위상 주파수 기교기 21 의 다른 입력에 공급된다. 분할기 D21 및 D22 의 출력들은 또한 각각 주파수 윈도우 검출기 27에 연결된다. 주파수 윈도우 검출기는 본 예에서 D 플립 플롭 271, 프로그램 가능 분할기 273 및 위상 주파수 검출기 275 를 구비한다. 프로그램 가능 분할기 273 은 요구된 윈도우 사이즈에 따라 신호 ws를 수신한다. D 플립 플롭 271은 ｜fa-fr｜과 동일한 주파수 신호 fd를 공급한다. 분할기 273은 주파수 윈도우의 사이즈를 규정하는 주파수인 신호 fwb를 공급한다. 이들 두 신호들은 신호 fd의 주파수가 주파수 윈도우 보다 클 때 스위칭 수단 23에 인에이블 신호 nw를 공급하는 위상 주파수 검출기 275에 공급된다. 본 예에서, 스위칭 수단은 두 AND-스테이지들로서 실행된다. 다른 입력들에서 AND-게이트들은 신호들 fa 및 fr 사이의 주파수 또는 위상차에 따라 위상 주파수 비교기 21로부터 신호 UP 또는 신호 DN를 각각 수신한다. AND 게이트들의 출력들은 주파수 신서사이저 FS2의 출력 O2에 포지티브 또는 네가티브 전류 신호 lp2를 각각 공급하는 충전 수단 25의 부분인 전류원에 각각 결합된다.
도 3은 본 발명에 따른 주파수 신서사이저 FS3을 갖는 수신기 R3의 예를 도시한다. 수신기 입력 RI3에서, 수신기는 RF 신호 Rfin을 수신한다. 이러한 신호는 입력 증폭기 LA3에 공급되고, 그 증폭기는 또한 자동 이득 제어 신호 AGC를 수신한다. 입력 증폭기의 출력 신호는 믹서 M3에 공급된다. 다른 입력에서 믹서는 전압 제어 발진기 VCO3으로부터의 신호를 수신한다. 믹서의 출력은 대역 통과 필터 BPF3, 또 다른 증폭기 A3, 주파수 복조기 FD3 및 출력 증폭기 OA3을 통하여 공급되어, 또 다른 처리를 위해 기저대 출력 신호를 공급한다. 이러한 것은 널리 공지된 것이므로 그 이상의 설명은 필요치 않다.
출력 증폭기 OA3의 입력 신호는 또한 저역 필터 LPF3을 통하여 자동 주파수 제어 신호 AFC3으로서 합산 장치 SUM3의 입력에 공급된다. 다른 입력에서, 합산 장치는 루프 필터 LF3을 통해 주파수 신서사이저 FS3으로부터 출력 신호 lp3을 수신한다.
주파수 신서사이저 FS3은 본 예에서 도 2에서와 동일한 구성을 가지며, 모든 성분들은 대응하는 참조 번호들을 갖는다.
결합 동조 시스템을 갖는 이러한 수신기는 전압 제어 발진기가 "인-윈도우"일 때 주파수 신서사이저가 디스에이블되므로 값 싼 수정 발진기의 이용을 가능하게 한다. 따라서, VCO 주파수의 정밀도는 수정 수파수의 정밀도에 의존하지 않으며 AFC 신호에 따른다. 또 다른 이점은 주파수 신서사이저가 턴 오프되면 실질적인 전력 소비량을 절감하는 VCO 의 제어를 갖는다.
도 4는 디지탈 위성 수신기 R4의 예를 도시한다. 입력 RI4에서, 수신기는 RF 신호 RFin을 수신한다. 이러한 신호는 입력 증폭기 IA4에 공급되고, 그 증폭기는 자동 이득 제어 신호 AGC로 제어된다. 입력 증폭기의 출력 신호는 제 1 믹서 M41 및 제 2 믹서 M42로 공급된다. 제 1 믹서 는 다른 입력에서 I-신호를 수신하고, 증폭기 A41, 및 저역 필터 F41을 통하여 기저대 I-신호 bbI을 공급한다. 제 2 믹서는 그 제 2 입력에서 Q-신호를 수신하고, 증폭기 A42 및 저역 필터 F42를 통하여 기저대 Q-신호 bbQ를 공급한다. 이러한 것은 일반적으로 공지된 것으로 더 이상의 설명은 하지 않는다.
기저대 I-신호 및 기저대 Q-신호는 또한 주파수 검출기 FD4에 공급된다. 주파수 검출기의 출력은 저역 필터 LPF41에 결합되고, 아날로그 자동 주파수 제어 신호 AFC를 공급한다. 이러한 자동 주파수 제어 신호는 저역 필터 LPF42를 통하여 저 노이즈 전압 제어 발진기 VCO41에 공급된다. 전압 제어 발진기의 출력은 주파수 신서사이저 FS4의 입력 I41에 공급된다. 입력 I42에서, 주파수 신서사이저는 프로그램 가능 분할기 PD41을 통하여 수정 발진기 Xtal4로부터 주파수 신호를 수신한다. 주파수 신서사이저의 출력 O4는 저역 필터 LPF42의 입력에 결합된다.
전압 제어 발진기 VCO42는 I-신호 및 Q-신호를 제 1 믹서 M41 및 제 2 믹서 M42에 각각 공급한다. Q-신호는 또한 프로그램 가능 분할기 PD42에 공급된다. 프로그램 가능 분할기 PD42의 출력은 위상 주파수 검출기 PFD4에 공급된다. 다른 입력에서, 위상 주파수 검출기는 전압 제어 발진기 VCO41의 출력 신호를 수신한다. 위상 주파수 검출기의 출력은 저역 필터 LPF43을 통하여 전압 제어 발진기 VCO42의 입력에 공급된다. 이러한 방법에서, 광대역 루프 WBL이 발생되며, 집적된 직각 발진기 VCO42의 위상 노이즈가 감소된다. AFC 기능의 사용은 사이클 슬립을 피하도록 평활하고 연속적으로 보상될 LNB(도시되지 않음)의 주파수 드리프트를 가능하게 한다. 표준적 방식에서, 분할기 D41의 분할비는 (불연속적으로) 스위치되어야 한다. 주파수 신서사이저 FS4는 본 예에서 도 2와 동일한 구성을 가지므로 더 이상의 설명은 생략한다.
도 5는 직접 변환 아날로그 위성 수신기에 이용되는 복조기 위상 고정 루프 DPLL5 및 주파수 신서사이저 FS5를 구비하는 수신기 R5의 예를 도시한다. 본 도면에서는 직접 변환 아날로그 위성 수신기의 예가 도시된다. 입력 RI5에서, 수신기는 RF 입력 신호 RFin을 수신한다. 입력 RI5는 입력 증폭기 IA5에 결합되며, 그 증폭기는 자동 이득 제어 AGC 에 의해 제어된다. 입력 증폭기의 출력은 이러한 신호를 전압 제어 발진기 VCO5로부터의 신호와 혼합하는 믹서 M5에 결합된다. 믹서의 출력은 출력 증폭기 OA5를 통하여 충전 수단 CP5 에 결합되며, 또한 자동 이득 제어 AGC에 의해 제어된다. 충전 수단 CP5는 전류 Icp5를 공급하는 합산 수단 SUM5의 입력에 결합된다. 다른 입력에서 합산 수단은 주파수 신서사이저 FS5 로부터의 출력 신호를 수신한다. 합산 수단 SUM5의 출력은 루프 필터 LF5를 통하여 전압 제어 발진기 VCO5의 입력에 결합된다. 주파수 신서사이저는 상술한 예들과 상응하다. 본 발명에 따른 주파수 신서사이저의 스위칭 수단으로 인하여 직접 변환이 가능하다.
도 6은 주파수 윈도우 검출기 67의 예를 도시하며, 여기에서 D 플립 플롭 571(도 5 참조)은 세 개의 D 플립 플롭들 DFF61, DFF62 및 DFF63, 멀티플렉서 MUX6, OR-게이트 OR6 및 EXOR-게이트 EXOR6을 구비하는 논리 회로 671로 대체된다.
분할기 D61로부터의 신호 fa는 D 플립 플롭 DFF61의 제 1 입력에 공급되며, 분할기 D62로부터의 신호는 DFF61의 다른 입력에 공급된다. 도 5에서, 이러한 D 플립 플롭(도 5에서 571)의 출력은 위상 주파수 검출기 671(도 5에서 575)에 공급된다. 여기에서, D 플립 플롭 DFF61의 출력 신호는 멀티플렉서 MUX6으로 공급된다. 멀티플렉서의 출력 신호는, 다른 입력에서 분할기 D62로부터 신호 fr을 수신하는 D 플립 플롭 DFF63에 공급된다. D 플립 플롭 DFF63의 출력 신호는 위상 주파수 검출기 675에 공급되며, 또한 멀티플렉서 MUX6의 다른 입력에 다시 결합된다. 멀티플렉서는 또한 EXOR-게이트 EXOR6으로부터 신호를 수신하는 선택 입력을 갖는다.
수정 발진기 Xtal6으로부터의 클럭 신호 fx는 OR-게이트 OR6의 입력에 공급된다. 다른 입력에서 OR-게이트는 분할기 D62로부터의 신호 fr를 수신한다. OR-게이트의 출력은 D 플립-플롭 DFF62에 공급된다. D-입력에서 이러한 D 플립 플롭은 분할기 D61로부터의 신호 fa를 수신한다.
D 플립 플롭 DFF62의 출력 신호는 EXOR-게이트 EXOR6의 다른 입력에 공급된다.
D 플립 플롭(571, 도 5)을 논리 회로 671로 교체함으로써, '윈도우 밖'의 검출이 또한 개선된다. '잘못된' 결정들을 야기할 수 있는 샘플링 순간으로부터 주어진 거리내에 있는 신호 fa의 (여분의) 전이들을 검출하도록 이들 전이들이 무시된다.
안전 윈도우는 보다 높은 주파수 fx로 신호 fa를 샘플링하는, D 플립 플롭 DFF62의 사용에 의해 달성된다. OR-게이트 OR6은 신호 fr이 로우가 될 때 신호 fx에 의해 D 플립 플롭 DFF62가 클럭되도록 한다. 신호 fr의 상승 에지는 fa를 샘플링하는 D 플립 플롭 DFF61을 클럭할 뿐만 아니라 또한 D 플립 플롭 DFF62의 상태를 프리즈한다. 신호 fa의 '위험' 전이를 평가하도록 D 플립 플롭 DFF61 및 DFF62의 출력은 EXOR-게이트 EXOR6에서 결합된다. 두 D 플립 플롭들 DFF6 및 DFF62의 상태가 동일하지 않다면, 이는 신호 fa의 전이가 D 플립 플롭들 DFF61 및 DFF62 의 샘플링 순간들 사이에 발생되었다는 것을 의미한다. 이러한 것은 EXOR-게이트 EXOR6의 출력을 하이 신호로 하며, 멀티플렉서 MUX6으로 하여금 D 플립 플롭63의 출력을 그 입력으로 재향하게 하고, 이러한 방법에서 신호 fa의 전이를 무시한다.
예컨대 EXOR-게이트의 출력이 로우일 때 입력 b에서의 신호가 출력에 공급되고, EXOR-게이트의 출력이 하이일 때 입력 a에서의 신호가 출력에 공급된다. D 플립 플롭 DFF63은 신호 fr의 하강 에지상에 클럭된다. 적절한 동작을 위해 신호 fx는 신호 fr의 상승 에지 전이 그 상승 에지를 갖는 것이 바람직하다.
상술한 본 발명은 실례로서 설명되었으며, 당 기술 분야에 숙련된 사람들은 다양한 변경들이 본 발명의 범위 내에 포함된다는 것을 이해할 것이다.
예컨대, 주파수 윈도우 검출기는 요구된 위도우를 발생시키도록 동일한 아이디어를 사용하여 당업자에게 공지된 것으로 변경될 수 있다.
또한, 본 발명에 따른 주파수 신서사이저는 예컨대 수신기, 페이저 및 이동 전화의 모든 종류에 이용될 수 있다.
본 발명은 비용, 전력 손실 및 노이즈를 낮추고, 개선된 실행 및 광범위한 응용 범위를 갖는 주파수 신서사이저를 제공하고자 하는 것이다.

Claims (6)

  1. 제 1 주파수 신호를 수신하는 제 1 입력, 제 2 주파수 신호를 수신하는 제 2 입력과, 제 1 및 제 2 신호를 비교하는 제 1 및 제 2 입력에 결합된 비교기를 구비하는 주파수 신서사이저로서, 상기 비교기는 충전 수단에 결합되고, 상기 충전 수단은 출력 신호를 공급하기 위해 주파수 신서사이저의 출력에 결합되는, 상기 주파수 신서사이저에 있어서,
    주파수 신서사이저의 입력들은 또한 주파수 윈도우 검출기에 결합되고, 상기 검출기는 신호들이 소정의 주파수 윈도우 내에 있는지의 여부에 따라 신호를 공급하며, 비교기와 충전 수단 사이에 스위칭 수단을 구비하여 상기 스위칭 수단이 주파수 윈도우 검출기의 출력 신호에 의해 제어되는 것을 특징으로 하는 주파수 신서사이저.
  2. 제 1 항에 있어서, 제 1 주파수 입력 신호를 제 1 소정의 값으로 분할하는 제 1 분할기와, 제 2 주파수 입력 신호를 제 2 소정의 값으로 분할하는 제 2 분할기를 구비하는 것을 특징으로 하는 주파수 신서사이저.
  3. 제 1 항에 있어서, 주파수 윈도우 검출기는 주파수 신서사이저의 제 1 및 제 2 입력에 입력들이 결합되고, 주파수 차 신호를 공급하기 위한 위상 주파수 검출기에 출력이 결합된 논리 회로를 구비하며, 주파수 윈도우 검출기는 또한 주파수 신서사이저의 제 2 입력에 입력이 결합되고 위상 주파수 검출기의 제 2 입력에 출력이 결합된 프로그램 가능 분할기를 더 구비하고, 위상 주파수 검출기는 스위칭 수단에 제어 신호로서 두 입력 신호들 사이의 주파수 차에 따른 출력 신호를 공급하는 것을 특징으로 하는 주파수 신서사이저.
  4. 제 3 항에 있어서, 논리 회로는 주파수 신서사이저의 입력들에 입력들이 결합되고 멀티플렉서의 입력에 출력이 결합된 제 1 D 플립 플롭을 구비하며, 주파수 신서사이저의 제 1 입력은 제 2 D 플립 플롭에 또한 결합되고, D 플립 플롭은 다른 입력에 OR 게이트의 출력이 결합되며, OR 게이트는 한 입력에 주파수 신서사이저의 제 2 입력이 결합되고 다른 입력에 클럭 신호가 결합되며, 제 2 D 플립 플롭의 출력은 EXOR 게이트의 제 1 입력에 결합되고, EXOR 게이트의 제 2 입력은 제 1 D 플립 플롭의 출력에 결합되며, EXOR 게이트의 출력은 멀티플렉서에 결합되고, 멀티플렉서는 제 3 D 플립 플롭에 출력이 결합되며, 제 3 D 플립 플롭의 출력은 위상 주파수 검출기에 결합되는 것을 특징으로 하는 주파수 신서사이저.
  5. RF 신호를 수신하는 수신기로서, RF 입력 신호를 기저대 신호들에 혼합하는 믹서와, 출력이 믹서에 결합된 전압 제어 발진기를 구비하는 상기 수신기에 있어서,
    전압 제어 발진기에 결합된 청구항 1항에 따른 주파수 신서사이저를 구비하는 것을 특징으로 하는 수신기.
  6. RF 신호를 수신하는 수신기로서, 입력 신호를 기저대 I 신호 및 기저대 Q 신호에 각각 혼합하는 제 1 및 제 2 믹서와, I 및 Q 신호를 각각 제 1 및 제 2 믹서에 공급하는 제 1 전압 제어 발진기를 구비하는 광대역 루프를 상기 수신기에 있어서,
    제 2 전압 제어 발진기에 결합된 청구항 1항에 따른 주파수 신서사이저를 구비하는 것을 특징으로 하는 수신기.
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Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CA2295435C (en) 2000-01-06 2004-03-30 Thomas Riley Linear low noise phase locked loop frequency synthesizer using controlled divider pulse widths
US6483387B1 (en) * 2001-09-10 2002-11-19 Micrel, Incorporated Voltage-controlled oscillator frequency range detector
CN100353673C (zh) * 2002-08-14 2007-12-05 联发科技股份有限公司 锁相环频率合成器
DE60318129T2 (de) * 2003-10-23 2008-11-27 Telefonaktiebolaget Lm Ericsson (Publ) Mehrband-pll-anordnung und verfahren zur steuerung einer solchen anordnung
WO2007086502A1 (ja) * 2006-01-26 2007-08-02 Nihon Dempa Kogyo Co., Ltd. Ｖｃｏ駆動回路及び周波数シンセサイザ
US8259876B2 (en) * 2008-03-21 2012-09-04 Skyworks Solutions, Inc. System and method for tuning a radio receiver
CN101834583A (zh) * 2010-04-20 2010-09-15 上海市计量测试技术研究院 一种频率信号的发生方法

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4031549A (en) * 1976-05-21 1977-06-21 Rca Corporation Television tuning system with provisions for receiving RF carrier at nonstandard frequency
US4084127A (en) * 1976-07-29 1978-04-11 Rca Corporation Digital frequency deviation detector useful in a television tuning system
US4484221A (en) * 1982-09-01 1984-11-20 Rca Corporation Shared counter arrangement for a digital frequency locked loop tuning system for selectively measuring the frequencies of the LO and IF signals
US4787097A (en) * 1987-02-11 1988-11-22 International Business Machines Corporation NRZ phase-locked loop circuit with associated monitor and recovery circuitry
US4944025A (en) * 1988-08-09 1990-07-24 At&E Corporation Direct conversion FM receiver with offset
GB9320069D0 (en) 1993-09-29 1993-11-17 Sgs Thomson Microelectronics Frequency tuning for a phase locked loop
EP0782271B1 (en) 1995-12-28 2002-03-13 Thomson Consumer Electronics, Inc. Phase locked loop with controllable response time

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