KR20180095793A - 초저 위상잡음 주파수 신시사이저 - Google Patents

초저 위상잡음 주파수 신시사이저 Download PDF

Info

Publication number
KR20180095793A
KR20180095793A KR1020187001508A KR20187001508A KR20180095793A KR 20180095793 A KR20180095793 A KR 20180095793A KR 1020187001508 A KR1020187001508 A KR 1020187001508A KR 20187001508 A KR20187001508 A KR 20187001508A KR 20180095793 A KR20180095793 A KR 20180095793A
Authority
KR
South Korea
Prior art keywords
frequency
pll
phase noise
digital
sampling
Prior art date
Application number
KR1020187001508A
Other languages
English (en)
Inventor
예쿠티엘 조세프스버그
탈 아이. 라비앤
Original Assignee
예쿠티엘 조세프스버그
탈 아이. 라비앤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 예쿠티엘 조세프스버그, 탈 아이. 라비앤 filed Critical 예쿠티엘 조세프스버그
Publication of KR20180095793A publication Critical patent/KR20180095793A/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/16—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop
    • H03L7/18—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop
    • H03L7/183—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop a time difference being used for locking the loop, the counter counting between fixed numbers or the frequency divider dividing by a fixed number
    • H03L7/185—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop a time difference being used for locking the loop, the counter counting between fixed numbers or the frequency divider dividing by a fixed number using a mixer in the loop
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L1/00—Stabilisation of generator output against variations of physical values, e.g. power supply
    • H03L1/02—Stabilisation of generator output against variations of physical values, e.g. power supply against variations of temperature only
    • H03L1/028—Stabilisation of generator output against variations of physical values, e.g. power supply against variations of temperature only of generators comprising piezoelectric resonators
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/07—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop using several loops, e.g. for redundant clock signal generation
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/099—Details of the phase-locked loop concerning mainly the controlled oscillator of the loop
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/10—Details of the phase-locked loop for assuring initial synchronisation or for broadening the capture range
    • H03L7/113—Details of the phase-locked loop for assuring initial synchronisation or for broadening the capture range using frequency discriminator
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/16—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop
    • H03L7/20—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a harmonic phase-locked loop, i.e. a loop which can be locked to one of a number of harmonically related frequencies applied to it
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/16—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop
    • H03L7/22—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using more than one loop
    • H03L7/23—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using more than one loop with pulse counters or frequency dividers
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/24—Automatic control of frequency or phase; Synchronisation using a reference signal directly applied to the generator

Landscapes

  • Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)

Abstract

이 발명은 모범적 사례의 목적으로만 최첨단 무선 통신 시스템(스마트폰)에 대하여 고찰한다. 이 발명은, 소비자들이 아무런 문제없이 서로 통신을 할 수 있게 해주는 최첨단 무선통신 시스템에 적용할 수 있는 것으로 여겨진다.
이 발명의 제1 실시예에 따라, 초저 위상잡음 주파수 신시사이저로 구성되어 있는 시스템이 제공된다. 이 시스템은 프런트엔드 모듈, 디스플레이 스크린, 하나의 시스템온(SoC) 모듈로 구성된다. 초저 위상잡음 주파수 신시사이저는 SoC 모듈의 일부이다. 초저 위상잡음 주파수 신시사이저는 하나의 메인 PLL (위상고정루프)과 하나의 레퍼런스 샘플링 PLL로 구성된다. 주 PLL은 하나의 고주파 DDS (직접 디지털 신시사이저), 하나의 디지털 위상 주파수 검파기, 하나의 메인 VCO (전압 제어 발진기), 하나의 주파수 분주기, 하나의 다운 컨버터 믹서로 구성된다. 레퍼런스 샘플링 PLL은 하나의 TCXO (온도보상 수정 발진기), 하나의 샘플링 위상 검파기, 그리고 하나의 레퍼런스 VCO로 구성된다. 이 실시예는, 다음의 기술적 접근방법을 기초로 하여, 시스템 출력에서의 다수의 개선사항을 제공한다. - a) 주파수 증식수 감소를 위한 이중루프(dual loop) 접근방법의 이용, b) 잡음 기여 정도를 미미한 것으로 만들기 위해 샘플링 PLL을 레퍼런스 PLL로 이용, c) 메인 PLL에 고주파 입력을 제공하기 위해 DDS 이용, d) 메인 PLL에서 디지털 위상 주파수 검파기의 이용.
이 발명의 제2 실시예에 따라, 초저 위상잡음 주파수 신시사이저로 구성되어 있는 시스템이 제공된다. 이 시스템은 프런트엔드 모듈, 디스플레이 스크린, 하나의 시스템온(SoC) 모듈로 구성된다. 초저 위상잡음 주파수 신시사이저는 SoC 모듈의 일부이다. 초저 위상잡음 주파수 신시사이저는 하나의 메인 PLL (위상고정루프)과 하나의 레퍼런스 샘플링 PLL로 구성된다. 초저 위상잡음 주파수 신시사이저는, 메인 PLL과 레퍼런스 샘플링 PLL 모두에 입력 클록 신호(clock signal)를 제공하는 하나의 단일 TCXO (온도보상 수정 발진기)로 구성되어 있다. 메인 PLL은 나아가, 하나의 프락셔널-N 신시사이저 칩, 하나의 일차적 VCO(전압 제어 발진기), 하나의 다운 컨퍼터 믹서로 구성된다. 프락셔널-N 신시사이저 칩에는 하나의 디지털 위상 검출기, 하나의 소프트웨어 제어가능 가변 주파수 분주기(frequency divider)가 포함된다. 레퍼런스 샘플링 PLL은 하나의 샘플링 PLL과 하나의 레퍼런스 VCO로 구성된다. 이 실시예는, 다음의 기술적 접근방법을 기초로 하여, 시스템 출력에서의 다수의 개선사항을 제공한다. - a) 주파수 증식수 감소를 위한 이중루프(dual loop) 접근방법의 이용, b) 잡음 기여 정도를 미미한 것으로 만들기 위한 샘플링 PLL의 이용, c) 앞서의 실시예에서와 같이 DDS 클록 대신에, 메인 PLL에 고주파 입력을 제공하기 위해 고주파수 TCXO 클록의 이용, d) 메인 PLL에서 고주파수 프락셔널-N 신시사이저 칩의 이용.
이 발명의 제3 실시예에 따라, 초저 위상잡음 주파수 신시사이저로 구성되어 있는 시스템이 제공된다. 이 시스템은 프런트엔드 모듈, 디스플레이 스크린, 하나의 시스템온(SoC) 모듈로 구성된다. 초저 위상잡음 주파수 신시사이저는 SoC 모듈의 일부이다. 이 시스템은 초저 위상잡음 주파수 신시사이저의 가장 중요한 빌딩 블록(building block) 중 하나인 하나의 샘플링 PLL (위상고정루프)로 구성된다. 샘플링 PLL은 하나의 TCXO (온도보상 수정 발진기), 하나의 콤 제너레이터(Comb Generator), 하나의 샘플링 위상 검출기, 하나의 DC 스위치, 하나의 루프 필터, 하나의 VCO (전압제어 발진기), 그리고 하나의 디지털 신시사이저로 구성된다. 이 실시예에서, 루프 필터는 단지 루프 필터일 뿐이다. 디지털 신시사이저는 루프가 잠겨 있을 때 위상 검출기 역할을 하며, 루프가 열려 있을 때 주파수 검출기 역할을 하며, 두 개의 주파수 사이의 어떤 거리로부터도 루프가 잠기게 한다. 루프는 디지털 신시사이저에 의해 잠긴다. 루프가 잠기고 나면, 동일한 제어 전압을 유지하여 루프가 잠긴 상태를 유지하는 동안 잠금 표시등이 PLL을 샘플링 PLL로 전환한다.
전술한 내용은 이 발명 실시예의 몇 가지 측면들에 대한 이해를 돕기 위해 단순화시킨 요약내용이다. 이 요약은 이 발명과 그것의 다양한 실시예의 전반적 개요도 아니며 완전한 개요도 아니다. 이 요약내용은 아래에서 제시하는 더욱 자세한 내용에 대한 도입으로서 단순한 형태로 이 발명의 실시예 중에서 뽑은 개념을 제시하고 있다. 이 발명의 다른 실시예는 개별적으로, 또는 결합하여 이용될 수 있으며, 그러한 특징들의 하나 이상이 위에서 설명되었거나 아래에서 상세하게 기술된다.

Description

초저 위상잡음 주파수 신시사이저
이 출원은, 2015년 6월 18일 출원된 미국 예비특허출원 번호 62/181,221의 이익을 향유하는, 2016년 8월 5일 출원된 미국 특허출원 번호 15/229,915에 대한 우선권을 주장하며, 위 각 출원의 발명은 그 전부를 이 출원서에 통합하여 기재한 것으로 본다.
본 발명의 실시예는, 일반적으로는 초저 위상잡음 주파수 신시사이저를 제공하기 위한 시스템에 관한 것으로, 특히, 프락셔널-N PLL (위상잠금루프), 샘플링 레퍼런스 PLL, DDS (직접적 디지털 신시사이저) 조합의 이용에 기초하는 초저 위상잡음 주파수 신시사이저를 제공하기 위한 시스템에 관한 것이다.
1970년의 1G (1세대) 시대부터 오늘날의 고속 4G (4세대) 기술이 펼쳐지고 있는 2016년까지 모바일통신 기술의 진화를 통해 인류의 생활은 다양한 모습과 규모로 윤택해졌다. 모바일통신 기술의 이러한 점진적 진화가 우리의 생활에 가져온 가장 큰 영향은 데이터 속도의 엄청난 증가로서, 이를 통해 수백만의 사람들이 문제없이 통신을 주고 받고 있다. 1G 기술이 단지 10 Kbps 데이터 전송속도에서 간단한 음성통신을 제공하는 데 사용되는 통신 시스템을 가능하게 했는데, 2016년 현재 가장 진보된 모바일통신 기술인 LTE-Advanced (장기간의 진화)의 이론적 다운로드 데이터 속도는 1 Gbps로 알려져 있다. 10 Kbps에서 1 Gbps라는 데이터 전송속도의 이러한 비약적 발전은 일반 사람들의 삶에 엄청난 영향을 미치고 있다.
스마트폰과 같은 오늘날의 시장에서, 발전된 최첨단 통신 시스템 없이는 그렇게 빠른 데이터 전송속도에 접속하기란 불가능하다. 스마트폰과 같이 그러한 최첨단 시스템에서 가장 중요한 하드웨어 소자 중 하나는 주파수 신시사이저(frequency synthesizer)이다. 주파수 신시사이저는, 진보된 모바일통신 시스템 (LTE, LTE-Advanced), 위성통신 시스템, 레이더 통신시스템 등 거의 모든 통신 시스템에서 주요 빌딩 블록(building block)이다.
일례로, 주파수 신시사이저는, 그 시스템이 설정된 주파수 대역에서 작동할 수 있도록, 송신기와 수신기의 다른 부분으로 주파수 출력 신호를 제공한다. 주파수 신시사이저의 성능은 통신 링크의 성능을 결정한다. 모든 신시사이저의 주요 주요 특징은 다음과 같다. a) 출력 주파수 범위, b) 출력 주파수 해상도, c) 채널들 간의 속도 변경, d) 스펙트럼 순도: 위상 잡음, 스퓨리어스(spurious), 고조파 등. 위에서 언급한 모든 특징들 중에서, 위상 잡음이 가장 중요하다. 위상 잡음의 수준이 시스템 하드웨어에서 구현될 수 있는 변조방법(modulation scheme)을 결정하며, 그런 후 시스템의 관련 데이터 전송속도와 통신 범위를 결정한다.
통신 시스템이 높은 데이터 전송속도를 제공할수록, 시스템은 더욱 효율적이어지며, 네트워크로부터 오는 데이터를 다운로드하고 업로드하는 데 더 적은 시간이 소요된다. 높은 데이터 전송속도는, 전송 기능을 더욱 빨리 끌 수 있기 때문에 배터리 시간도 절약해 준다. 최첨단 통신 시스템에서 구현되는 고차 변조방법을 통해 그러한 시스템은 무선 채널에서 더 많은 정보를 넣을 수 있다. 하지만, 변조방법은 위상 잡음에 의해 제한을 받는다. 기존 최첨단 통신 시스템에서 고차 변조방법을 구현하기 위해서는, 위상 잡음을 줄여야 한다.
대부분의 현대 통신 시스템은 여러 위상과 여러 진폭의 조합에 기초하는 정교한 변조방법을 사용한다. 대부분의 스마트폰이나 태블릿에서 작동되는, 현재 가장 진보된 변조방법은 256 QAM (256 직교 진폭 변조)이다. 이 변조방법에서, 오류의 가장 작은 위상 편차 (△
Figure pct00001
) 는 이론적으로 3.7°이다. 실무적으로, 안전을 추구하기위해서는, 정확하게 더 낮은 수치로 작동하는 것이 바람직하다. 10%가 안전한 것으로 여겨지므로, 현 세대 주파수 신시사이저는 0.4°-0.5°에서 작동하고 있다. 현 세대 단일루프(single loop) 주파수 신시사이저는 기본적으로, 위상 잡음 때문에 훨씬 더 낮은 위상 오류를 구현할 수 없다.
현 세대의 진보된 최첨단 통신 시스템에는 일반적으로, 프런트엔드(front end) 모듈과 시스템온칩(SoC)이 있다. 주파수 신시사이저는 SoC의 일부이며, 주로 CMOS에서 구현된다. 보통, 프런트엔드 모듈에는 수신장치용 저잡음증폭기와 송신장치용 파워 증폭기 및 스위치 매트릭스가 들어 있다. SoC에는 주파수 신시사이저와 모든 신호 처리 소자가 들어 있다. 현재, SoC의 Wi-Fi 또는 LTE 신시사이저가 시스템 성능의 한계를 정한다. 결과적으로, 수십억 달러의 시장이 기술적 정체 상태에 놓여 있다.
나아가, 많은 통신 시스템에 있어서, 디지털 전치 왜곡 (DPD)은 직선성을 개선하기 위해, 전송된 신호들을 사전에 왜곡시키는 것을 목적으로 하는 알고리즘이다. DPD는 실무적 용어로서, 전송장치가 완전히 직선이 되지 않고 신호를 왜곡한다는 의미이다. DPD는 기본적으로 시스템이 최대한도로 효과적으로 활용되는 것을 방해하기도 한다. 그러므로, 한 가지방법은, 일정한 알고리즘을 이용하여 신호를 사전에 반대 방향으로 왜곡시킴으로써 그것을 수정하는 것이다. 이를 효율적으로 수행하기 위해서는, DPD 알고리즘에, 진폭, 그리고 전송된 데이터에 대한 위상 데이터가 필요하다.
전통적인 무선 시스템은 무선장치 수신 경로를 활용하거나, 또는 송신 경로의 작은 비직선성을 포착하기 위해 특수 하향변환(down-conversion) 메카니즘 및 디지털 변환기에 대한 고해상도 아날로그를 활용한다. 위 메카니즘에서의 주요 문제는, 비선형성, 그리고 수신경로 또는 특수 하향변환 경로의 위상 잡음이 신호에 추가되어, DPD 알고리즘이, 비선형성, 그리고 하향변환을 하는 동안 발생되어 추가되는 위상 잡음을 송신 경로에서 실제로 생성되어 수정이 필요한 비선형성 및 위상잡음을 분리할 수 없다는 데 있다.
송신 경로 비직선; 저주파 증폭기, 믹서, 업컨버터(up-converter), 드라이버 증폭기와 같은 구성품으로부터 올 수 있다. 특히 전력증폭기(PA)는 송신 경로에서 비직선 왜곡의 주요 소스이며, DPD 알고리즘의 주 목표는 더 깨끗한 신호를 달성하기 위해 송신 경로를 사전에 왜곡시키는 것이다. 위에서 언급되었듯이, 모든 수신 경로의 비선형성이 송신경로에 추가되며 그 두 가지 를 구별할 수 있는 방법이 없다.
그렇기 때문에, 기존 기술의 문제들을 극복하고, 위상 잡음을 줄임으로써 고변조 방법과 높은 데이터 전송속도를 가능케하고, 샘플링 PLL에서의 잠금문제(locking problem)를 해결하며, 수신된 신호에서 DPD 왜곡을 최소화할 수 있는 저위상 잡음 주파수 신시사이저가필요하다. 이 발명의 목표는, 현 설계의 10% 범위 또는 0.04° 내에 있어야 하는, 오류에 대해 훨씬 낮은 수준의 위상 편차 (△
Figure pct00002
)를 가능하게 하여 훨씬 높은 차원의 변조방법과 효율적인 DPD 알고리즘을 가능하게 하는 것이다.
본 발명의 실시예의 특징들과 이점은 발명의 실시예에 대한 다음의 상세한 설명을 고려하면 분명해지며, 특히 동반되는 도면과 연계했을 때 그러하다. 도면은 다음과 같다.
그림 1은 네거티브 피드백 시스템의 일반적 블록 도표를 나타낸다;
그림 2는 표준 위상고정루프(PLL)의 일반적 블록 도표를 나타낸다;
그림 3은 디지털 위상/주파수 검파기의 단순화된 도면을 나타낸다;
그림 4는 일반적 PLL에 적용되는 활성화 필터의 예를 나타낸다;
그림 5는 샘플 및 홀드(sample-and-hold) 메커니즘의 원리를 나타낸다;
그림 6은 위상 검파기 역할을 하는 이중 쇼트키 다이오드에 공급하는 콤 제너레이터(Comb generator)로서 스냅 오프 다이오드의 개략도를 나타낸다;
그림 7은 콤 제너레이터 및 샘플링 위상 검파기와 위상 검파기 다음에 RF 전치 증폭기 및 2개의 DC 버퍼를 장착한 완전한 예의 개략도를 나타낸다;
그림 8은 통신 장비에 사용되는 64 QAM 변조방법을 나타낸다;
그림 9는 PLL에 고정되지 상태에서 주파수 영역(스펙트럼 분석기)의 전압 제어 발진기(VCO)를 자유롭게 가동하는 예의 위상잡음 그림을 나타낸다;
그림 10은 PLL에서 고정됨으로써 보정된 주파수 영역(스펙트럼 분석)의 전압 제어 발전기(VCO) 예의 위상잡음 그림을 나타낸다;
그림 11은 다음 두 개의 그림이다: (a) 예 PLL의 위상잡음 시뮬레이션, 및 (b) 실제 측정 결과;
그림 12는 폐쇄 루프 PLL의 위상잡음 그림을 나타내며, 루프 대역폭 내에서 위상 검파기 증식수 20*LOG(N)의 영향을 명확하게 보여준다;
그림 13은 캐리어에서 나온 Af 오프셋 주파수에서 1Hz 대역폭의 위상잡음을 측정하는 조건을 그림으로 나타낸다.
그림 14는 이중루프 PLL 예의 일반적 블록 도표를 나타낸다;
그림 15는 이중 샘플링 PLL 예의 일반적 블록 도표를 나타낸다;
그림 16은 임펄스 또는 "콤" 제너레이터가 신호 파형을 사인파에서 펄스파로 변화시키는 방법을 나타낸다;
그림 17은 주파수 영역에서 콤 제너레이터의 예시적인 출력을 나타낸다;
그림 18은 제1 실시예에서 제시된 초저 위상잡음 주파수 신시사이저의 블록 도표를 나타낸다;
그림 19는 제2 실시예에서 제시된 초저 위상잡음 주파수 신시사이저의 블록 도표를 나타낸다;
그림 20은 제3 실시예에서 제시된 샘플링 PLL 시스템의 블록 도표를 나타낸다;
그림 21은 이 발명의 제1 실시예에 따라 DDS 칩이 기여한 위상잡음 시뮬레이션 그림을 나타낸다;
그림 22는 이 발명의 제1 실시예에 따라 메인 PLL이 기여한 위상잡음 시뮬레이션 그림을 나타낸다;
그림 23은 이 발명의 제1 실시예에 따라 100MHz의 입력 주파수를 생성하는 TCXO 클록을 장착한 레퍼런스 샘플링 PLL이 기여한 위상잡음 시뮬레이션 그림을 나타낸다;
그림 24는 이 발명의 제1 실시예에 따라 250MHz의 입력 주파수를 생성하는 TCXO 클록을 장착한 레퍼런스 샘플링 PLL이 기여한 위상잡음 시뮬레이션 그림을 나타낸다;
그림 25는 이 발명의 제2 실시예에 따라 메인 PLL이 기여한 위상잡음 시뮬레이션 그림을 나타낸다;
그림 26은 이 발명의 제2 실시예에 따라 100MHz의 입력 주파수를 생성하는 TCXO 클록을 장착한 레퍼런스 샘플링 PLL이 기여한 위상잡음 시뮬레이션 그림을 나타낸다;
그림 27은 이 발명의 제2 실시예에 따라 250MHz의 입력 주파수를 생성하는 TCXO 클록을 장착한 레퍼런스 샘플링 PLL이 기여한 위상잡음 시뮬레이션 그림을 나타낸다;
그림 28은 제1 실시예의 작동 방법 단계를 설명하는 순서도를 나타낸다;
그림 29은 제2 실시예의 작동 방법 단계를 설명하는 순서도를 나타낸다;
그림 30은 제3 실시예의 작동 방법 단계를 설명하는 순서도를 나타낸다.
이해를 용이하게 하기 위해, 가능한 경우, 그림들에 공통된 유사한 요소를 지칭하기 위해 유사한 참조 숫자를 사용했다.
이 출원 전체에 사용된 경우 단어 "할 수 있다(may)"는 의무적인 의미(즉, 반드시)라기 보다 허용의 의미(즉, 가능성이 있다)로 사용된다. 이와 유사하게 "포함한다(include)", "포함(including" 및 "포함한다(includes)"는 포함하지에 이에 국한되지 않음을 의미한다.
문구 "최소 하나(at least one)", "하나 이상(one or more)", 및 "및/또는(and/or)"은 개방형 표현이며 접속적 및 분리적인 기능을 모두 갖는다. 예를 들어 각 표현 "최소 하나의 A, B 및 C", "최소 하나의 A, B, 또는 C", "하나 이상의 A, B, 및 C", "하나 이상의 A, B, 또는 C", 및 "A, B, 및/또는 C"는 A 단독, B 단독, C 단독, A 및 B가 함께, A 및 C가 함께, B 및 C가 함께, 또는 A, B 및 C가 함께라는 의미이다.
용어 "한(a 또는 an)" 요소는 하나 이상의 해당 요소를 지칭한다. 이와 같이 용어 "한(a 또는 an)", "하나 이상" 및 "최소 하나"는 본서에서 상호 교환적으로 사용될 수 있다. 또한 용어 "구성되는(comprising)", "포함하는(including)", 및 "가진(having)"은 상호 교환적으로 사용될 수 있다.
본서에서 사용되는 용어 "자동" 및 그 변형은 프로세스 또는 작업이 수행될 때 물리적인 인간의 입력이 없이 프로세스 또는 작업이 수행됨을 의미한다. 하지만 프로세스 또는 작업이 수행되기 전에 입력을 받은 경우, 프로세스 또는 작업의 수행이 물리적 또는 비물질적인 인간의 입력을 사용하더라도 프로세스 또는 작업은 자동이 될 수 있다. 인간의 입력은 해당 입력이 프로세스 또는 작업이 수행되는 방법에 영향을 미칠 때 물리적인 것으로 간주된다. 프로세스 또는 작업의 수행에 일치하는 인간의 입력은 "물리적인" 것으로 간주되지 않는다.
그림 1은 네거티브 피드백 시스템(100)의 일반적 블록 도표를 나타낸다.
네거티브 피드백 시스템(100)은 입력 R 및 출력 C, 합산기/비교기(102), 전진 경로 함수 G(104) 및 피드백 경로 함수 H(106)를 갖는다. 합산기/비교기(102)는 입력 R을 함수 H(106)을 통해 다시 공급된 출력 C의 샘플 B와 비교하여, 입력 R 및 피드백 샘플 B 사이의 차이와 연관된 오류 신호 E를 생성한다. 이 오류 신호 E는 전진 경로의 주 요소 G 함수(104)로 공급된다. 출력 신호 C가 상향 드리프트하는 경향이 있는 경우 오류 신호 E는 그 신호를 다시 하향 및 반대 방향으로 밀어 낸다. 따라서 네거티브 피드백 시스템(100)은 출력 신호를 안정화한다. 네거티브 피드백 시스템(100)은 주파수, 출력 전력 및 다른 많은 기능을 안정화하기 위해 많은 시스템에서 사용된다.
그림 2는 표준적 위상고정루프(PLL)(200)의 일반적 블록 도표를 나타낸다.
PLL(200)은 레퍼런스 클록(202), 디지털 위상/주파수 검파기(PFD)(204), 루프 필터(206), 전압 제어 발진기(VCO)(208), 및 주파수 분배기(210)로 구성된 주파수 피드백 시스템이다.
VCO(208)은 전진 경로의 메인 출력 블록이며 동조된 회로에 의해 설정된 주파수를 생산하도록 동조된다. VCO(208)는 사전 설정된 주파수 범위에 걸쳐 제어 전압 Vt에 의해 변경될 수 있는 주파수 출력 F out 를 갖는다.
위상 검파기(204)는 클록 입력 Fclock 및 분리기 N(210)에 의해 분리된 출력 F out 에서 발생한 피드백 샘플에 대한 비교기이다. 위상 검파기(204)는 두 개의 입력 주파수 Fclock 및 F out /N을 비교한다. 두 개의 입력 주파수가 동일하지 않을 경우, 장치(204)는 주파수 판별기로 작용하며 2개의 입력 사이의 주파수 차이의 극성에 따라 네거티브 또는 포지티브 전압 중 하나를 생성한다. 두 개의 입력 주파수의 경우 장치는 두 개의 동일한 주파수 사이의 위상과 관련된 오류 전압 Vt를 생성한다.
루프 필터(206)는 위상 검파기(204)가 생성한 오류 신호를 걸러내고 통합하며 이 신호를 VCO(208)로 공급한다. 루프 필터(206)은 보통 저항기 및 축전기 등 수동 소자를 기반으로 하지만, 일부 경우 연산 증폭기 및 능동 소자 등 활성 장치로 조합할 수 있다.
레퍼런스 클록(202)은 Fclock를 위상 검파기(204)로 공급하고 출력 신호 F out 가 "감긴" 일반적인 저주파 수정 발진기 신호원이다. 레퍼런스 클록(202)는 표준 주파수 10MHz 예에 대한 일부 주파수로 설정된다. 잠김 "메커니즘"은 레퍼런스 클록(202)의 일부 속성을 메인 출력 신호 out 로 전달한다. 주요 특징은 보통, a) 온도에 대한 주파수 안정성 - 일반적으로 0.1-5ppm(1백만분의 1)의 범위를 갖음, b) 정확성 - 매우 높은 정확성을 가지고 동조됨, c) 매우 낮은 위상잡음 - 위상잡음은 N이 출력 주파수 및 위상 검파기(204)에 적용된 클록 주파수 사이의 범위인 경우 20*LOG(N) 비율로 증식된 출력 신호로 전달된다.
주파수 분리기(210)는 게이트 및 플립플롭과 같은 디지털 장치를 기반으로 하며, 입력 주파수 F out 를 숫자 N으로 분리하여 F out /N를 생성하고 위상 검파기(204)의 다른 입력으로 공급된다. 숫자 N은 소프트웨어를 통해 제어할 수 있다. 제어 신호는 일반적으로 마이크로 컨트롤러 또는 PC 또는 주파수 분리기(210)에 소프트웨어 제어 신호를 기본적으로 보내는 어디서든 발생하여 분리 숫자 N을 변경한다. 분리 숫자 N의 목표는 주파수 분리기(210)의 출력 주파수를 레퍼런스 클록(202)의 클록 주파수와 동일하게 하는 것이다.
표준 위상고정로프(PLL)(200)의 전체 작동 절차는 다음과 같다: 보통 레퍼런스 클록(202)을 통해 생성된 입력 클록 신호 Fclock가 적용될 때 위상 검파기(204)는 입력 신호 Fclock의 위상 및 주파수를 N에 의해 분리된 VCO(208)의 것과 비교하고, 두 신호의 차이와 관련된 오류 전압 Vt을 생성한다. 그다음 오류 전압 Vt은 걸러지고 VCO(208)의 제어에 적용되어, 두 개 신호 사이의 주파수 차이를 감소시키는 방향으로 VCO(208) 주파수를 변화시킨다. 두 개 신호의 주파수가 충분히 근접하면 시스템의 피드백 특성으로 인해 들어오는 신호를 막도록 시스템이 잠긴다. 일단 잠긴 경우 N에 의해 분리된 VCO(208) 주파수는 입력 신호와 동일하다. 예외는 VCO(208) 주파수를 입력 신호 주파수 Fclock로 전환하는 보정 오류 전압 Vt을 생성하는 데 필요한 제한 위상 차이이며, 따라서 시스템은 잠긴 상태로 유지된다.
분리 숫자 N이 변경되는 경우, 예를 들어 1만큼 변경되면 출력 주파수 Fout는 1단계만큼 정확하게 점프한다. 예를 들어 레퍼런스 클록(202)가 주파수 1MHz를 생성하고, 그런 다음 매번 분리 숫자 N이 1단계씩 변경되면 출력 주파수 Fout 가 동일한 1MHz 단계로 변경된다.
모든 네거티브 피드백 시스템과 같이 PLL(200)은 구성 요소 파라미터 및 루프 필터(206)에 의해 설정된 루프 대역폭을 갖는다. 즉, PLL(200)은 출력 주파수 Fout가 기본적으로 숫자 N으로 증식된 Fclock 이므로 내장된 협대역, 자동 동조 밴드 통과 필터를 갖춘 정교한 주파수 증배기이다. 루프 대역폭은 또한 PLL(200)의 출력 주파수가 다른 주파수 사이에서 얼마나 빨리 변화되는지를 직접 담당한다. PLL(200)은 VCO(208)이 매우 낮지만 매우 선명하고 매우 안정적인 단일 클록 레퍼런스 신호에 대해 잠길 경우의 장치이며 출력 주파수는 피드백 루프의 주파수 분리기(210)가 제어하는 동일한 단계에 의해 변화된다.
그림 3은 디지털 위상/주파수 검파기(204)의 단순화된 도면을 나타낸다.
위상 검파기 또는 위상 비교기는 두 개의 입력 신호 사이의 위상 차이로 표시되는 전압 신호를 생성하는 주파수 믹서, 아날로그 증배기 또는 로직 회로이다. 이 장치는 위상고정루프(PLL)에 필수적인 요소이다. 추가적으로 주파수를 감지하는 특별한 종류는 위상주파수검파기(PFD)를 지칭한다. 위상주파수검파기는 두 개의 신호 중 어느 것이 0을 더 일찍 통과하는지, 또는 더 자주 통과하는지 결정하는 비동기 순차 논리 회로이다. PLL 응용에서 사용하는 경우 주파수가 꺼진 경우에서도 잠금 상태를 달성할 수 있다. 해당 검파기는 비교 대상인 두 개의 신호가 위상 뿐만 아니라 주파수가 다른 경우에도 출력을 생성할 수 있는 이점을 가지고 있다.
위상 검파기(204)는 두 개의 입력 주파수 Fclock 및 Fout/N을 비교한다. 두 개의 입력 주파수가 동일하지 않은 경우 이 장치는 주파수 검파기로 작동하며 참고 방향에 있는 해당 VCO(208)를 미는 전압 제어 Vt 를 생성하기 위해 1 또는 0을 생성한다. 즉, VCO(208)이 참고보다 높은 경우 전압 제어 Vt는 VCO(208)를 하향 및 반대 방향으로 밀기 위해 높아진다. 두 개의 입력 주파수가 동일하며 주파수 잠김이 달성된 경우 위상 검파기(204)는 위상 검파기의 역할을 하며 두 개의 위상을 비교하고 출력 장치의 주파수 및 위상을 제어하기 위해 오류 전압을 지속적으로 생성한다.
그림 4는 일반적 PLL(400)에 적용되는 활성화 필터의 예를 나타낸다.
이러한 유형의 루프 필터, 즉 수동 필터 또는 능동 필터는 특정한 요건에 따라 선택될 수 있다. 수동 루프 필터는 저항기와 축전기를 기반으로 하는 반면, 능동 루프 필터는 증폭기 및 피드백 시스템의 축전기-저항기 네트워크를 기반으로 한다. 수동 필터는 레퍼런스 PLL이 단일 주파수를 가지고 있으며 단일 주파수를 유지하기 위한 단일 전압이 필요할 경우 선호된다. 다른 이유는 단순성, 비용 및 가장 중요한 것으로 추가적인 잡음이 없다는 점이다. 능동 장치는 시스템 내에 추가 잡음을 생성하는 경향이 있다. 그러한 능동 필터는 입력 신호의 증폭 가능성으로 더 많이 사용되고 있다. 증폭은 능동 필터에 사용된 연산 증폭기를 통해 가능하다.
그림 2의 루프 필터(206)는 능동 필터로 연산 증폭기(402)와 피드백 루프의 축전기-저항기 네트워크(404)를 포함한다. 일부 경우에 PLL(200)의 위상 검파기(204)가 최대 5볼트의 전압을 생성하지만 해당 VCO(208)은 5볼트 이상이 필요할 수 있다. 즉 예를 들어 완전한 범위에 도달하기 위해 최대 18볼트가 필요하므로 능동 필터(206)는 필터링만 용이하게 할 뿐 아니라 높은 전압에 도달하는 능력을 제공한다.
그림 5는 샘플 및 홀드(sample-and-hold)(500) 메커니즘의 원리를 나타낸다.
제1 샘플 및 홀드 회로(502)는 스위치 S 및 홀드 축전기 CH를 포함한다. 스위치 S의 조작은 동일한 컨트롤이 제어한다. 스위츠 S가 닫힌 경우 입력 주파수의 전압 샘플이 샘플링되고 스위치가 열린 경우 전압 샘플이 홀드 축전기 CH에 대해 고정된다.
제2 샘플 및 홀드 회로(504)는 스위치 S 및 홀드 축전기 외에서 두 개의 버퍼 A1 및 A2가 있으며 격리 목적으로 단위 이득을 갖는다. 버터 A2는 전자 버퍼가 바람직하며, 이는 홀드 축전기 CH가 연속적인 샘플들 사이에서 기생적으로 방전되지 않기 때문이다. 즉, 홀드 축전기 CH는 샘플들 사이의 전압을 유지한다.
그림 6은 콤 제너레이터 및 샘플링 위상 검파기의 실질적인 구현 예를 나타낸다. 이 그림은 위상 검파기 역할을 하는 이중 쇼트키 다이오드에 공급하는 콤 제너레이터로서 스냅 오프 다이오드를 나타낸다.
구현된 회로(600)은 콤 제너레이터로서의 스냅 오프 다이오드(SRD)(602) 및 위상 검파기로서의 이중 쇼트키 다이오드(604 및 606)을 포함한다.
이 예에서 회로(600)에 대한 입력은 100MHz 사인파의 클록 입력이다. SRD(602)는 100MHz 사인파를 동일한 주파수를 가진 매우 좁은 펄스 트레인으로 변경하는 특수 장치이므로, 콤 제너레이터의 역할을 한다. 두 개의 쇼트키 다이오드(604, 606)은 스위치 역할을 하며 샘플링 스위치 작용을 한다. 샘플링되는 RF 전압(해당 VCO에서 나온 출력)은 두 개의 다이오드(604 및 606) 사이의 한 지점에 연결된다. SRD(602)는 포지티브 및 네거티브 펄스의 출력을 생성한다. 포지티브 및 네거티브 펄스는 스위치 작용을 하는 다이오드(604 및 606)에 대한 제어 신호 역할을 한다. 샘플링된 전압 출력은 이중 쇼트키 다이오드(604 및 606)를 통해 RF 입력을 샘플링함으로써 생성된 오류 DC 전압이다. RF 신호의 출력은 다이오드(604 및 606)가 SRD(602)에서 발생하는 좁은 펄스로 인해 열린 경우, 언제든지 샘플링된다. 전압 샘플은 다이오드(604 및 606) 다음에 있는 축전기 C에 고정된다.
그림 7은 콤 제너레이터 및 샘플링 위상 검파기와 위상 검파기 다음에 클록 전치 증폭기 및 2개의 DC 버퍼를 장착한 개략도(700)를 나타낸다.
전압 샘플은 이중 다이오드 쌍에 각각 있는 2개의 매주 작은 축전기에 고정되므로 샘플들 사이에 기생적으로 방전되는 전체 축전지 역할을 할 수 없다. 이러한 축전기들은 샘플들 사이에 방전을 방지하기 위해 몇 개의 초저 입력 바이어스 전류 버퍼로 버퍼링된다. 두 개의 전압이 합쳐져서 루프 필터에 공급되며, 여기서 크린 Vt가 주파수를 제어하기 위해 VCO로 공급된다.
이 샘플링 위상 검파기의 구현은 믹서에 대해 매우 작은 아날로그 위상 검파기를 생성한다. 아날로그 샘플링 위상 검파기는 특정하게 정의된 로킹 공간 또는 로킹 거리를 가지며 위상/주파수 디지털 검파기와 같이 주파수 차이로 인해 고정되지 않는다. 이 장치는 약간의 로킹 범위를 가지며 해당하는 로킹 범위 내에서만 VCO가 참조에 대해 스스로 고정된다. 샘플링 PLL에서 VCO는 참조에 대해 고정되지 않지만 참조의 N번째 고조파에 대해 고정된다. 즉, 100MHz 클록의 90번째에 9GHz를 고정할 수 있다. 이는 입력 주파수가 매 사이클이 아닌, 매 100사이클에 대핸 샘플링됨으로써 수행된다.
이 유형의 제품은 PLL의 고정을 돕기 위해 몇 가지 "검색 메커니즘"을 가질 수 있다. 가장 일반적인 것은 루프 필터 자체에 대한 포지티브 피드백을 포함한다. 루프가 잠기지 않은 경우 루프 필터는 VCO를 주파수 범위에 걸쳐 앞뒤로 구동하는 초저 주파수 발진기 역할을 한다. 클록의 고주파와 충분히 근접하여 통과할 경우 고정되면 고정 상태를 유지한다. 이 메커니즘의 우수한 기능은 루프가 잠길 때 자동적으로 꺼진다는 것이다. 이는 루프의 특성이 네거티브 피드백 시스템이기 때문에 발생한다.
하지만, 이런 유형의 검색 메커니즘은 많은 문제를 가지고 있다. 즉, 작동이 온도 변화에 따라 달라지고, 그 때문에 제품을 생산하고, 동조하고 원할라게 판매하는 데 어려움을 겪고 있다.
그림 8은 통신 장비에 사용되는 64 QAM 변조방법(800)을 나타낸다.
다양한 스마트폰이나 태블릿을 포함하여 통신 장비는 직교 직폭 변조(QAM)라고 불리는 변조방법을 이용한다. QAM 수는 항상 1x1 크기를 갖는 2차원 차트에 점의 개수를 정의한다. 더 많은 점을 가질수록 점의 밀도가 높아진다. 신호는 점들이 있어야 할 곳에 정확하게 있어 모뎀이 쉽게 결정할 수 있을 때 매우 선명하게 된다. 위상잡음은 데이터 처리량을 제한하는 병목 현상 중 하나이다. 시스템 레벨에서 위상잡음은 전력이 동일하지만 각도가 변할 때 벡터가 이동하는 것처럼 곡선을 따라 변조점을 이동시키는 통계적 파라미터이다. 특정 변조점이 이 곡선에 대해 너무 많이 움직이며 모뎀은 이 점이 어디에 속하는지 결정하는 데 어려움을 겪으며 오류를 발생시킵니다.
QAM에서 델파 φ 또는 델타 위상은 데이터를 정확하게 복조할 수 있는 각도의 최대 오류이다. 점이 델타 φ의 위상에 따라 움직이면 다른 점 및 시간으로 이해되며 따라서 변조방법에 많은 오류가 발생한다. 256 QAM에서 데이터를 이해하기 위해 약 3도의 위상 오류가 허용되며 64 QAM는 약 7도의 위상 오류가 허용된다. 별도의 신호 2개 사이에 향상된 각도를 얻는다면 Hz당 더 향상된 정보를 얻을 수 있으며, 변조방법이 더 높은 데이터 속도를 가질 수 있어 많은 경우에 이득이 되며, 심지어 배터리 수명을 늘릴 수 있다.
여기에서 제안된 초저 위상잡음 주파수 신시사이저를 통해 얻은 향상된 위상잡음은 0.04도 이상으로 해석되며, 이는 기본적으로 더 높은 변조방법을 용이하게 한다고 해석된다. 즉, 그래프(800)의 점은 높은 변조 레벨에서 더 많은 점을 가지고 있기 때문에 더 붐비게 된다. 점들이 더 붐비지만 위상잡음이 더 많이 향상되며 위상잡음의 문제를 가지기 않으며 점들을 용이하게 구분할 수 있다. 향상된 위상잡음으로 Hz당 더 많은 정보를 실을 수 있다. 동일한 채널에서 더 많은 정보를 인코딩하고 디코딩할 수 있다. 그리고 기본적으로 더 향상된 데이터 속도를 가짐을 의미한다.
그림 9는 PLL에서 잠기지 않은 상태에서 주파수 영역(스펙트럼 분석기)의 전압 제어 발진기(VCO)를 자유롭게 가동하는 예의 위상잡음 그림(900)을 나타낸다.
상술했듯이 위상잡음은 시스템의 성능에 중요한 영향을 미치기 때문에 많은 RF 및 무선 통신 시스템의 핵신 요소이다. 위상잡음은 파형 위상에 있는 빠르고, 단기적이며, 임의의 변동으로 표현되는 주파수 영역이며, 시간 영역의 불안정성으로 발생하고, "지터(jitte)"라고도 불린다.
예를 들어 주파수 영역에서, 스케일이 진폭 대비 주파수일 경우, 100MHz 주파수가 정확하게 100MHz에 머무는 단일 라인으로 보여는 것이 이상적이다. 그러나 실제 실험실에 현대 장비를 사용했을 때 진폭 대비 주파수가 단일 라인으로 보이지 않으며, 아래로 내려갈수록 커지는 "스커트"(902) 모양을 가진 단일 라인으로 보인다. 위상잡음 그림(900)은 좌측과 우측의 정확하게 원하는 주파수 f0에 대해 스커트(902) 모양을 가진다. 스커트(902)의 품질, 높이, 폭은 위상잡음이 시스템 또는 시스템의 성능에 영향을 미치는 정도를 결정한다. 따라서 위상잡음을 가능한 한 최소화해야 하며 이를 통해 시스템 성능이 개선된다.
위상잡음의 다른 용어는 단기 주파수 안정성을 설명하는 것이다. 주파수 원천에서 생성된 신호는 실질적으로 "선명"하지 않다. 신호의 주파수는 원하는 값을 가진 안정된 상태가 아니다. 이것은 주파수 시프팅 (frequency shifting), 즉 주요 주파수의 상이한 진폭 및 상이한 진폭에서의 작은 주파수 시프트인 "위상 잡음"을 갖는다. 중앙 설정 주파수는 f0를 다른 속도와 진폭으로 변경한다. 시간 영역에서 위상 잡음은 지터 (jitter)라고 할 수 있다. 장기간의 주파수 안정성은 시간에 따라 또는 온도에 따른 중심 주파수의 표동이다.
그림 10은 주파수 영역(스펙트럼 분석기)에서의 PLL에 고정되어 보상되는 예시적인 전압 제어 발진기 (VCO)의 위상 잡음 플롯 1000을 도시한다.
상부 라인 1004은 프리 러닝 VCO 위상 잡음이고, PLL에서 고정되기 전이며, 하부 라인 1002은 VCO 위상 잡음이다. PLL에서 VCO를 기준 주파수에 고정시키는 원칙은 루프 대역폭과 관련된 양으로 VCO의 위상 잡음을 감쇠시킨다. 루프 대역폭 밖에서 VCO 잡음은 PLL이없는 위상 잡음과 거의 동일하게 유지되는 반면 내부 루프 대역폭은 주 반송파의 오프셋 주파수가 감소함에 따라 점점 약화된다. 매우 높은 주파수, 즉 루프 대역폭보다 높은 경우, 위상 검파기 보정 신호가 매우 빠른 변화 또는 매우 빠른 방해를 위해 VCO에 도달하기에 충분히 빠르기 때문에, 고정은 거의 영향을 미치지 않는다. 그러나 루프 대역폭 또는 저주파수에서 VCO의 보상된 위상 잡음은 자유 동작 VCO보다 훨씬 낮다. 주파수 f0의 중심에 가까운 모든 주파수는 검출 및 보상하기 쉽다.
그림 11은 두 개의 플롯 1100을 나타낸다: (a) 예제 PLL의 위상잡음의 시뮬레이션, 그리고 (b) 실제 측정.
그림 11의 (a)는 예시적인 PLL의 위상 잡음의 시뮬레이션 그래프를 나타낸다. 시뮬레이션 그래프는 예제 PLL의 전반적인 위상 잡음을 보여 주며 위상 잡음에 기여하는 모든 구성 요소의 기여도를 포함한다. 시뮬레이션 그래프는 위상잡음의 제 1, 제 2 및 제 3 영역 1102, 1104 및 1106을 도시한다. 반송파에 매우 가까운 제 1 영역 1102은 기본적으로 온도 제어형 크리스털 발진기 (TCXO 또는 임의의 다른 기준 클럭 장치)와 같은 기준 클럭으로부터 오는 급경사 라인을 나타낸다. 첫 번째 영역은 20logN을 곱한 TCXO의 잡음을 나타내며, 여기서 N은 출력 주파수 대 클럭 주파수의 비율이다. 제 2 영역 1104는 기본적으로 디지털 위상 검파기의 잡음 플로어인 평탄한 위상 잡음을 20logN의 동일한 비율로 곱한다. 제 3 영역 1106은 루프 대역폭 및 고정 현상의 영향을 받지 않는 고유한 VCO 위상 잡음인 가파른 라인을 나타낸다. 점선 1108은 루프 대역폭 내부의 VCO "정정된"위상 잡음을 나타낸다. 평평한 영역 아래에서, 보상된 VCO 위상 잡음은 위상 검파기의 잡음 플로어를 그 비율로 곱한 방법이기 때문에 전체 결과에 영향을 미치지 않는다. 예시 PLL의 위상 잡음의 실제 측정은 그림11 (b)에 나타낸다. 두 곡선 사이의 유사성을 명확하게 볼 수 있다.
그림 12는 폐쇄 루프 PLL의 위상 잡음 플롯 (1200)을 나타내며, 루프 대역폭 내에서의 위상 검파기 곱셈 수 20 * LOG (N)의 영향을 명확하게 나타낸다. 위상 잡음 플롯 800은 반송파 주파수 f0의 양측상의 위상 잡음을 도시하며, 여기서 좌측은 우측의 미러링된 이미지이다. 반송파 f0의 양측상의 위상 잡음은 대역 통과 필터를 통과하는 것처럼 보인다.
그림에서 알 수 있듯이 루프 대역폭 내부의 대역 내 위상 잡음은 모양이 평면이며 위상 검파기 및 또는 기준 클럭 노이즈에 20IogN을 곱한 것과 같다. 루프 대역폭의 시점에서, 위상 잡음은 다시 하강하기 전에 올라간다. 이는 자유 동작 VCO와 위상 검파기의 위상 잡음 조합으로 인해 3dB가 추가되었기 때문이다. 상부 직선 1202은 N1에서 위상 검파기에 의해 기여되는 위상 잡음을 도시하고, 하부 직선 1204는 N2에서 위상 검파기에 의해 기여되는 위상 잡음을 나타낸다. 두 개의 서로 다른 "N"숫자로 인해 플랫 영역에서 위상 잡음에 차이가 있음을 알 수 있다. 위상 검파기는 높은 N 값에서 높은 대역 내 위상 잡음을 제공한다.
따라서 낮은 위상 잡음을 달성하려면 다음을 수행하는 것이 필수이다: a) 가능한 고유 한 위상 잡음을 갖는 위상 검파기 및 기준 클럭과 같은 부품을 선택하고, b) 가능한 한 비율 N을 낮추십시오.
그림 13은 반송파로부터의 오프셋 주파수에서 20 1Hz 대역폭에서 위상 잡음의 측정 항의 플롯 1300을 도시한다.
위상 잡음 표현은 일반적으로 캐리어 전력 레벨 Ps에 대한 dBc, 즉 dB, 즉 1Hz의 대역폭에서 Hz당 반송파와 얼마나 낮은지를 비교한다. 이것은 기본적으로 반송파로부터의 특정 .Af에서 위상 잡음, 헤르츠 당 dBc (dBc / Hz)에 사용되는 용어이다.
측정 방법의 예로서, .bF가 10KHz이고, 스펙트럼 분석기상에서 위상 잡음 전력 레벨 Pss가 -70dBm 레벨로 측정되고, 반송파 전력 레벨 Ps가 10dBm 레벨에서 측정되고, 반송파에서 10KHz에서 Ps 10dBm과 PssB -70dBm 사이의 비율이 80dB이므로 반송파에서 10KHz 오프셋에서 위상 잡음이 30 -80dBc / Hz가 된다.
많은 시스템에서 성능을 평가하는 중요한 매개 변수는 반송파의 단일 주파수 오프셋에서 측정된 위상 잡음이 아니라 하나의 오프셋 주파수에서 다른 주파수로의 통합된 위상 잡음이다. 다음은 통합 위상 잡음을 정의하는 4 가지 방정식과 용어이다:
Figure pct00003
예를 들어, 첫 번째 방정식은 위상 잡음을 dBc로 정의한다. 그것은 2차 방정식에 의해 도(변조 방식 학습과 관련하여)로 변환할 수 있다. 추가 방정식에 따라, 위상 잡음은 Hz 및 시간 도메인 위상 지터 초로 변환 될 수 있다.
그림 14는 예시 이중 루프 PLL의 일반적인 블록도 1400를 나타낸다. 이중 루프 설계의 주요 목표는 N 수를 줄이는 것이다.
이중 루프 PLL 1400은 주 PLL 1402로 지칭되는 상부 PLL 1402 및 기준 PLL 1404로서 지칭되는 하부 PLL 1404, 클록 신호 Fc를 일차 PLL 1402 및 레퍼런스 PLL 1404 모두에 공급하는 마스터 클럭으로서 동작하는 TCXO 1406 레퍼런스 PLL 1404을 포함한다.
레퍼런스 PLL 1404은 제 1 위상 검파기 1414 및 레퍼런스 주파수 Fr에서 동작하는 단일 주파수 제 1 VCO 1416를 포함한다. 레퍼런스 주파수 Fr은 하향 변환 믹서 1412의 제 1입력에 공급된다.
주 PLL 1402은 출력 주파수 범위 F1 내지 F2를 생성하는 제 2위상 검파기 1408 및 제 2 VCO 1410를 포함한다. 출력 주파수 범위 F1 내지 F2의 샘플은 하향 변환 믹서 1412의 제 2 입력에 공급되고 단일 기준 주파수 Fr과 혼합된다. 하향 변환 믹서 1412로부터의 출력은 보다 낮은 주파수 (F1 내지 F2) - Fr.에 있다. 이 저하된 주파수는 값 N1의 분주기 1418를 통해 제 2위상 검파기 1408에 피드백된다.
따라서 : a) 다운 컨버트 믹서 1412가 없는 경우: F1 내지 F2 = NxFc, b) 다운 컨버팅 믹서 1412로: (F1 to F2)-Fr = N1xFc. 결과적으로 숫자 N이 감소한다: N1/N = ((F1 to F2) - Fr)/(F1 to F2).
N1번은 기본적으로 주파수 분할기 1418가 믹서 1412의 출력을 분할하고 제 2 위상 검파기 1408로 공급하는 데 사용할 분할 수이다. 믹서 1412로부터 출력이 원래의 주파수 범위 F1 내지 F2보다 훨씬 낮은 주파수이기 때문에, N1의 값은 최소로 설정된다.
예를 들면:a) Fe = 1 MHz, b) F1 ~ F2 =10,000 ~ 11,000 MHz라고 가정해보십시오. N = 10,000에서 11,000. 이제 Fr = 9000 MHz이면((F1-F2) - Fr) = 1000 내지 2000 MHz. 그러면 N1 = 1000에서 2000이다. 따라서 N의 값은 11,000에서 2000으로 감소한다. dB에서는 15dB의 비율이다. 이것은 위상 잡음이 15dB만큼 감소한다는 것을 의미한다.
이중 루프 설계의 단점은 메인 PLL에서 N을 적당히 줄이면서 디지털 위상 / 주파수 검출기를 포함하는 레퍼런스 PLL이 전체 출력 위상 잡음에 기여하는 주된 요인이된다는 것이다.
그림 15는 예시 샘플링 PLL의 일반적인 블록도 1500를 나타낸다.
샘플링 PLL 1500은 TCXO 1502, 콤 제너레이터1504, 샘플링 위상 검파기 1506, 루프 필터 1508 및 VCO 1510를 포함한다. 샘플링 PLL 1500은 디지털 위상 / 주파수 검파기 및 주파수 분할기를 포함하지 않는다. 따라서 디지털 잡음 플로어가 생성되어 시스템의 성능에 영향을 미칠 수 있다.
TCXO 1502는 클록 생성기 1504에 클록 신호 FC|0Ck를 공급한다. 콤 제너레이터 1504는 주파수 Fclock에서 입력 사인파 신호를 입력 사인파 신호와 동일한 주파수에서 매우 좁은 펄스의 출력 신호로 변경하는 장치이다.
콤 제너레이터로부터의 펄스 출력은 샘플링 위상 검파기1506에 대한 제어 신호로서 사용된다. 샘플링 위상 검출기 1506는 VCO 1510로부터 주파수 Fout의 RF 신호를 수신하고,콤 제너레이터 1504로부터의 좁은 펄스에 기초하여 다이오드를 개폐함으로써 RF 신호를 샘플링하는 스위치로서 작용하는 2 개의 다이오드를 포함한다. 생성된 샘플링된 전압 Vt 는 커패시터에 "유지"되고 다음 샘플 주기까지 버퍼링된다. 전압 샘플은 항상 동일한 레벨에 있으므로, DC 전압 Vt는 샘플링 위상 검파기 1506에 의해 생성된다. 루프 필터 1508은 직류 전압 Vt를 세정 및 필터링하여,이를 VCO 주파수 F out- F out = Fclock N을 제어하기 위해 VCO 1510에 제공하며, 여기서 N은 "콤" 스펙트럼의 N 번째 스펙트럼 고조파 라인이다.
그림 6은 임펄스 또는 "콤"제너레이터 1504가 사인파 1602로부터 좁은 펄스 1604로 신호의 파형을 어떻게 변화시키는지를 나타낸다. 주파수 소스 1606는 주파수 F1 및 시간 기간 T1의 입력 사인파 1602를 생성한다.
콤 제너레이터 1504는 입력 사인파 1602를 동일한 시간주기 T1을 갖는 일련의 매우 좁은 펄스 1604 및 시간 영역의 펄스 대역폭 tp으로 전환시킨다. 예를 들어, 입력 사인파 1602의 주파수가 100MHz이면, 임펄스 트레인 발생기 1504는 동일한 주파수의 일련의 매우 날카로운 협소 펄스 1604를 생성한다.
그림 17은 주파수 도메인에서 콤 제너레이터 1504의 예시 출력 1700을 타나낸다.
주파수 도메인 (스펙트럼 분석기 화면)에서, 콤 제너레이터1504의 출력 1700은 "콤", 즉 매우 높은 주파수까지 연장되는 라인들의 행처럼 보인다. 이론 상으로는, 클록 펄스의 대역폭이 극히 작으면 라인의 행은 무한대와 동일한 진폭으로 나타난다. 출력 1700은 초기 주파수와 동일한 선 사이의 간격과 함께 일련의 선처럼 보인다. 예를 들어, 초기 주파수가 1GHz이면 선로의 스펙트럼은 1GHz 떨어져 있다.
그림 18은 제 1실시 예에서 제안된 초저 위상 잡음 주파수 신시사이저의 블록도 1800를 나타낸다.
초저 위상잡음 주파수 신시사이저 1800는 2개의 위상 고정 루프(PLL)를 포함한다. 하나는 주 PLL 1810이고 다른 하나는 샘플링 PLL 1818이다. 주 PLL 1810은 가변 주파수 범위의 적어도 하나의 클록 신호 Fc2를 생성하기 위해 고주파 저잡음 직접 디지털 신시사이저(DDS) 1802를 포함한다. 고주파수 저잡음 DDS 1802는 적어도 하나의 소프트웨어 제어 가능한 명령들 및 적어도 하나의 DDS 클록 신호로부터의 입력을 취함으로써 가변 주파수 범위의 적어도 하나의 클록 신호 Fc2를 생성한다. 적어도 하나의 클록 신호 Fc2의 주파수는 항상 적어도 하나의 DDS 클록 신호의 주파수보다 낮다. 적어도 하나의 DDS 클록 신호는 제 1고정 주파수 분할기 1814에 의해 생성된다. 고주파수 저잡음 DDS 1802는 가변 주파수 범위의 생성 된 적어도 하나의 클록 신호 Fc2를 디지털 위상 주파수 검파기 1804를 향해 전송한다.
디지털 위상 주파수 검파기 1804는 2 개의 방향들로부터 오는 2 개의 신호들을 비교하고 적어도 하나의 신호를 생성한다. 하나의 신호는 고주파수 저잡음 DDS 1802에 의해 생성된 가변 주파수 범위의 적어도 하나의 클록 신호 Fc2이다. 제 2신호는 제 2고정 주파수 분할기 1812에 의해 생성된 주파수 Fif/2중 적어도 하나의 신호이다. 디지털 위상 주파수 검파기 1804는 이들 2개의 신호를 비교하여 적어도 하나의 제 1 제어 전압 Vt1을 생성하고이를 제 1전압 제어 발진기(VCO) 1806를 향해 전송한다. 제 1 전압 제어 발진기(VCO) 1806는 수신 된 적어도 하나의 제 1 제어 전압 Vt1으로부터 주파수 Fout의 적어도 하나의 출력 신호를 생성한다. 주 PLL 1810은 하향 변환 믹서 1816를 더 포함한다.
샘플링 PLL 1818의 주된 역할은 적어도 하나의 출력 신호 F out 에 존재하는 위상 잡음을 줄이는데 주 PLL 1810을 돕는 것이다 - 샘플링 PLL 1818은 적어도 하나의 제 1 신호를 생성하기 위해 온도보상 수정 발진기(TCXO) 고정 단일 주파수 Fc1의 클록 신호, 적어도 하나의 제 2 제어 전압 Vt2및 레퍼런스 전압 제어 발진기(VCO) 1820를 생성하기위한 샘플링 위상 검출기 1822(콤 제너레이터 및 샘플링 위상 검파기를 포함)를 포함한다.
여기서 주목해야 할 중요한 점은 다른 이중 루프 설계와 달리 샘플링 레퍼런스 PLL 1818은 샘플링 위상 검파기 1822를 사용한다는 것이다. 샘플링 PLL 1818은 디지털 위상 주파수 검파기 1804 또는 제 1 고정 주파수 제수 N1 1814와 같은 어떠한 종류의 디지털 장치도 사용하지 않는다. 동시에 샘플링 PLL 1818에 존재하는 온도보상 수정 발진기(TCXO) 1824는 또한 매우 낮은 잡음 발생 장치이다. 이러한 이유로 인해, 샘플링 PLL 1818로부터 주 PLL 1810로의 위상 잡음의 기여는 무시할 정도로 가깝다. 레퍼런스 전압 제어 발진기(VCO) 1820는 적어도 하나의 기준 신호 Fr를 생성하고 그것을 하향 변환 믹서 1816를 향해 전송한다. 샘플링 PLL 1818은 다양한 주파수 신시사이저의 일부가 됨으로써 모든 관련 통신 및 유사한 시스템에서 중요한 역할을 하며, 또한 동일한 장비에서의 업/다운 변환 프로세스의 모든 시스템에 대한 독립형 주파수 소스로서도 작용한다.
수신된 주파수 Fr의 적어도 하나의 레퍼런스 신호 및 주파수 F out 의 적어도 하나의 출력 신호에 기초하여 다운 컨버전 믹서 (1816)는 주파수 Fif 의 적어도 하나의 중간 신호를 생성하고 이를 제 2 고정 주파수 분할기 1812를 향해 전송한다. 제 2 고정 주파수 분할기 1812는 입력되는 적어도 하나의 주파수 신호 Fif를 소정의 인자로 나눔으로써 적어도 하나의 주파수 신호 Fif 12를 생성한다. 제 2 고정 주파수 분할기 1812는 생성된 주파수의 적어도 하나의 신호 Fif 12를 디지털 위상 주파수 검파기 1804를 향해 전송한다. 주 VCO 1806는 적어도 하나의 최종 출력 신호 F outfinal 를 생성하기 위해 적어도 하나의 출력 신호 F out 를 제 3 고정 주파수 분할기 1808를 향해 전송한다.
주파수 디바이더 1812는 선택적이며 주 PLL은 Fif의 분할없이 동작 할 수 있다는 것을 알아야한다.
전술한 개시 내용을 일례로 설명하기 위해, TCXO 1824가 고정 단일 주파수 Fc1 250MHz의 적어도 하나의 제 1 클록 신호를 생성한다고 가정하자. 샘플링 위상 검파기1822는 고정된 단일 주파수 Fc1 250MHz의 적어도 하나의 제 1 클록 신호를 샘플링함으로써 제 2 제어 전압 Vt2를 생성하고 고정된 단일 주파수Fc1 250MHz의 적어도 하나의 제 1 클록 신호의 샘플링된 값을 레퍼런스 전압 제어 발진기(VCO) 1820에 생성한다. 레퍼런스 전압 제어 발진기(VCO) 1820는 적어도 하나의 기준 신호 Fr를 생성하고 그것을 하향 변환 믹서 1816를 향해 전송한다. 예시에서, 레퍼런스 VCO 1820는 11.75 GHz 및 12.75 GHz의 샘플링 주파수를 갖는 2 개의 레퍼런스 신호를 생성한다.
예시에서, 제 1 주파수 분할기(1814)는 적어도 하나의 DDS 클록 신호를 생성하기 위해 주파수 11.75GHz 및 12.75GHz의 생성된 2개의 기준 신호를 소정의 인자 4로 나눈다. 고주파수 저잡음 DDS 1802는 적어도 하나의 DDS 클록 신호를 수신하고, 적어도 하나의 소프트웨어 제어 가능한 명령들에 기초하여, 0.525 GHz 내지 1 GHz의 가변 주파수 범위의 적어도 하나의 클록 신호 Fc2를 생성한다.
예시에서, 주 VCO 1806는 9.8GHz에서 11.7GHz 범위의 주파수 Fout의 적어도 하나의 출력 신호를 생성한다. 하향 변환 믹서 1816는 주파수가 11.75 GHz 또는 12.75 GHz인 2개의 레퍼런스 신호Fr와 9.8 GHz에서 11.7 GHz 사이의 주파수F out 의 적어도 하나의 출력 신호를 믹싱하여 1.05 GHz 2GHz까지생성한다. 적어도 하나의 클럭 신호 Fc2가 0.525GHz 내지 1GHz의 범위를 가지기 때문에, 제 2고정 주파수 분할기1812는 주파수의 적어도 하나의 신호 Fif 를 생성하기 위해 적어도 하나의 중간 신호 Fif /2는 0.525GHz에서 1GHz 범위이다.
제 3 고정 주파수 분할기 1808는 4.9GHz내지 5.85GHz 범위의 적어도 하나의 최종 출력 신호 Foutfinal를 생성하기 위해 9.8GHz 내지 11.7GHz 범위의 적어도 하나의 출력 신호 F out 를 2의 소정의 인자로 나눈다. 4.9GHz ~ 5.8GHz의 주파수 범위는 기본적으로 스마트폰(Wi-Fi 5GHz 대역)의 표준 설계에서 취한다.. 더 높은 출력 주파수 9.8 GHz 내지 11.7 GHz에 대한 주파수 신시사이저 1800의 칩 설계를 구현하는 것이 쉽고 상대적으로 저렴하며, 적어도 하나의 출력 신호 Fout를 2로 나눔으로써 적어도 하나의 최종 출력 신호 Foutfinal를 4.9GHz - 5.8GHz 범위가 된다.
하향 변환 믹서 1816는 적어도 하나의 출력 신호 F out 의 주파수를 낮춤으로써, 제 2 클록 신호 및 피드백 신호의 주파수의 비율을 감소시킨다. 적어도 하나의 출력 신호 Fout 를 직접적으로 디지털 위상 주파수 검파기 1804에 공급하는 대신에, 훨씬 낮은 주파수를 갖는 적어도 하나의 신호를 생성하기 위해 혼합되고 제 2 고정 주파수 분할기 1812의 훨씬 낮은 값을 얻는다.
초저 위상잡음 주파수 신시사이저 1800에 존재하는 1 차 위상 잡음은 고주파수 DDS 1802 및 제 2 고정 주파수 분할기 1812에 존재하는 잡음의 곱에 기인하기 때문에, 제 2 고정 주파수 분할기 1812가 될수록, 초저 위상잡음 주파수 합성기 1800에서 생성된 위상 잡음은 더 적어 질 것이다. 따라서, 제 2 고정 분주기 1812가 2일 때, DDS 신호 잡음은 번호 2로 곱해지며, 이는 매우 초저 잡음을 이룬다.
주파수의 비율의 감소는 최종 출력 신호의 위상 잡음의 감소로 이어진다. 비교 주파수는 훨씬 낮아서, 주 PLL 1810 내부에서 잡음이 곱해지는 수 N은 훨씬 더 낮다. 예시에서, 제 2 고정 주파수 제수의 비율 =2는 단일 PLL 설계와 비교하여 최종 출력 신호 Foutnnal의 위상 잡음을 20-40 dB만큼 감소시켜 보다 높은 데이터 전송 속도로 변조 방식을 개선 할 수 있게 한다. 예를 들어, 표준 PLL 신시사이저가있는 반송파의 100KHz Af에서의 위상 잡음은 약 -106dBc / Hz이다. 제안된 주파수 신시사이저 1800에서, 반송파로부터의 100KHz Af에서의 위상 잡음은 -130dBc/Hz의 범위에 있을 수 있으며, 24dB로 상당히 개선된다.
이와 같이, 위상 잡음에서 24dB의 이 획기적인 향상은 보다 복잡한 변조 방법의 구현을 가능하게 한다. 예를 들어, 현재의 256 QAM 대신에, 위상 잡음이 20dB 이상의 인자만큼 감소될 수 있다면, 4096 QAM의 변조 방법을 허용할 수있다. 즉, 동일한 대역폭에서 보다 높은 데이터 속도를 갖는 변조 방법을 사용할 수 있으므로 채널의 효율이 향상된다.
실용적인 측면으로 해석하면, 초저 위상 잡음 주파수 신시사이저 1700은 Wi-Fi 시스템에서 10 %의 비용 절감, 10 %의 향상된 배터리 수명 및 20 ~ 50 % 높은 Wi-Fi 데이터 전송 속도를 제공 할 수 있으며 주요 시장 잠재력을 제공한다 PA, LNA, 스위치 및 기타 관련 기술을 보유한 스마트 폰 또는 기타 집적 회로 설계자 및 제조업체, 모듈 제조업체 및 공급 업체가 휴대 전화 및 모바일 응용 프로그램 또는 기타 무선 통신 시스템에서 사용할 수 있다.
요약하면, 초저 위상잡음 주파수 신시사이저 1800에서 위상 잡음을 감소 시키는데 달성한 급격한 개선은 다음과 같은 것을 기초로 한다: a) 곱셈 수 N2를 감소시키는 이중 PLL 접근법의 사용, b) 샘플링 PLL 1818의 사용 c) 주 PLL 1810에 저잡음, 고주파수 입력을 제공하기 위한 DDS 1802의 사용, 및 d) 주 PLL 1810에 고주파 디지털 위상 주파수 검파기1804의 사용.
이 예에서, 초저 위상잡음 주파수 신시사이저 1800는 모듈의 형태로 구현된다. 이예시의 또 다른 형태에서, 초저 위상잡음 주파수 신시사이저 1800의 이러한 설계는 대형 모듈의 일부로서뿐만 아니라 프론트 엔드 모듈의 일부가 될 수있는 독립적인 개별 칩으로서 구현 할 수 있다. 신시사이저는 예를 들어 SiGe 또는 GaAs와 같은 첨단 기술로 구현할 수 있지만 이에 국한되지는 않는다.
초저 위상잡음 주파수 신시사이저 1800의 또 다른 실용적인 측면은 디지털 사전 왜곡 메커니즘으로 인한 비선형성을 제거하는데 사용될 수 있다. 초저 위상잡음 주파수 신시사이저 1800는 고선형성 혼합기와 함께 사용되어 송신 신호를 하향 변환한다. 솔루션으로 제안 된 메커니즘은 수신 경로를 사용하지 않으므로 수신 경로 자체에서 생성된 모든 비선형성을 제거하는 것을 목표로 한다, 이것은 신호 샘플링을 위한 메커니즘, 초저 위상 잡음 주파수 신시사이저 1800, 믹서, A/D 컨버터, 수신 경로용 LNA가있는 전력 증폭기를 수용하는 프런트 엔드 모듈 내부에서 발생한다. 이 방식으로 전체 DPD 데이터 추출이 동일한 부품 내에서 일어나고 전력 증폭기 자체와 최소한의 다른 왜곡이 송신 신호에 추가된다. 부착된 SOC는 이제 송신 신호의 비선형성을 포함하는 디지털 데이터 및 수신 경로의 사용 또는 임의의 다른 하향 변환과 관련하여 훨씬 작고 무시할 수 있는 비선형성의 부분을 제공받을 수 있다.
그림 19은 제 2 전형에서 제안된 초저 위상 잡음 주파수 신시사이저의 블록도 1900를 나타낸다.
저 위상 잡음 주파수 신시사이저 1900는 2개의 위상 잠금 루프(PLL)를 포함한다. 하나는 주 PLL 1912이고 다른 하나는 샘플링 PLL 1918이다. 이 전형에서, 초저 위상 잡음 주파수 신시사이저 1900는 주 PLL 1912 및 샘플링 레퍼런스 PLL 1918에 입력 클록 신호를 제공하는 단일의 TCXO (온도 보상 수정 발진기) 1902를 포함한다.
주 PLL 1912은 프락셔널-N 신시사이저 칩 1904, VCO (일차 전압 제어 발진기) 1910 및 하향 변환 믹서 1916를 포함한다. 프락셔널 -N 신시사이저 칩 1904은 고주파수 디지털 위상 검파기 1906 및 소프트웨어 제어 가능한 가변 주파수 디바이더 N 1908을 포함한다.
TCXO 1902는 생성된 고정 주파수 Fc 의 적어도 하나의 클록 신호를 프락셔널 -N 신시사이저 칩 (1904) 내부에 위치한 고주파 디지털 위상 검파기 1906를 향해 전송한다. 한편으로, 고주파수 디지털 위상 검파기 1906는 고정 주파수 Fc의 적어도 하나의 클록 신호를 수신한다. 한편, 고주파 디지털 위상 검파기 1906는 소프트웨어 제어 가능한 가변 주파수 디바이더 N 1908에 의해 생성된 주파수 Fif/ N의 적어도 하나의 신호를 수신한다. 고주파수 디지털 위상 검파기 1906는 이들 2개의 신호를 비교하고, 적어도 하나의 제 1 제어 전압 Vt1을 생성한 다음, 생성된 적어도 하나의 제 1 제어 전압 Vt1 을 제 1 VCO 1910로 전송한다. 제 1 전압 제어 발진기(VCO) 1910는 수신 된 적어도 하나의 제 1 제어 전압 Vt1으로부터 주파수 Fout의 적어도 하나의 출력 신호를 생성한다.
샘플링 PLL 1918의 일차 역할은 주 PLL 1912이 적어도 하나의 출력 신호 Fout샘플링 PLL 1918은 샘플링 위상 검파기 1922 및 레퍼런스 전압 제어 발진기 VCO 1920에 존재하는 위상 잡음을 감소시키는 것을 돕는 것이다.
여기서 유의해야할 중요한 것은 샘플링 위상 검파기 1922의 적용이다. 샘플링 PLL 1918은 디지털 위상 검파기 1906 또는 소프트웨어 제어 가능한 가변 주파수 분배기 N 1908과 같은 어떠한 종류의 디지털 디바이스도 사용하지 않는다. 이러한 이유로 인해, 샘플링 PLL 1918로부터 주 PLL 1912로의 위상 잡음의 기여는 무시할 정도로 가깝다.
이러한 이유들 때문에, 샘플링 PLL 1918로부터 주PLL 1912로의 위상 잡음의 기여는 무시할 만하게 근접하게 된다. 레퍼런스 전압 제어 발진기(VCO) 1920는 적어도 하나의 기준 신호 Fr를 생성하고 그것을 하향 변환 믹서 1916를 향해 전송한다.
수신된 주파수 Fr의 적어도 하나의 레퍼런스 신호 및 주파수 F out 의 적어도 하나의 출력 신호에 기초하여 하향 변환 믹서 1916는 주파수 Fif 의 적어도 하나의 중간 신호를 생성하고 이를 제 2 고정 주파수 분할기 1908를 향해 전송한다. 소프트웨어로 제어 가능한 가변 주파수 분할기 N (1908)은 주파수 Fif의 적어도 하나의 중간 신호를 적어도 하나의 가변 값 N으로 나눔으로써 주파수 Fif / N의 적어도 하나의 신호를 생성한다. 프락셔널-N 신시사이저 칩 1904은 적절한 소프트웨어 명령을 실행하여 소프트웨어로 제어 가능한 가변 주파수 분주기 N 1908은 생성 된 주파수 Fif N의 적어도 하나의 신호를 디지털 위상 검파기 1906를 향해 전송한다. 제 2 고정 주파수 분할기 1908는 생성된 주파수의 적어도 하나의 신호 Fif /N를 디지털 위상 주파수 검파기 1906를 향해 전송한다.
일차 VCO 1910는 적어도 하나의 출력 신호 F out 를 제 1 고정 분주기 1914를 향해 전송하고 적어도 하나의 출력 신호 F out 를 미리 정의된 인자로 나누어 적어도 하나의 최종 출력 신호 F outfinal 를 생성한다.
예를 들어 제 2 예시를 설명하기 위해, TCXO 1902가 고정 주파수 Fc 100MHz의 적어도 하나의 클록 신호를 생성한다고 가정하자. 주 PLL 1912 및 샘플링 PLL 1918은 단일 TCXO (1902)에 의해 공급된다. 샘플링 PLL 1918의 위상 잡음은 일반적으로 샘플링 원리 및 매우 저잡음 발생 장치인 입력 클록 (TCXO) 1902의 존재로 인해 매우 낮다.
샘플링 위상 검출기 1922는 최소 하나 이상의 고정 주파수 Fc 100 MHz의 클록 신호를 기초로 2차 제어 전압 Vt2을 생성하고, 이 2차 제어 전압 Vt2를 레퍼런스 VCO 1920으로 전달한다. 레퍼런스 전압 제어 발진기(VCO) 1920는 적어도 하나의 기준 신호 Fr를 생성하고 그것을 하향 변환 믹서 1916를 향해 전송한다. 예를 들어, 레퍼런스 VCO는 11.75 Ghz와 12.75 GHz의 주파수를 가진 두 레퍼런스 신호를 생성한다.
예를 들면, 일차 VCO 1910은 9.8 GHz에서 11.7 Ghz 사이의 주파수 F out 을 가진 출력 신호를 최소 하나 이상 생성한다. 다운 컨버터 믹서 1916은 하나 이상의 9.8 GHz에서 11.7 GHz 사이의 주파수 F out 을 가진 출력 신호와 주파수 11.75 GHz와 12.75 GHz의 두 레퍼런수 신호를 혼합하여, 1.05 GHz에서 2 GHz 사이의 주파수 Fif를 가진 중간 신호를 최소 하나 이상 생성한다.
최소 하나 이상의 고정 주파수 Fc의 클록 신호를 기초로, 프락셔널-N 신시사이저 칩 1804가 소프트웨어 제어가능 가변 주파수 분주기 N 1808의 값을 결정하여 Ff = Fif/N 주파수를 가진 피드백 신호를 최소 하나 이상 생성한다.
4.9 Ghz부터 5.8 Ghz 사이의 주파수는 기본적으로 스파트폰 (Wi-Fi 5GHz 밴드)의 표준 설계를 따른 것이다. 이는 9.8 GHZ에서 11.7 GHz까지의 보다 높은 출력 주파수가 가능한 저위상잡음 주파수 신시사이저 1900의 칩 설계를 시행하기에 용이함과 동시에 비교적 저렴하며, 출력 주파수를 둘로 나누어 4.9 GHz - 5.8 GHz 사이의 최종 출력 주파수를 얻을 수 있다.
다운 컨버터 믹서 1916은 출력 신호의 주파수 Fout을 낮춰 이차 클록 신호와 피드백 신호의 주파수 비율을 감소시킨다. 출력 주파수 Fout를 디지털 위상 검파기 1906에 직접 전달하는 대신, 더 낮은 주파수와 더 낮은 N의 값을 생성하기 위해 믹스다운되었다. 최소 하나 이상의 Fc 주파수 클록 신호와 Ff 주파수 피드백 신호의 비율이 감소하면서 최종 출력 신호 Foutfinal- 의 위상잡음이 줄어든다. 피드백 주파수가 낮아지면서 주 PLL 1912 내에서 증식되던 잡음 N 값 또한 감소한다. 출력 주파수 Fout 이 11 GHz 내에 있고 100 MHz의 클록과 대비된다면 11 GHz와 100 MHz의 N 비율은 약 100인데, 다운 컨버터 믹서 1916으로 출력 주파수 Fout이 1 GHz로 믹스다운되는 경우 1 GHz와 100 MHz의 N 비율은 10 정도가 될 것이므로, 저위상잡음 주파수 신시사이저 1900의 위상잡음이 현저히 감소한다.
저위상잡음 주파수 신시사이저 1900의 위상잡음 개선은 다음 사항에 기초한다: a) 증식수 N의 감소를 위한 이중 PLL 이용, b) 잡음 기여 정도를 미미한 것으로 만들기 위해 샘플링 PLL 1918을 레퍼런스 PLL로 이용, c) 주 PLL 1912에 고주파 입력을 제공하기 위해 고주파수 저잡음 TCXO 클록 1902 이용, d) 일차 PLL 1906에 고주파수 프락셔널-N 신시사이저 1914 이용.
이 제2 실시예에서, 초저 위상잡음 주파수 신시사이저 1900은 모듈 형태로 구현된다. 이예시의 또 다른 형태에서, 초저 위상잡음 주파수 신시사이저 1900의 이러한 설계는 대형 모듈의 일부로서뿐만 아니라 프론트 엔드 모듈의 일부가 될 수있는 독립적인 개별 칩으로서 구현 할 수 있다. 또한 초저 위상잡음 주파수 신시사이저 1900은 SiGe 혹은 GaAs와 같은 첨단 기술에서도 구현될 수 있다.
그림 20은 제3 실시예에서 시사한 것처럼 샘플링 위상고정루프(PLL)의 블록 도표 2000을 나타낸다.
샘플링 PLL 시스템 2000은 온도보상 수정 발진기 (TCXO) 2002과 콤 제너레이터 2004, 샘플링 위상 검출기 2006, 양방향 DC 스위치 2008, 루프 필터 2010, 전압제어 발진기 (VCO) 2012, 디지털 위상 주파수 신시사이저 2014로 구성된다. The TCXO 2002은 콤 제너레이터 2004와 디지털 위상 주파수 검출기 2014에 모두 적용된 Fc z 주파수의 클록 신호를 하나 이상 생성하도록 설정되었다. 샘플링 PLL 시스템 2000은 PLL 루프 두 개를 포함한다. 하나는 샘플링 PLL 루프 2016이며, 나머지 하나는 디지털 PLL 루프 2018이다.
이 실시예의 작동원리는 다음과 같다: 먼저 양방향 DC 스위치 2008이 디지털 위상 주파수 검출기와 연결된다. 이로써 디지털 PLL 루프 2018만 작동되고, VCO 2012은 레퍼런스 클록 TCXO 2002에서 생성된 하나 이상의 Fc 주파수의 클록 신호로 잠긴다. 디지털 위상 주파수 검출기 2014도 하나 이상의 잠금 감지 신호 Vld를 생성한다.
VCO 2012가 레퍼런스 클록 TCXO 2002에서 생성된 하나 이상의 Fc 주파수 클록 신호로 잠기면, 디지털 위상 주파수 검출기가 하나 이상의 잠금 감지 신호 Vid를 생성하여 양방향 DC 스위치를 샘플링 PLL 루프 2016으로 전환한다. 이로써 샘플링 PLL 루프 2016이 잠기고 디지털 PLL 루프 2018가 열린다. VCO 2012가 이미 올바른 주파수로 잠겼기 때문에, 샘플링 PLL 루프 2016은 계속해서 잠긴 상태가 될 것이다. 여기서 주목해야 할 점은 루프 필터 2010가 샘플링 PLL 루프 2016과 디지털 PLL 루프 2018에 공통되어 있다는 것이다. 루프 필터 2010은 VCO 2012에 적용된 적정 동조 전압 Vt을 위한 수많은 저항기와 콘덴서로 구성되어 있기 때문이다. 샘플링 PLL 루프 2016이 잠기고 디지털 PLL 루프 2018가 열릴 때에 루프 필터 2010 내의 수많은 저항기와 콘덴서가 동조 전압을 바꾸지는 않는다. 즉, 디지털 PLL 루프 2018은 TCXO 2002에서 생성된 적정 주파수로 VCO 2012를 잠구는 데에 활용되고, 샘플링 PLL 루프 2016은 저위상잡음을 위해 활용되는 것이다.
양방향 DC 스위치 2008은 디지털 위상 주파수 검출기 2014에서 생성되는 잠금 감지 신호 Vld를 기반으로 샘플링 위상 검출기 2006과 디지털 위상 주파수 검출기 2014 간의 전환을 담당하도록 설정되었다. 예를 들어 양방향 DC 스위치는 잠금 감지 신호 Vld가 낮을 때는 디지털 위상 주파수 검출기 2014와 연결되고, 잠금 감지 신호 Vld가 높을 때는 샘플링 위상 검출기 2006과 연결되도록 짜여진 것이다.
제3 실시예에서는, 잠금 감지 신호 Vld가 낮을 때 양방향 DC 스위치 2008과 루프 필터 2010, VCO 2012, 디지털 위상 주파수 검출기 2014가 디지털 PLL 루프 2018를 형성한다. 반면에 잠금 감지 신호 Vld가 높을 경우, 콤 제너레이터 2004와 샘플링 위상 검출기 2006, 양방향 DC 스위치 2008, 루프 필터 2010, VCO 2012가 샘플링 PLL 루프 2016을 형성한다.
앞서 말한 것처럼, 초기 양방향 DC 스위치 2008는 디지털 위상 주파수 검출기 2014와 연결되어 있는데, 이는 열려있는 상태에서 잠금 감지 신호 Vld가 낮기 때문이다. 디지털 PLL 루프 2018에서, 디지털 위상 주파수 검출기 2014는 하나 이상의 Fc 주파수 클록 신호와 Fr 주파수 출력 신호 간의 비교를 통해 최초 DC 출력 신호 Vtd를 생성하며, 루프 필터 2010은 그 최초 DC 출력 신호 Vtd를 여과하여 제어 전압 Vt를 생성, VCO 2012은 제어 전압 Vt를 기반으로 출력 신호 주파수를 생성한다. 예를 들어, VCO 2012는 디지털 PLL 루프 2018의 소프트웨어 제어를 통해 11.75 GHz 또는 12.75 GHz의 Fr 주파수 출력 신호 중 하나를 생성하도록 되어있다.
디지털 PLL 루프 2018이 출력 주파수
Fr로 잠기는 즉시 잠금 감지 신호 Vld가 높아져, 양방향 DC 스위치 2008은 디지털 위상 주파수 검출기 2014와 연결이 끊어지고 샘플링 위상 검출기 2006과 연결되면서 샘플링 PLL 루프 2016을 형성한다.
잠금 상태가 되는 경우, 디지털 위상 주파수 검출기 2014의 잠금 감지 신호 Vld가 양방향 DC 스위치 2008을 샘플링 PLL 2016로 전환되도록 제어하는 것이다. 루프 필터 2010은 이미 VCO 2012의 적정 동조 전압 Vt을 위한 수많은 저항기와 콘덴서로 구성되어 있고, 무수히 많은 저항기와 콘덴서의 전압은 "점프"상태가 될 수 없으므로 과도 전압은 일어나지 않으며, VCO 2012은 동일한 제어 전압 Vtd을 계속 받을 것이다. 샘플링 PLL 시스템 2000은 동일한 주파수에서 잠금 상태이지만 샘플링 위상 메커니즘 하에 있다.
샘플링 PLL 루프 2016에서, 콤 제너레이터 2004는 하나 이상의 Fc 주파수 클록 신호를 받고 콤 신호 Fcomb- 를 생성한다. 기본적으로 하나 이상의 콤 신호 Fcomb은 TCXO 2002의 클록 신호 주파수인 Fc가 동일하게 반복되는 수많은 협소 펄스이다. 하나 이상의 콤 신호 Fcomb를 받은 샘플링 위상 검출기 2006은 Fcomb를 기반으로 이차 DC 출력 신호 Vts를 생성한다. 루프 필터 2010은 이차 DC 출력 신호 Vts를 기초로 제어 전압 Vt을 생성하며, VCO 2012는 제어 전압 Vt 기반의 출력 주파수 Fr로 잠금 상태를 유지한다.
디지털 위상 주파수 검출기 2014로 인해 잠금 상태가 될 때, 최초 DC 출력 신호 Vtd가 이차 DC 출력 신호 Vts와 동일해진다. 게다가, 루프 필터 2010은 샘플링 PLL 루프 2016과 디지털 PLL 루프 2018과 공통되어 있어서 디지털 PLL 루프 2018과 샘플링 PLL 루프 2016 상호간 전환할 때에도 동일한 제어 전압 Vts를 유지한다.
또다른 특징으로, 샘플링 PLL 루프 2010이 클록 신호 위상으로 잠금이 해제되는 경우 활성화 되어있던 잠금 감지 신호 Vld가 낮아져 양방향 DC 스위치 2008이 디지털 위상 주파수 검출기 2014에 다시 연결되며, 디지털 PLL 루프 2018이 클록 신호로 다시 잠금 상태가 될 수 있도록 한다.
이 실시예에서, 샘플링 PLL 시스템 2000은 아날로그에서 디지털 회로로 대체된 독립 칩 형태로 구현된다. 샘플링 PLL 시스템 2000은 시스템 온 칩(SoC)의 블록이나 모듈의 부품으로 구현될 수도 있다. 또한 샘플링 PLL 시스템 2000은 초저 위상잡음 주파수 신시사이저 1800과 2000에 사용될 수도 있다.
이 실시예에서, 디지털 PLL 루프 2018은 소프트웨어로 제어되기 때문에 언제나 적정 주파수로 잠금 상태가 될 수 있다. 디지털 위상 주파수 검출기 2014는 VCO 2012가 레퍼런스 클록 Fc와 얼마나 떨어져 있건 상관없이 언제 어디서나 잠글 수 있다. 샘플링 PLL 시스템 2000에 디지털 PLL 루프 2018을 사용하면서 샘플링 PLL 루프 2016이 일정 거리를 벗어나면 잠기지 않았던 문제를 해결하였다. 디지털 PLL 루프 2018은 VCO 2012를 적정 주파수로 잠그고 샘플링 PLL 루프 2016으로 전환하여 잡음을 줄이는 데에 사용된다. 또한 이로 인해 시스템이 적정 주파수에서 잠기는 것이 보장된 광대역 RF VCO 2012로 작동할 수 있게 되었다. 정확한 잠금 감지 신호를 내보내서 신뢰할 수 없는 탐색 메커니즘을 타파하고 온도를 포함한 어떠한 조건에서도 확실하게 잠길 수 있도록 하였다. 디지털 위상 주파수 검출기 2014가 도입되면서 샘플링 PLL 루프 2016의 광대역 VCO 2012를 사용할 수 있게 되었는데, 이는 디지털 위상 주파수 검출기 2014 덕분에 VCO 2012를 어떤 거리에서도 잠글 수 있게 되었기 때문이다. 샘플링 PLL 시스템 2000으로 인해 다른 제품들을 현저하게 뛰어넘을 수 있게 되었고, 초저 잡음 신시사이저의 가장 중요한 빌딩 블록 중 하나로서 높은 효율성을 자랑한다.
샘플링 PLL 루프 2016에서 디지털 잡음층은 없으며, 레퍼런스 클록 Fc는 20logN을 통해 출력 주파수로 전환될 수 있는 유일한 변수로서 전체적인 위상잡음을 결정한다.
샘플링 PLL 시스템 2000의 이점은 다음과 같다: a) 샘플링 PLL 2016이 적정 주파수로 확실하게 잠기는 광대역 RF VCO로 작동할 수 있다, b) 신뢰할 수 없는 탐색 메커니즘을 타파하고 온도를 포함한 어떠한 조건에서도 확실하게 잠길 수 있다, c) 정확한 잠금 감지 신호를 내보낸다, d) 샘플링 PLL 2016의 작동과 성능 개선이 확실하게 보장된다, e) 초저 잡음 , f) 높은 신뢰성, g) 성능이 대폭 개선, h) 제조와 사용에 용이, i) 광대역 RF로 작동, j) 칩 형태로 구현 가능.
그림 21 본 발명의 최초 실시예에 따라 DDS 칩으로 시행한 위상잡음 시뮬레이션 플롯 2100을 나타낸다.
이차원 위상잡음 시뮬레이션 플롯 2100은 세로 (수직 축) 측정 위상잡음 (dBc/Hz) 2102와 가로 (수평 축) 측정 주파수 (Hz) 2104로 구성된다. 위상잡음 시뮬레이션 플롯 2100은 단일 DDS 칩에서 발생하는 각각 1396 MHz 2106과 696 MHz 2108, 427 MHz 2110, 171 MHz 2112 등 4개의 입력 주파수에 따른 4가지의 위상잡음 플롯을 측정한다.
본 발명의 최초 실시예인 그림. 18에서처럼, DDS 1802 소자에서 가변 주파수 범위가 0.525 GHz에서 1 GHz 사이인 클록 신호 Fc2가 하나 이상 발생한다. DDS 위상잡음 시뮬레이션 플롯 2100으로 진행한 본 발명의 최초 실시예에 적용할 수 있는 0.525 GHz부터 1 GHz까지의 가변 주파수 범위와 관련하여, 가장 결과가 나쁜 시나리오에서조차 최초 실시예에서 DDS의 위상잡음 기여 정도가 1396 MHz 2106에서 696 MHz 2108 사이였음이 실증적으로 확실해졌고, 이는 -112 dBc/Hz에서 -110 dBc/Hz 사이로 여전히 매우 미미한 수준이다.
그림 22 본 발명의 최초 실시예에 따라 주 PLL 1810으로 시행한 위상잡음 시뮬레이션 플롯 2200을 나타낸다.
이차원 위상잡음 시뮬레이션 플롯 2200은 세로 (수직 축) 측정 위상잡음 (dBc/Hz) 2202와 가로 (수평 축) 측정 주파수 (Hz) 2204로 구성된다. 위상잡음 시뮬레이션 플롯 2200은 본 발명의 최초 실시예에서처럼 주 PLL 1810이 위상잡음에 기여한 정도를 측정하며 그림 청구항 18 위상잡음 시뮬레이션 플롯 2200 상에서 다양한 기여 요인이 있음을 분명하게 알 수 있다. 위상잡음 시뮬레이션 플롯 2200 상의 가장 기여 정도가 높은 두 요인은 일차 VCO 1806과 DDS 1802이며 그림 청구항 18
위상잡음 플롯 2208은 위상잡음 시뮬레이션 플롯 2200 상에서 일차 VCO 1806이 기여하는 정도이다. 일차 VCO 1806이 주 PLL 1810에 포함되어 있기 때문에, 주 PLL 1810은 위상잡음 2208 값을 상당 수준 약화시킨다. 이 약화 정도는 위상잡음 시뮬레이션 플롯 2200 상에서 확실하게 알 수 있다.
위상잡음 시뮬레이션 플롯 2200 상의 또다른 주요 기여 요인은 최초 실시예의 DDS 1802에서 발생하는 위상잡음이다. 위상잡음 플롯 2212는 주 PLL 1810 내 DDS 1802의 기여 정도이다. 위상잡음 플롯 2212는 위상잡음 시뮬레이션 플롯 2200에서 XTAL로 기록된다. 본 위상잡음 플롯 2212는 출력 주파수 1000 Mhz의 최악점에서 주 PLL 1810 내 DDS 1802의 기여 정도이다.
주 PLL 1810은 일차 VCO 1806에서 발생한 9.8 GHz - 11.7 GHz의 출력 주파수를 다운 컨버터 믹서 1816에 전달한다. 다운 컨버터 믹서 1816은 일차 VCO 1806에서 생성된 9.8 GHz - 11.7 GHz의 출력 주파수와 11.75 GHz 및 12.75 GHz의 샘플링 레퍼런스 주파수를 혼합하여, 1.05 GHz부터 2 GHz까지의 감쇠된 중간 주파수를 발생시킨다. 이 감쇠 절차에서는 스스로 일차 VCO 1806과 DDS 1802의 위상잡음 기여 정도를 감소시킨다. 이는 위상 검출기 잡음층 플롯 2214가 아주 미미한 수준이라는 것을 더욱 상세히 보여주는 지표이다.
그림 23 본 발명의 최초 실시예에 따라 TCXO 클록이 100 MHz의 입력 주파수를 발생시킬 때 레퍼런스 샘플링 PLL로 시행한 위상잡음 시뮬레이션 플롯 2300을 나타낸다.
이차원 위상잡음 시뮬레이션 플롯 2300은 세로 (수직 축) 측정 위상잡음 (dBc/Hz) 2302와 가로 (수평 축) 측정 주파수 (Hz) 2304로 구성된다.
위상잡음 시뮬레이션 플롯 2300은 본 발명의 최초 실시예에서처럼 레퍼런스 샘플링 PLL 1818이 위상잡음에 기여한 정도를 측정하며 그림 청구항 18 위상잡음 시뮬레이션 플롯 2300 상에서 다양한 기여 요인이 있음을 분명하게 알 수 있다. 위상잡음 시뮬레이션 플롯 2300 상의 가장 기여 정도가 높은 두 요인은 레퍼런스 VCO 1820과 TCXO 1824이며 그림 청구항 18
위상잡음 플롯 2308은 위상잡음 시뮬레이션 플롯 2300 상에서 레퍼런스 VCO 1820이 기여하는 정도이다. 레퍼런스 샘플링 PLL 1818은 일차 VCO 1806의 위상잡음 플롯 2308 값을 상당 수준 약화시킨다. 이 약화 정도는 위상잡음 시뮬레이션 플롯 2300 상에서 확실하게 알 수 있다.
위상잡음 시뮬레이션 플롯 2300 상의 또다른 주요 기여 요인은 최초 실시예의 TCXO 1824에서 발생하는 위상잡음이다. 위상잡음 플롯 2310은 레퍼런스 샘플링 PLL 1818 내 TCXO 1824의 기여 정도이다. 위상잡음 플롯 2310은 위상잡음 시뮬레이션 플롯 2300에서 XTAL로 기록된다. 위상잡음 플롯 2310은 레퍼런스 샘플링 PLL 1818 내 TCXO 1824의 기여 정도이며, TCXO 1824는 100 MHz의 입력 주파수를 발생시킨다.
레퍼런스 샘플링 PLL 1818은 11.75 GHz 및 12.75 GHz의 샘플링 레퍼런스 주파수를 다운 컨버터 믹서 1816에 전달한다. 다운 컨버터 믹서 1816은 11.75 GHz와 12.75 GHz의 샘플링 레퍼런스 주파수와 9.8 GHz - 11.7 GHz의 주파수를 혼합하여, 1.05 GHz부터 2 GHz까지의 감쇠된 중간 주파수를 발생시킨다. 이 감쇠 절차에서는 스스로 레퍼런스 VCO 1820과 TCXO 1824의 위상잡음 기여 정도를 감소시킨다.
그림 24 본 발명의 최초 실시예에 따라 TCXO 클록이 250 MHz의 입력 주파수를 발생시킬 때 레퍼런스 샘플링 PLL로 시행한 위상잡음 시뮬레이션 플롯 2400을 나타낸다.
이차원 위상잡음 시뮬레이션 플롯 2400은 세로 (수직 축) 측정 위상잡음 (dBc/Hz) 2402와 가로 (수평 축) 측정 주파수 (Hz) 2404로 구성된다.
위상잡음 시뮬레이션 플롯 2400은 본 발명의 최초 실시예에서처럼 레퍼런스 샘플링 PLL 1818이 위상잡음에 기여한 정도를 측정하며 그림 청구항 18 위상잡음 시뮬레이션 플롯 2400 상에서 다양한 기여 요인이 있음을 분명하게 알 수 있다. 위상잡음 시뮬레이션 플롯 2400 상의 가장 기여 정도가 높은 두 요인은 레퍼런스 VCO 1820과 TCXO 1824이며 그림 청구항 18
위상잡음 플롯 2408은 위상잡음 시뮬레이션 플롯 2400 상에서 레퍼런스 VCO 1820이 기여하는 정도이다. 레퍼런스 샘플링 PLL 1818은 일차 VCO 1806의 위상잡음 플롯 2408 값을 상당 수준 약화시킨다. 이 약화 정도는 위상잡음 시뮬레이션 플롯 2400 상에서 확실하게 알 수 있다.
위상잡음 시뮬레이션 플롯 2400 상의 또다른 주요 기여 요인은 최초 실시예의 TCXO 1824에서 발생하는 위상잡음이다. 위상잡음 플롯 2410은 레퍼런스 샘플링 PLL 1818 내 TCXO 1824의 기여 정도이다. 위상잡음 플롯 2410은 위상잡음 시뮬레이션 플롯 2400에서 XTAL로 기록된다. 위상잡음 플롯 2410은 레퍼런스 샘플링 PLL 1818 내 TCXO 1824의 기여 정도이며, TCXO 1824는 250 MHz의 입력 주파수를 발생시킨다.
레퍼런스 샘플링 PLL 1818은 11.75 GHz 및 12.75 GHz의 샘플링 레퍼런스 주파수를 다운 컨버터 믹서 1816에 전달한다. 다운 컨버터 믹서 1816은 11.75 GHz와 12.75 GHz의 샘플링 레퍼런스 주파수와 9.8 GHz - 11.7 GHz의 주파수를 혼합하여, 1.05 GHz부터 2 GHz까지의 감쇠된 중간 주파수를 발생시킨다. 이 감쇠 절차에서는 스스로 레퍼런스 VCO 1820과 TCXO 1824의 위상잡음 기여 정도를 감소시킨다.
그림 25 본 발명의 제2 실시예에 따라 주 PLL로 시행한 위상잡음 시뮬레이션 플롯 2500을 나타낸다.
이차원 위상잡음 시뮬레이션 플롯 2500은 세로 (수직 축) 측정 위상잡음 (dBc/Hz) 2502와 가로 (수평 축) 측정 주파수 (Hz) 2504로 구성된다. 위상잡음 시뮬레이션 플롯 2500은 본 발명의 제2 실시예에서처럼 주 PLL 1912이 위상잡음에 기여한 정도를 측정하며 그림 청구항 19 위상잡음 시뮬레이션 플롯 2500과 위 플롯인 그림 22와 23, 24의 가장 큰 차이점은 본 발명의 제2 실시예에는 DDS가 없다는 것이다. 위상잡음 시뮬레이션 플롯 2500 상의 가장 기여 정도가 높은 요인은 TCXO 1902이며, 그림 청구항 19
위상잡음 플롯 2512는 주 PLL 1910 내 TCXO 1902의 기여 정도이다. 위상잡음 플롯 2512는 위상잡음 시뮬레이션 플롯 2500에서 XTAL로 기록된다. 본 발명의 제2 실시예에는 DDS가 없으므로, 위상 검출기 플롯 2510이 주 요인으로 취급된다.
주 PLL 1912은 일차 VCO 1910에서 발생한 9.8 GHz - 11.7 GHz의 출력 주파수를 다운 컨버터 믹서 1916에 전달한다. 다운 컨버터 믹서 1916은 일차 VCO 1910에서 생성된 9.8 GHz - 11.7 GHz의 출력 주파수와 11.75 GHz 및 12.75 GHz의 샘플링 레퍼런스 주파수를 혼합하여, 1.05 GHz부터 2 GHz까지의 감쇠된 중간 주파수를 발생시킨다. 이 감쇠 절차에서는 스스로 TCXO 1902의 위상잡음 기여 정도를 감소시킨다.
그림 26 본 발명의 제2 실시예에 따라 TCXO 클록이 100 MHz의 입력 주파수를 발생시키는 레퍼런스 샘플링 PLL의 위상잡음 시뮬레이션 플롯 2600을 나타낸다.
이차원 위상잡음 시뮬레이션 플롯 2600은 세로 (수직 축) 측정 위상잡음 (dBc/Hz) 2602와 가로 (수평 축) 측정 주파수 (Hz) 2604로 구성된다. 위상잡음 시뮬레이션 플롯 2600은 본 발명의 제2 실시예에서처럼 레퍼런스 샘플링 PLL 1918이 위상잡음에 기여한 정도를 측정하며 그림 청구항 19
위상잡음 시뮬레이션 플롯 2600 상의 주요 기여 요인은 본 발명 제2 실시예의 TCXO 1902에서 발생하는 위상잡음이다. 위상잡음 플롯 2610은 레퍼런스 샘플링 PLL 1918 내 TCXO 1902의 기여 정도이다. 위상잡음 플롯 2610은 위상잡음 시뮬레이션 플롯 2600에서 XTAL로 기록된다. 위상잡음 플롯 2610은 레퍼런스 샘플링 PLL 1918 내 TCXO 1902의 기여 정도이며, TCXO 1902는 100 MHz의 입력 주파수를 발생시킨다.
레퍼런스 샘플링 PLL 1918은 11.75 GHz 및 12.75 GHz의 샘플링 레퍼런스 주파수를 다운 컨버터 믹서 1816에 전달한다. 다운 컨버터 믹서 1916은 11.75 GHz와 12.75 GHz의 샘플링 레퍼런스 주파수와 9.8 GHz - 11.7 Ghz의 주파수를 혼합하여, 1.05 GHz부터 2 GHz까지의 감쇠된 중간 주파수를 발생시킨다.
그림 27 본 발명의 제2 실시예에 따라 TCXO 클록이 250 MHz의 입력 주파수를 발생시키는 레퍼런스 샘플링 PLL의 위상잡음 시뮬레이션 플롯 2700을 나타낸다.
이차원 위상잡음 시뮬레이션 플롯 2700은 세로 (수직 축) 측정 위상잡음 (dBc/Hz) 2602와 가로 (수평 축) 측정 주파수 (Hz) 2604로 구성된다. 위상잡음 시뮬레이션 플롯 2700은 본 발명의 제2 실시예에서처럼 레퍼런스 샘플링 PLL 1918이 위상잡음에 기여한 정도를 측정하며 그림 청구항 19
위상잡음 시뮬레이션 플롯 2700 상의 주요 기여 요인은 본 발명 제2 실시예의 TCXO 1902에서 발생하는 위상잡음이다. 위상잡음 플롯 2710은 레퍼런스 샘플링 PLL 1918 내 TCXO 1902의 기여 정도이다. 위상잡음 플롯 2710은 위상잡음 시뮬레이션 플롯 2700에서 XTAL로 기록된다. 위상잡음 플롯 2710은 레퍼런스 샘플링 PLL 1918 내 TCXO 1902의 기여 정도이며, TCXO 1902는 250 MHz의 입력 주파수를 발생시킨다.
레퍼런스 샘플링 PLL 1918은 11.75 GHz와 12.75 Ghz의 샘플링 레퍼런스 주파수를 다운 컨버터 믹서 1816에 전달한다. 다운 컨버터 믹서 1916은 11.75 GHz와 12.75 GHz의 샘플링 레퍼런스 주파수와 9.8 GHz - 11.7 Ghz의 주파수를 혼합하여, 1.05 GHz부터 2 GHz까지의 감쇠된 중간 주파수를 발생시킨다.
그림 28 본 발명에 따라 최초 실시예의 작동 수단을 표현한 흐름도 2800을 나타낸다.
2802 단계에서, 레퍼런스 샘플링 PLL은 TCXO로부터 클록 신호를 받고, 디지털 잡음층을 제거하기 위해 샘플링 주파수를 생성하며, 생성한 주파수를 다운 컨버터 믹서에게 전달한다.
2804 단계에서, 주 PLL은 저잡음 주파수 발생기 DDS로부터 클록 신호를 받고, 출력 주파수를 생성하며, 생성한 주파수를 다운 컨버터 믹서에게 전달한다.
2806 단계에서, 주 PLL 내의 다운 컨버터 믹서는 주 PLL과 레퍼런스 샘플링 PLL로부터 주파수를 받고, 이를 혼합 후 증식수 N을 줄여 통신 속도와 변조방법의 차원을 높이고, 위상 편차 오류를 낮춘다.
그림 29 본 발명에 따라 제2 실시예의 작동 수단을 표현한 흐름도 2900을 나타낸다.
2902 단계에서, 레퍼런스 샘플링 PLL은 TCXO로부터 클록 신호를 받고, 디지털 잡음층을 제거하기 위해 샘플링 주파수를 생성하며, 생성한 주파수를 다운 컨버터 믹서에게 전달한다.
2904 단계에서, 주 PLL은 동일한 TCXO로부터 클록 신호를 받고, 출력 주파수를 생성하며, 생성한 주파수를 다운 컨버터 믹서에게 전달한다.
2906 단계에서, 주 PLL 내의 다운 컨버터 믹서는 주 PLL과 레퍼런스 샘플링 PLL로부터 주파수를 받고, 이를 혼합 후 증식수 N을 줄여 통신 속도와 변조방법의 차원을 높이고, 위상 편차 오류를 낮춘다.
그림 30 본 발명에 따라 제3 실시예의 작동 수단을 표현한 흐름도 3000을 나타낸다.
3002 단계에서, TCXO는 100 MHz부터 250 MHz까지의 저잡음 주파수 클록 신호를 생성한다.
3004 단계에서, 샘플링 위상 검출기는 클록 신호를 받고 디지털 잡음층을 제거한다.
3006 단계에서, 디지털 PLL에 샘플링 PLL이 추가되어 성능이 개선되고 초저 위상잡음 주파수 신시사이저의 신뢰도가 증진되며, 통신 속도와 변조방법의 차원이 높아지고, 위상 편차 오류가 낮아진다.
발명 내용이 상세히 기술되면서, 발명의 의도나 범위 내에서 수정되는 사항은 해당 분야 내 지식을 가진 자들에게 너무나 명백할 것이다. 이러한 수정 역시 본 발명에 포함될 것이다. 앞서 언급한 사항을 고려하여, 해당 분야의 관련 지식과 참조 사항 혹은 정보 등은 본 문서에 포함된 배경에 대해 전부 위에 기술하였으며, 추가 기술은 불필요한 것으로 간주한다. 덧붙여, 발명과 다양한 실시예의 여러 측면은 전체 혹은 부분적으로 결합되거나 교환될 수 있다. 뿐만 아니라, 해당 분야의 통상적인 지식을 가진 자들은 위의 논의가 단지 예로써 든 것이며, 발명의 경계를 정하기 위한 것이 아님을 인식할 것이다.
본 발명에 대한 위의 논의는 예시와 설명을 위한 것이다. 이는 본문에서 다루는 형태로 본 발명을 한정짓기 위함이 아니다. 앞서 기술한 상세 설명 등에서 본 발명의 다양한 특징들은 하나 혹은 그 이상의 실시예와 구성, 혹은 발명 묘사를 위한 여러 해석들로 그룹화되어 있다. 실시예와 구성, 혹은 여러 해석들의 특징은 위에서 언급한 것 이외에 또다른 실시예와 구성 또는 측면들로 결합될 수 있다. 본 발명이 발표되면서 여러 다른 주장에서 명시한 사항보다 더 많은 것을 포함하고 있어야 함을 반영한다고 해석될 수 없다. 이후에 나오는 주장들이 반영하는 것처럼 상당한 발명 양상들이 앞서 기술한 각 실시예와 구성, 해석의 모든 특징보다 적다. 따라서 하기의 청구항은 이제 상세 설명과 함께 제공되며, 본 발명은 각 청구항에 대해 개별적 실시예를 포함한다.
또한 비록 본 발명의 상세한 설명이 하나 이상의 실시예를 비롯한 다양한 형태의 구현을 포함하고 있으나, 본 발명의 이해에 기초한 기술의 지식 내에서의 변형 등 발명의 범주 내에서 기타 다양한 발현 및 결합, 조정 등이 가능하다. 추가적 실시예와 변형 혹은 허용되는 범위에서 변형하여 사용하는 것, 또는 본 발명과 동등한 구조, 기능 및 범주에 속하는 것에 대하여 모든 권리를 주장한다. 이때 그러한 기술이 실제 추가적이거나 변형되었거나 동등한 범주에 속한다는 여부에 상관하지 않고 또한 특허 출원이 가능한 사안에 대한 공적 기여를 의도치 않는다.

Claims (50)

  1. 시스템에 있어서,
    최소 한 개의 초저 위상잡음 주파수 신시사이저. 상기 초저 위상잡음 주파수 신시사이저의 구성은 다음을 포함한다:
    (i) 적어도 하나의 클록 주파수의 적어도 하나의 클록 신호를 발생시키기 위한 적어도 하나의 클록 장치;
    (ii) 적어도 하나의 샘플링 PLL. 상기 샘플링 PLL의 구성은 다음을 포함한다:
    (a) 적어도 하나의 아날로그 컨트롤 볼티지 생성을 위하여, 적어도 하나의 클록 신호와 단일 기준 주파수 송신용으로 고안된 적어도 하나의 샘플링 위상 검파기. 그리고,
    (b) 단일 기준 주파수 생성을 위하여, 적어도 하나의 아날로그 컨트롤 볼티지 수신용으로 고안된 적어도 하나의 기준 볼티지 컨트롤드 발진기(VCO);
    (iii) 적어도 하나의 DDS 클록 신호를 생성하기 위하여, 기준 주파수 수신하고 첫번재 기정 요소에 의한 기준 주파수를 분리하는 적어도 하나의 최초 고정 주파수 디바이더;
    (iv) 적어도 하나의 두번째 클록 주파수에서 두번째 클록 신호를 생성하고 적어도 하나의 DDS 클록 신호를 수신하기 위해 고안된 적어도 하나의 고주파 DDS; 그리고
    (ii) 적어도 하나의 주 PLL. 주 PLL의 구성은 다음을 포함한다:
    (a) 적어도 하나의 두번째 아날로그 컨트롤 볼티지와 적어도 하나의 디지털 컨트롤 볼티지를 생성하기 위하여, 적어도 하나의 두번째 클록 주파수와 피드백 주파수의 비교 수신용으로 고안된 적어도 하나의 디지털 위상 주파수 검파기;
    (B) 적어도 하나의 첫번째 아날로그 볼티지 혹은 적어도 하나의 두번째 아날로그 컨트롤 볼티지를 수신하고 아웃풋 주파수의 아웃풋 신호를 생성하기 위해 고안된 적어도 하나의 주 VCO. 이때 적어도 하나의 첫번째 아날로그 볼티지 혹은 적어도 하나의 두번째 아날로그 컨트롤 볼티지를 통제하는 적어도 하나의 디지털 컨트롤 볼티지는 적어도 하나의 주 VCO에 의해 수신된다.
    (c) 적어도 하나의 중간 주파수를 생성하기 위하여, 적어도 하나의 산출 주파수와 기준 주파수 혼합용으로 고안된 적어도 하나의 다운 컨버트 믹서; 그리고,
    (d) 적어도 하나의 피드백 주파수를 생성하기 위하여, 제 2 기정 요소에 의해 적어도 하나의 중간 주파수가 분리 수신되도록 고안된 적어도 하나의 두번째 혼합 주파수 분리기.
  2. 제 1항에서, 상기 초저 위상잡음 주파수 신시사이저는 적어도 하나의 3번째 혼합 주파수 분리기를 더 포함한다. 이때 혼합 주파수 분리기는 적어도 하나의 최종 산출 주파수에서 적어도 하나의 최종 산출 신호를 생성하기 위하여, 3번째 기정 요소만큼 적어도 하나의 주 PLL에 의해 발생되는 적어도 하나의 산출 신호를 분리 수신하도록 고안된 것이다.
  3. 제 2항에서, 상기 적어도 하나의 최종 산출 주파수는 4.9 GHz에서 5.85GHz 사이이다.
  4. 제 2항에서, 상기의 3번째 기정 요소는 2이다.
  5. 제 1항에서, 싱기 적어도 하나의 클록 장치가 온도 보정 수정 발진기(TCXO)에 포함된다.
  6. 제 5항에서, 상기 적어도 하나의 클록 주파수는 10MHz에서 250 MHz 사이이다.
  7. 제 1항에서, 상기 단일 기준 주파수는 11.75 GHz 또는 12.75 GHz이다.
  8. 제 1항에서, 상기 첫번째 기정 요소는 4이다.
  9. 제 1항에서, 상기 두번째 클록 주파수가 0.525MHz에서 1 GHz 사이이다.
  10. 제 1항에서, 싱기 적어도 하나의 산출 주파수가 9.8 GHz 또는 11.7 GHz이다.
  11. 제 1항에서, 상기 적어도 하나의 중간 주파수는 1.05 MHz에서 2 GHz 사이이다.
  12. 제 1항에서, 상기 두번째 기정 요소는 2이고, 적어도 하나의 피드백 주파수가 0.525MHz에서 1 GHz 사이이다.
  13. 제 1항에서, 상기 적어도 하나의 고주파 DDS가 최소 하나의 초저 위상잡음 주파수 신시사이저에서 저 위상잡음이 발생하는 원인이다.
  14. 제 1항에서, 상기 적어도 하나의 다운 컨버트 믹서가 적어도 하나의 아웃풋 신호의 아웃풋 주파수를 낮추어, 두번째 클록 신호와 피드백 신호의 주파수 비율이 줄어든다.
  15. 제 14항에서, 상기하였듯 두번째 클록 신호와 피그백 신호의 주파수 비율이 줄어드는 것은 아웃풋 신호에서 위상잡음의 감소에 기인한다.
  16. 제 14항에서, 상기한 2의 비율은 초저 위상잡음 주파수 신시사이저에 의해 20dB의 정도만큼 최종 아웃풋 신호의 위상잡음을 감소시킨다.
  17. 제 1항에서, 상기 초저 위상잡음 주파수 신시사이저는 트랜스미터 측에 사용되어 트랜스미터 아웃풋 신호에서 DPD 불순 문제를 해결한다.
  18. 제 1항에서, 상기 시스템은 레이더 커뮤니케이션 시스템, 위성 커뮤니케이션 시스템, LTE 커뮤니케이션 시스템, 군사 커뮤니케이션 시스템 등을 구성한다.
  19. 제 1항에서, 상기 적어도 하나의 초저 위상잡음 주파수 신시사이저가 독립적 칩의 형태로 포함된다.
  20. 제 1항에서, 상기 적어도 하나의 초저 위상잡음 주파수 신시사이저가 위상 디비에이션 에러(A0)를 0.04° 이하로 감소시킨다.
  21. 시스템에 있어서,
    최소 한 개의 초저 위상잡음 주파수 신시사이저. 상기 초저 위상잡음 주파수 신시사이저의 구성은 다음을 포함한다:
    (i) 적어도 하나의 클록 주파수에서 적어도 하나의 클록 신호를 발생시키기 위한 적어도 하나의 클록장치;
    (ii) 적어도 하나의 샘플링 PLL. 상기 샘플링 PLL의 구성은 다음을 포함한다:
    (a) 적어도 하나의 아날로그 컨트롤 볼티지 생성을 위한 적어도 하나의 클록 신호와 단일 기준 주파수 송신용으로 고안된 적어도 하나의 샘플링 위상 검파기. 그리고,
    (b) 단일 기준 주파수를 생성하기 위하여, 적어도 하나의 첫번째 아날로그 컨트롤 볼티지 혹은 적어도 하나의 두번째 아날로그 컨트롤 볼티지를 수신하도록 고안된 적어도 하나의 기준 VCO. 상기 적어도 하나의 첫번째 아날로그 컨트롤 볼티지 혹은 적어도 하나의 두번째 아날로그 컨트롤 볼티지를 컨트롤 하는 적어도 하나의 디지털 컨트롤 볼티지는 적어도 하나의 기준 VCO에 의해 수신된다.
    (ii) 최소 하나의 주 PLL. 상기 주 PLL는 다음을 포함한다:
    (a) 적어도 하나의 프락셔널-N 신시사이저. 상기 프락셔널-N 신시사이저는 다음을 포함한다:
    (1) 적어도 하나의 두번째 아날로그 컨트롤 볼티지와 적어도 하나의 디지털 컨트롤 볼티지를 생성하기 위하여, 적어도 하나의 클록 주파수와 적어도 하나의 피드백 주파수의 비교 수신용으로 고안된 적어도 하나의 디지털 위상 주파수 검파기;
    (2) 적어도 하나의 피드팩 주파수의 적어도 하나의 피드백 신호를 생성하기 위하여, 적어도 하나의 중간 신호를 기정 요소 N에 의해 분리하도록 고안된 적어도 하나의 변수 주파수 분리기.
    (b) 적어도 하나의 3번째 아날로그 컨트롤 볼티지를 수신하고 적어도 하나의 산출 주파수의 적어도 하나의 산출 신호를 발생시키도록 고안된 저어도 하나의 주 VCO; 그리고
    (c) 적어도 하나의 중간 주파수의 적어도 하나의 중간 신호를 생성하기 위하여, 적어도 하나의 산출 주파수와 단일 기준 주파수 혼합용으로 고안된 적어도 하나의 다운 컨버트 믹서.
  22. 제 21항에서, 상기 초저 위상잡음 주파수 신시사이저는 적어도 하나의 혼합 주파수 분리기를 더 포함한다. 이때 혼합 주파수 분리기는 적어도 하나의 최종 산출 주파수에서 적어도 하나의 최종 산출 신호를 생성하기 위하여, 기정 요소만큼 적어도 하나의 주 PLL에 의해 발생되는 적어도 하나의 산출 신호를 분리 수신하도록 고안된 것이다.
  23. 제 22항에서, 싱기 적어도 하나의 최종 산출 주파수는 4.9 GHz에서 5.85GHz 사이이다.
  24. 제 22항에서, 상기 기정 요소는 2이다.
  25. 제 21항에서, 상기 적어도 하나의 클록 장치는 온도 보정 수정 발진기(TCXO)를 포함한다.
  26. 제 25항에서, 상기 적어도 하나의 클록 주파수는 10MHz에서 250 MHz 사이이다.
  27. 제 21항에서, 상기 적어도 하나의 다운 컨버트 믹서가 적어도 하나의 아웃풋 신호의 아웃풋 주파수를 낮추어, 두번째 클록 신호와 피드백 신호의 주파수 비율이 줄어든다.
  28. 제 21항에서, 상기 단일 기준 주파수는 11.75 GHz 또는 12.75 GHz이다.
  29. 제 21항에서, 상기 적어도 하나의 산출 주파수는 9.8 GHz 또는 11.7 GHz이다.
  30. 제 21항에서, 상기 적어도 하나의 중간 주파수는1.05 MHz에서 2 GHz 사이이다.
  31. 제 21항에서, 상기 적어도 하나의 다운 컨버트 믹서가 적어도 하나의 아웃풋 신호의 아웃풋 주파수를 낮추어, 두번째 클록 신호와 피드백 신호의 주파수 비율이 줄어든다.
  32. 제 31항에서, 상기 두번째 클록 신호와 피그백 신호의 주파수 비율이 줄어드는 것은 산출 신호에서 위상잡음의 감소에 기인한다.
  33. 제 21항에서, 상기 초저 위상잡음 주파수 신시사이저는 트랜스미터 측에 사용되어 트랜스미터 아웃풋 신호에서 DPD 불순 문제를 해결한다.
  34. 제 1항에서, 상기 시스템은 레이더 커뮤니케이션 시스템, 위성 커뮤니케이션 시스템, LTE 커뮤니케이션 시스템, 군사 커뮤니케이션 시스템 등을 구성한다.
  35. 제 21항에서, 상기 적어도 하나의 초저 위상잡음 주파수 신시사이저가 독립적 칩의 형태로 포함된다.
  36. 제 21항에서, 상기 적어도 하나의 초저 위상잡음 주파수 신시사이저가 SoC내에 탑재된다.
  37. 제 21항에서, 상기 적어도 하나의 초저 위상잡음 주파수 신시사이저가 위상 디비에이션 에러(△
    Figure pct00004
    )를 0.04° 이하로 감소시킨다.
  38. 시스템에 있어서,
    샘플링 PLL. 샘플링 PLL은 다음을 포함한다:
    (i) 클록 주파수에서 클록 신호를 발생시키기 위해 고안된 클록 장치;
    (ii) 클록 장치와 교신하는 콤 제너레이터(Comb generator). 콤 제너레이터(Comb generator)는 클록 주파수에서의 클록 신호를 사인파 상태에서 아주 좁은 폭의 펄스가 다수 존재하는 상태로 변환시킨다.
    (iii) 콤 제너레이터(Comb generator)와 교신하는 샘플링 위상 검파기. 샘플링 위상 검파기는 적어도 하나의 클록 주파수에서 다수의 아주 좁은 폭의 펄스를 수신하고 첫번째 아날로그 컨트롤 볼티지를 생성시킨다.
    (iv) 클록 장치와 료신하는 디지털 위상 주파수 검파기. 디지털 위상 주파수 검파기는 클록 신호를 수신하고 두번째 아날로그 컨트롤 볼티지를 생성시킨다. (v) 디지털 위상 주파수 검파기 및 샘플링 위상 검파기와 교신하는 양방향 DC 스위치.
    (vi) 양방향 DC 스위치와 교신하는 루프 필터; 그리고
    (vii) 적어도 하나의 루프필터와 교신하는 VCO. VCO는 단일 기준 주파수를 생성하기 위해 고안된 것이다. 상기:
    (a) 디지털 위상 주파수 검파기, 양방향 DC 스위치, 루프 필터, VCO 등은 디지털 PLL로서 작동한다.
    (b) 콤 제너레이터(Comb generator), 샘플링 위상 검파기, 양방향 DC 스위치, 루프 필터, VCO는 샘플링 PLL로서 작동한다.
    (c) 디지털 위상 주파수 검파기는 (1) 클록 신호와 단일 기준 주파수의 비교에 기초하여 두번째 아날로그 컨트롤 볼티지를 생성하며, (2) 로크 검사 신호가 높거나 낮을 때 디지털 컨트롤 볼티지를 생성한다. 디지털 컨트롤 볼티지는 디지털 PLL이 클록 주파수에 고정될 때 높고, 디지털 PLL이 클록 주파수에 고정되지 않을 때 낮다.
    (d) 양방향 DC 스위치는 디지털 위상 주파수 검파기로부터 디지털 컨트롤 볼티지를 수신받아, 디지털 컨트롤 볼티지에 근거해 디지털 위상 주파수 검파기와 샘플링 위상 검파기 중 하나를 선택한다. 양방향 DC 스위치는 다음을 산출한다: (1) 디지털 컨트롤 볼티지가 낮을 때, 디지털 위상 주파수 검파기로부터 두번째 아날로그 컨트롤 볼티지. 또한 (2) 디지털 컨트롤 볼티지가 높을 때, 샘플링 위상 검파기로부터 첫번째 아날로그 컨트롤 볼티지.
    (e) 루프 필터는 수신과 필터링을 통해 세번째 아날로크 컨트롤 볼티지를 생성한다. (1) 디지털 컨트롤 볼티지가 낮을 때, 두번째 아날로그 컨트롤 볼티지. 또한 (2) 디지털 컨트롤 볼티지가 높을 때, 첫번째 아날로그 컨트롤 볼티지의 두번째 것.
    (f) VCO는 클록 주파수에 디지털 PLL 혹은 샘플링 PLL 중 하나를 고정시키기 위해 세번째 아날로크 컨트롤 볼티지에 근거하여 단일 기준 주파수를 생성한다.
  39. 제 38항에서, 상기 클록 장치는 온도 보정 수정 발진기(TCXO)를 포함한다.
  40. 제 39항에서, 상기 두번째 클록 주파수는 0.525 MHz에서 250 MHz 사이이다.
  41. 제 38항에서, 상기 단일 기준 주파수는 11.75 GHz 또는 12.75 GHz이다.
  42. 제 38항에서, 상기 디지털 위상 주파수 검파기는 초기 로크를 관장한다. 디지털 PLL이 클록 주파수에서 VCO를 고정하면, 이로써 샘플링 PLL이 클록 주파수 내에서 고정되고, 디지털 PLL의 로크가 풀린다.
  43. 제 42항에서, 상기 디지털 위상 주파수 검파기에 의한 초기 로크가 실행되는 동안, 첫번째 아날로그 컨트롤 볼티지는 두번째 아날로그 컨트롤 볼티지와 같게 유지된다.
  44. 제 38항에서, 상기 디지털 컨트롤 볼티지는 디지털 PLL이나 샘플링 PLL 혹은 양자의 결합을 통해 양방향 DC 스위치를 통제한다.
  45. 제 38항에서, 상기 샘플링 PLL이 로크 조건을 충족시키지 못하게 되면, 디지털 컨트롤 볼티지가 낮아져 양방향 DC 스위치와 디지털 위상 주파수 검파기를 연결시킨다. 이는 클록 신호를 이용하여 디지털 PLL을 다시 고정시키기 위함이다.
  46. 제 38항에서, 상기 루프 필터는 샘플링 PLL과 디지털 PLL의 경우 모두에 사용되는 경우가 많다. 이는 디지털 PLL에서 샘플링 PLL로 변경되는 경우에도 비슷한 컨트롤 볼티지를 유지시키기 위함이다.
  47. 제 38항에서, 상기 VCO는 RF 광대역 혹은 협대역 장치이다.
  48. 제 38항에서, 상기 루프 필터는 순수 집적 회로 이다.
  49. 제 38항에서, 상기 샘플링 PLL는 디지털 회로와 함께 독립적 팁을 탑재한다.
  50. 제 38항에서, 상기 샘플링 PLL는 모듈, 집적 회로, 혹은 둘의 결합 등의 형태로 탑재된다.
KR1020187001508A 2015-06-18 2016-08-09 초저 위상잡음 주파수 신시사이저 KR20180095793A (ko)

Applications Claiming Priority (5)

Application Number Priority Date Filing Date Title
US201562181221P 2015-06-18 2015-06-18
US62/181,221 2015-06-18
US15/229,915 US9705511B2 (en) 2015-06-18 2016-08-05 Ultra low phase noise frequency synthesizer
US15/229,915 2016-08-05
PCT/IB2016/054790 WO2016203460A2 (en) 2015-06-18 2016-08-09 Ultra low phase noise frequency synthesizer

Publications (1)

Publication Number Publication Date
KR20180095793A true KR20180095793A (ko) 2018-08-28

Family

ID=56842982

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020187001508A KR20180095793A (ko) 2015-06-18 2016-08-09 초저 위상잡음 주파수 신시사이저

Country Status (8)

Country Link
US (3) US9705511B2 (ko)
EP (1) EP3311493A2 (ko)
KR (1) KR20180095793A (ko)
AU (1) AU2016279027A1 (ko)
CA (1) CA2989752A1 (ko)
IL (1) IL256357A (ko)
RU (1) RU2018101470A (ko)
WO (1) WO2016203460A2 (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102211797B1 (ko) 2020-08-18 2021-02-03 국방과학연구소 위상-간섭 주파수 합성기 및 그 방법

Families Citing this family (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6655896B2 (ja) * 2014-10-08 2020-03-04 日本電波工業株式会社 周波数シンセサイザ
DE102016115785A1 (de) * 2016-08-25 2018-03-01 Infineon Technologies Ag Integrierte RF-Schaltung mit Möglichkeit zum Testen von Phasenrauschen
US10097190B2 (en) 2016-12-19 2018-10-09 Futurewei Technologies, Inc. Wide capture range reference-less frequency detector
US9991897B1 (en) * 2017-01-25 2018-06-05 Qualcomm Incorporated Sampling phase-locked loop (PLL)
US10270455B2 (en) * 2017-02-20 2019-04-23 Qualcomm Incorporated Multi-phase clock generation employing phase error detection in a controlled delay line
WO2018164356A1 (ko) * 2017-03-07 2018-09-13 에스케이텔레콤 주식회사 양자 암호키 분배 안정화 장치 및 방법
US10598764B2 (en) * 2017-10-30 2020-03-24 Yekutiel Josefsberg Radar target detection and imaging system for autonomous vehicles with ultra-low phase noise frequency synthesizer
RU186742U1 (ru) * 2017-10-30 2019-01-31 Федеральное государственное бюджетное образовательное учреждение образования "Владимирский Государственный Университет имени Александра Григорьевича и Николая Григорьевича Столетовых" (ВлГУ) Формирователь сигналов с автокомпенсатором фазовых искажений и регулированием по отклонению
CN107863936A (zh) * 2017-12-15 2018-03-30 成都爱科特科技发展有限公司 一种超低相位噪声频率源电路及其制造方法
CN108847889B (zh) * 2018-08-03 2020-09-04 航天恒星科技有限公司 一种基于光梳探测的高可靠空间光网络通信终端及方法
CN109039309B (zh) * 2018-08-06 2020-11-10 电子科技大学 基于锁相环机理的高平坦度宽带梳状谱发生器
RU2688243C1 (ru) * 2018-08-09 2019-05-21 Акционерное общество "Концерн "Созвездие" Синтезатор частот с частотной модуляцией в SDR приложениях
KR20200018017A (ko) * 2018-08-10 2020-02-19 엘지전자 주식회사 메모리 장치, 및 이를 구비하는 영상표시장치
CN109521385B (zh) * 2018-11-22 2021-09-14 北京东方计量测试研究所 一种用于示波器检定的信号源模块及信号产生方法
US20200195262A1 (en) * 2018-12-12 2020-06-18 Industrial Technology Research Institute Frequency synthesizer and method thereof
CN110688732B (zh) * 2019-08-29 2023-10-13 北京全路通信信号研究设计院集团有限公司 用于测速测距系统的仿真测试平台及方法
CN110798210B (zh) * 2019-11-29 2023-07-04 深圳市鼎阳科技股份有限公司 一种频率合成装置
US20220043108A1 (en) * 2020-08-09 2022-02-10 Tal Lavian Systems methods and apparatus for deep-learning multidimensional detection segmentation and classification
CN113094483B (zh) * 2021-03-30 2023-04-25 东风柳州汽车有限公司 车辆反馈信息的处理方法、装置、终端设备及存储介质
CN113238970B (zh) * 2021-07-08 2021-10-22 腾讯科技（深圳）有限公司 自动驾驶模型的训练方法、评测方法、控制方法及装置
CN113630232B (zh) * 2021-08-17 2023-09-01 哈尔滨工业大学 一种多频混合外差式干涉信号同步分离与同步测相系统及方法
CN116170009B (zh) * 2023-04-21 2023-07-25 成都世源频控技术股份有限公司 一种宽频带、低相位噪声、细步进频率源产生电路

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6366620B1 (en) * 1994-12-13 2002-04-02 Hughes Electronics Corporation VSAT system
EP0717491B1 (en) 1994-12-13 2003-02-26 Hughes Electronics Corporation High precision, low phase noise synthesizer with vector modulator
US6085151A (en) 1998-01-20 2000-07-04 Automotive Systems Laboratory, Inc. Predictive collision sensing system
GB0121713D0 (en) * 2001-09-07 2001-10-31 Nokia Corp Accumulator based phase locked loop
US6657464B1 (en) 2002-04-25 2003-12-02 Applied Micro Circuits Corporation Method and circuit to reduce jitter generation in a PLL using a reference quadrupler, equalizer, and phase detector with control for multiple frequencies
US7102446B1 (en) 2005-02-11 2006-09-05 Silicon Image, Inc. Phase lock loop with coarse control loop having frequency lock detector and device including same
IL178910A (en) 2006-10-26 2008-04-13 Rst Reut Systems & Advanced Te Airborne bait that transmits radio frequencies (RF) and a method of deceiving radar-guided missiles by exploiting it
US7545224B2 (en) * 2007-04-12 2009-06-09 Teradyne, Inc. Cost effective low noise single loop synthesizer
US7656236B2 (en) * 2007-05-15 2010-02-02 Teledyne Wireless, Llc Noise canceling technique for frequency synthesizer
US7737880B2 (en) 2008-10-22 2010-06-15 Honeywell International Inc. Microwave and millimeterwave radar sensors
US8378751B2 (en) 2009-02-13 2013-02-19 Qualcomm Incorporated Frequency synthesizer with multiple tuning loops
US8816777B2 (en) * 2011-09-20 2014-08-26 Tomany Szilagyi Microwave synthesizer
US9470784B2 (en) 2011-12-02 2016-10-18 Panasonic Corporation Radar device
US8704562B2 (en) 2012-07-16 2014-04-22 Nanowave Technologies Inc. Ultra low phase noise signal source
JP6392152B2 (ja) 2015-03-24 2018-09-19 パナソニック株式会社 レーダ装置および走行車両検知方法

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102211797B1 (ko) 2020-08-18 2021-02-03 국방과학연구소 위상-간섭 주파수 합성기 및 그 방법

Also Published As

Publication number Publication date
AU2016279027A1 (en) 2018-02-01
RU2018101470A (ru) 2019-07-18
WO2016203460A3 (en) 2017-06-29
US9705511B2 (en) 2017-07-11
CA2989752A1 (en) 2016-12-22
US20170099058A1 (en) 2017-04-06
EP3311493A2 (en) 2018-04-25
US9660655B2 (en) 2017-05-23
WO2016203460A2 (en) 2016-12-22
US20170099057A1 (en) 2017-04-06
US20160373117A1 (en) 2016-12-22
US9762251B2 (en) 2017-09-12
IL256357A (en) 2018-02-28

Similar Documents

Publication Publication Date Title
KR20180095793A (ko) 초저 위상잡음 주파수 신시사이저
US6424192B1 (en) Phase lock loop (PLL) apparatus and method
US8971455B2 (en) Near-integer channel spur mitigation in a phase-locked loop
EP2258048B1 (en) Dynamic reference frequency for fractional-n phase-locked loop
EP2641332B1 (en) Lo generation and distribution in a multi-band transceiver
JP2019504520A (ja) 超低位相雑音周波数シンセサイザ
US20120139587A1 (en) Frequency synthesiser
US8723568B1 (en) Local oscillator signal generation using delay locked loops
CN101878594A (zh) 基于分数输入和输出相位而操作的数字锁相环
Kim et al. A 3.1–10.6-GHz 57-bands CMOS frequency synthesizer for UWB-based cognitive radios
US10056912B1 (en) Simultaneous cancellation of multiple spurs from different sources
CN105024692B (zh) 具有双重锁相环的时钟产生电路
CN104954017B (zh) 一种lte空中接口监测仪的频率合成装置
CN203219288U (zh) 三级超外差接收机及其本地振荡电路
US8958767B2 (en) Radio apparatus
CN204376873U (zh) 用于无线电的频率合成器
US8363703B2 (en) System and method for phase detection
CN103607200A (zh) 一种用于电子测量仪器的下变频器及下变频方法
US20200059260A1 (en) Phase and frequency detection method and circuit
Shanthi et al. FPGA based frequency synthesizer for 14-band MB-OFDM UWB transceivers
US11984900B2 (en) Tuning voltage tracker for receive/transmit phase-locked loop (PLL) fast switching
TWI650948B (zh) 使用鎖相迴路之頻率合成
Herzel et al. Frequency synthesis for 60-GHz OFDM transceivers
Mehr et al. Frequency translation through fractional division for a two-channel pulling mitigation
Pfaff Frequency synthesis for wireless transceivers