KR20010032912A - 실리콘 산화 질화물과 무기 반사 방지 코팅막 에칭 방법 - Google Patents

실리콘 산화 질화물과 무기 반사 방지 코팅막 에칭 방법 Download PDF

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Abstract

본 발명은 반도체 패터닝 적층(100)을 플라즈마 에칭하는 방법에 관한 것이다. 패터닝 적층은 유전체 포함 반사 방지 재료(120)나 산소 포함 재료(120)를 포함하는 적어도 하나의 층을 포함한다. 많은 경우에 유전체 포함 반사 방지 재료(120)는 산소 포함 재료가 될 것이나, 반드시 이와 같은 재료에 한정될 필요는 없다. 본 방법의 바람직한 일 실시예에서는 화학 작용에 의해서 유전체 포함 반사 방지 재료(120)나 산소 포함 재료의 층과 이 재료 층의 인접 또는 하부 층(118) 모두의 플라즈마 에칭이 수행될 수 있다. 본 방법의 바람직한 다른 실시예에서는 유전체 포함 반사 방지 재료(120)나 산소 포함 재료의 층과 이 재료 층의 인접 또는 하부 층(118)은 동일 처리 챔버 내에서 서로 다른 화학 작용에 의해 에칭된다. 특히 주목할 것은 반사 방지 재료로서 기능하는 실리콘 산화 질화물, 즉 산소 포함 재료이다. 본 방법의 바람직한 실시예는 탄소원과 적절한 할로겐 포함 플라즈마의 이용을 제공하여 더 한정된 양의 산소를 함유하는 다른 재료에 비해 한가지 산소 함유 재료의 선택적 에칭을 수행한다.

Description

실리콘 산화 질화물과 무기 반사 방지 코팅막 에칭 방법{METHOD FOR ETCHING SILICON OXYNITRIDE AND INORGANIC ANTIREFLECTION COATINGS}
반도체 장치 제조 분야에서, 종래의 소위 I-라인 포토레지스트로 가능한 것 보다 더 소형의 전자 및 광 디바이스의 패터닝을 가능하게 하도록 자외선 방사의 단파장을 이용하여 DUV가 개발되어 왔다. 일반적으로, 포토레지스트는 여러 가지 재료의 적층 위에 도포되어 후속 처리 단계에서 패턴닝된다. 적층 내의 일부 층은 기능 디바이스의 일부가 되는 하부 층을 패터닝하는 동안에 소모된다. 포토레지스트의 공간 해상도를 이용하기 위해서는, 포토레지스트의 아래에 있는 반사 방지 코팅(ARC) 층을 이용하여 포토레지스트 노출 중에 적층 내의 다른 층들의 반사를 억제해야 할 필요가 있다. 따라서, ARC 층에 의해 포토레지스트의 패터닝은 정확한 패턴 복사를 제공할 수 있다.
가장 흔히 사용되는 ARC 재료는 티타늄 질화물이지만, DUV 포토레지스트와 조합하여 이용되는 많은 다른 재료들이 제안되었다. 예컨대, Taft 등에게 1995년 8월 15일자로 허여된 미국 특허 제 5,441,914호에는 실리콘 질화물 반사 방지 층의 이용에 대해 개시되어 있으며, Maniar 등에게 1996년 6월 11일자로 허여된 미국 특허 제 5,525,542호에는 알루미늄 질화물 반사 방지 층의 이용에 대해 개시되어 있다. 1996년 7월 23일자로 허여된 Roman 등의 미국 특허 제 5,539,249호에는 실리콘-리치(rich) 실리콘 질화물의 반사 방지 층의 이용에 대해 개시되어 있다. 1997년 6월 3일자로 허여된 Joshi 등의 미국 특허 제 5,635,338호에는 유리 성분으로의 방사 유도 변환에 의한 패턴 형성을 위해 자외선 및 깊은 자외선에서의 특정 감도를 표시하는 실리콘 함유 재료 부류에 대해 개시되어 있다. Joshi 등은 비정질 실리콘과 같은 반사 방지 코팅막과 사이클로헵타트린(cycloheptatriene)으로부터 생성된 유기 플라즈마 중합 반사 방지 코팅막의 이용을 권고하고 있다. 1996년 5월 27일자로 허여된Yang 등의 미국 특허 제 5,633,210호에는 티타늄 질화물 재료, 실리콘 산화물 재료, 및 실리콘 산화 질화물 재료로부터 선택된 반사 방지 코팅재의 이용에 대해 개시되어 있다.
최근에는 실리콘 산화 질화물이 DUV 포토레지스트와 조합하여 잘 기능하기 때문에 그 이용에 대해 관심이 증가하고 있다. 실리콘 산화 질화물은 통상적으로(이에 한정되는 것은 아님) SiOxNyHz(여기서, x는 0 내지 약 2, y는 0 내지 약 1, z는 0 내지 약 1의 범위를 가짐)의 공식을 갖는다. 실리콘 산화 질화물 ARC 층의 조성을 변화시킴으로써, 포토레지스트 층의 이미지 형성 공정 중에 포토레지스트로의 반사를 제어할 수 있다. SiOxNyHz가 ARC로 이용되는 경우에, x, y, z는 통상적으로 약 0.2 내지 약 0.5의 범위를 갖는다.
ARC로서의 실리콘 산화 질화물은 포토레지스트 포이즈닝(poisoning)으로 알려져 있는 포토레지스 패터닝에서의 원치 않는 효과를 방지하는 우수한 화학적 성질을 제공하면서 하부 층들로부터의 반사를 효과적으로 억제할 수 있다. 포토레지스트 포이즈닝이라 함은 포토레지스트의 아래에 있는 표면이 습기와 반응하여 아미노 염기(NH2-)를 형성하는 것을 말하는데, 이 아미노 염기는 포토레지스트 현상(development)을 일으키는 원인이 되는 광생성 산(acid)과 반응한다. 아미노기에 의한 산의 불활성은 티타늄 질화물과 같은 일부 ARC 재료에 "풋(foot)"(기판 바로 위의 포토레지스트 라인의 폭이 확장되는 것)이 형성되는 원인이 되는 것으로 생각된다.
본 발명은 실리콘 산화 질화물 층으로의 패턴 전사를 위한 건식 에칭 기법의 세부적인 적용에 관한 것이다. 그러나, 실리콘 산화 질화물 층의 건식 에칭을 위해 개발된 개념들은 기타 다른 산소 함유 기판의 건식 에칭에도 적용된다.
그와 같은 적용에서 반사 방지 코팅막으로 이용된 실리콘 산화 질화물 층에 관하여는, 패턴 전사를 위한 통상적인 적층 재료로서, 금속 배선 층(에칭 적층의 플라즈마 에칭 시에 패턴화됨)을 하부 디바이스 층들로부터 분리시키는데 이용되는 유전층인 기판, 도전층과 기판 간의 재료 확산을 방지하는 배리어 층, 통상적으로 알루미늄이나 그 합금인 도전층, 리소그래피 공정에서 노출 중에 포토레지스트로의 재반사를 감소시키는 반사 방지 코팅(ARC) 층, 및 하부 층으로의 전사를 위한 패턴을 제공하기 위해 이미지 형성되는 포토레지스트 층을 포함한다.
그러면, ARC 층, 도전층, 및 배리어 층을 포함하는 완전한 에칭 적층 내의 모든 층을 통해서 현상된 포토레지스트로부터의 패턴 전사를 위해 건식 플라즈마 기반 에칭 공정을 갖는 것이 바람직하다. 금석을 포함하는 적층의 에칭은 종래에는 티타늄 질화물과 같은 ARC 층들을 갖는 에칭 적층을 이용하여 금속 에칭 챔버 내에서 수행된다. 그러나, 실리콘 산화 질화물은 유전 재료이므로, 그 패터닝은 종래에는 유전체 에칭 챔버 내에서 이루어지며, 처리 챔버 간에 기판을 이동시키는 것은 전체 공정의 생산성을 저하시킨다.
본 발명은 금속 포함 적층의 나머지를 에칭하는데 이용되는 바와 같이 동일 챔버 내에서 실리콘 산화 질화물 ARC와 같은 ARC 층을 포함하는 유전체의 에칭을 가능하게 하는 방법에 대해서 상세히 개시한다. 본 발명자들은 유기 기재(organic-based) 포토레지스트 위의 실리콘 산화 질화물 ARC 층에 적절한 선택성을 제공하는 플라즈마 에칭 공정을 개발하였다. 게다가, 본 발명자들은 6개 층 금속 포함 적층의 ARC 층과 기타 다른 층을 통해 우수한 패턴 전사를 제공하면서 실리콘 산화 질화물 ARC 층에 대한 양호한 에칭율을 얻었다.
본 발명은 실리콘 산화질화막과 기타 다른 산소 함유 재료를 에칭하는 방법에 관한 것이다. 그 외에, 본 방법은 무기 반사 방지 코팅(ARC) 재료에도 적용 가능하다. 실리콘 산화질화물은 깊은 자외선(DUV) 포토레지스트와 조합하여 반사 방지 코팅막으로 흔히 이용된다.
도 1은 실리콘 산화 질화물을 ARC 층으로서 구비한 금속 에칭 적층의 바람직한 실시예의 개략적 횡단면도,
도 2A 내지 2D는 표본예 1로서, 도 1에 도시된 에칭 적층이 3단계 에칭 공정을 거칠 때의 적층의 개략적 횡단면도,
도 3A 내지 3C는 표본예 2로서, 도 1에 도시된 에칭 적층이, 실리콘 산화 질화물과 티타늄 질화물 층을 에칭하는 제1 단계와 도 2C를 참조로 설명된 3개 층을 에칭하는 제2 금속 에칭 단계를 포함하는 2단계 에칭 공정을 거칠 때의 적층의 개략적 횡단면도,
도 4는 여기서 설명된 에칭 공정들을 수행하는데 이용된 플라즈마 처리 장치의 일종을 도시한 도면.
본 발명은 반도체 패터닝 적층을 플라즈마 에칭하는 방법에 관한 것이다. 패터닝 적층은 유전체 포함 반사 방지 재료나 산소 포함 재료를 포함하는 적어도 하나의 층을 포함한다. 많은 경우에 유전체 포함 반사 방지 재료는 산소 포함 재료가 될 것이나, 반드시 이와 같은 재료에 한정될 필요는 없다. 본 방법의 바람직한 일 실시예에서는 화학 작용에 의해서 유전체 포함 반사 방지 재료나 산소 포함 재료의 층과 이 재료 층의 인접 또는 하부 층 모두의 플라즈마 에칭이 수행될 수 있다. 본 방법의 바람직한 다른 실시예에서는 유전체 포함 반사 방지 재료나 산소 포함 재료의 층과 이 재료 층의 인접 또는 하부 층은 동일 처리 챔버 내에서 서로 다른 화학 작용에 의해 에칭된다. 특히 주목할 것은 반사 방지 재료로서 기능하는 실리콘 산화 질화물, 즉 산소 포함 재료이다.
본 방법의 바람직한 실시예는 탄소원과 적절한 할로겐 포함 플라즈마의 이용을 제공하여 더 한정된 양의 산소를 함유하는 다른 재료에 비해 한가지 산소 함유 재료의 선택적 에칭을 수행한다.
본 발명의 더 바람직한 실시예에서는, 실리콘 산화 질화물 막은 플라즈마 에칭되며, 플루오린 포함 플라즈마를 이용함으로써 포토레지스트와 같은 산소 함유량이 보다 적은 재료의 막에 비해 더 양호한 선택성이 달성된다. 바람직하게는 플루오린 포함 플라즈마는 탄소원이다. 플루오린과 탄소 모두를 제공하는 재료의 예로서는 CHF3, CF4, CF3Cl, C2F4, C2F6및 그 조합과 같은 플루오로카본이 있다. 플루오로카본은 예컨대 Cl2, F2, HF, NF3, 또는 SF6과 같은 플라즈마의 할로겐 함량을 증가시키는 다른 가스와 결합될 수 있으나, 이에 한정되는 것은 아니다. 그와 같은 가스의 첨가는 에칭율 증가에도 도움이 되며, 일부 경우에는 실리콘 산화 질화물의 선택성 증가에도 도움이 된다. 할로겐 함량을 증가시키는데 이용된 가스가 염소와 같이 플루오린 이외의 할로겐인 경우에는 TiNx배리어 층과 같은 일부 다른 적층 재료의 에칭율도 증가된다. 염소를 플루오로카본에 첨가하면 실리콘 산화 질화물과 함께 그와 같은 배리어 층의 에칭을 향상시키지만, 포토레지스트와 같은 산소 부족 재료의 에칭은 억제된다.
본 발명자들은 상당히 높은 에칭율을 제공하면서 패터닝 포토레지스트 위의 실리콘 산화 질화물에 대한 선택성을 제공하는 플라즈마 에칭 가스들의 조합을 발견하였다. 플라즈마 에칭 가스들의 바람직한 조합은 CHF3와 Cl2이며, 여기서 CHF3와 Cl2의 가스 흐름 비율은 약 2 : 1 내지 약 1 : 3의 범위이며, 높은 실리콘 산화 질화물 대 포토레지스트 선택성을 위해서는 약 2 : 1의 비율이 권장되며, 실리콘 산화 질화물의 층과 티타늄 질화물과 같은 금속 또는 내화 금속을 포함하는 하부 층 모두를 에칭하기 위해서는 더 높은 염소 함량이 권장된다. CHF3대신 CF4를 이용하게 되면 실리콘 산화 질화물을 선택적으로 에칭하는데 더 적은 량의 Cl2가 필요하며, CF4단독으로도 충분할 수 있는 것으로 예상된다. 더욱이, 실리콘 에칭율은 염소보다는 플루오린에 따라 달라지므로 CF4의 이용은 실리콘 산화 질화물의 에칭율을 증가시키며, CHF3에 비해 선택성이 향상될 수 있다.
다층 기판 상의 실리콘 산화 질화물과 기타 다른 산소 포함 층들을 선택적으로 에칭하는 방법이 개시된다. 본 방법은 할로겐 포함 에칭 플라즈마에서, 특히 플루오로카본 포함 에칭 플라즈마에서 그와 같은 산소 포함 기판의 선택적 에칭을 제공한다. 마지막으로, 실리콘 산화 질화물의 선택적 에칭에 대한 특히 바람직한 실시예에 대해서 기술한다.
에칭 플라즈마 내에 존재하는 탄소와 할로겐으로부터 유도된 중합체 막은 에칭 공정 중에 실리콘 및 실리콘 산화물의 표면 상에 피착되는 것으로 관찰되었다(예컨대, S. Arai 등의 Japanese J. of Appl. Phys., Part 1, V. 31, 2011-2019(1992) 참조).
본 발명자들은 알루미늄 도전 층의 플라즈마 에칭을 위해서 다층 에칭 구조에서 실리콘 산화 질화물을 반사 방지 코팅막으로 사용하기를 원했다. 실리콘 산화 질화물을 에칭하기 위하여 본 발명자들은 플루오로카본 포함 플라즈마를 사용하였다. 본 발명자들은 실리콘 산화 질화물의 에칭 중에 중합체 막이 기판 표면 상에 피착되고 있었음을 확신하고 있지는 않았지만, 그럴 것이라고 추측했다. 에칭 공정의 개발 중에, 본 발명자들은 처리 챔버에 공급된 가스에서 플루오린 대 탄소의 원자비를 조정함으로써 다층 에칭 구조(적층)를 패터닝하는데 사용된 포토레지스트에 비해 실리콘 산화 질화물에 대한 에칭의 선택성을 조정할 수 있음을 알았다.
실리콘 산화 질화물 에칭의 선택성은 플루오린 포함 중합체의 형성을 통해 개선되는 것처럼 보인다. 본 발명자들은 중합체가 실리콘 산화 질화물의 표면 상의 비산화 재료들의 표면 상에 - 이들 재료 들의 표면 상에서 에칭 속도를 낮추면서 - 형성되는 동안에 다음과 같은 반응이 일어나는 것으로 생각한다.
(-CFn-)w(s) + SiOxNyHz(s) → (-CFn-)w-1(s) + CO 및/또는 CO2(g) + SiF4(g) + (NH/N2/H2O/H2/HX/X2…)(g)
여기서, (-CFn-)w는 중합체 층이다.
이 반응에 의해서 고휘발성의 부산물을 생성하면서 실리콘 산화 질화물의 에칭과 동시에 중합체가 소모된다. 이 부산물은 후에 진공 펌프에 의해 배기 가스로서 제거된다.
에칭의 선택성을 최대화하기 위해서, 에칭 처리 챔버 내로 주입되는 가스의 흐름 속도를 조정함으로써 플라즈마 내의 탄소와 플루오린의 적당한 균형이 이루어진다. 이와 같은 조정은, 통상적으로는 다음의 옵션들, 즉, 특정 탄소 대 플루오린 원자비( 이 비는 CHF3, CF4, C2F4, C2F6또는 그 조합과 같은 가스들 중에서의 선택에 의해 조정될 수 있음)를 가진 주 가스 공급을 선택하는 것; 중합체의 형성을 억제하기 위해 플라즈마 내의 탄소와 혼합되는 산소 또는 다른 산화제를 첨가하는 것; 및 중합체 형성을 증가시키기를 원하는 경우에 CO와 같은 탄소원으로서 작용하는 가스를 첨가하는 것 중에서 선택하여 행해진다. 만일 에칭 챔버 내에 포토레지스트가 존재한다면, 플라즈마 에칭 공정 중의 포토레지스트의 부식에 의해 상당한 양의 탄소가 생성되며, 가스 공급의 조성이 포토레지스트의 패턴 밀도와 그리고 가능하면 포토레지스트의 종류와도 관련하여 조정되어야 한다.
본 발명자들은 플루오로카본 포함 플라즈마 공급 가스에 Cl2, F2, HF, HCl, 또는 SF6(바람직하게는, Cl2, 및 SF6)과 같은 보조 할로겐 포함 가스를 첨가함으로써 실리콘 산화 질화물의 에칭율의 놀라운 개선을 이루었다. 이 가스 리스트는 플라즈마 내의 할로겐 원자원으로서 작용하는 다른 가스를 포함하는 것으로 확장될 수 있다. 이와 같은 보조 가스를 이용하는 것의 이점은 두가지이다. 실리콘 산화 질화물의 에칭이 금속 에칭 챔버 내에서 수행되는 경우에, 이것은 실리콘 산화 질화물이 금속 적층에서 ARC 층으로 사용되는 때에 바람직한 것이며, 이와 같은 할로겐 함유 가스는 금속 에칭을 위해 에칭 시스템에 연결될 것이다. 또한, 플루오린이 아닌 할로겐의 첨가는 플라즈마에 노출된 다른 재료의 에칭율을 제어하는데 있어 추가적인 유연성을 제공하는 것처럼 보인다. 예컨대, 티타늄 질화물 배리어 층의 에칭은 플루오린보다 염소를 사용하는 것이 더 좋으며, 염소를 플루오로카본 포함 플라즈마에 첨가하는 것은 실리콘 산화 질화물의 에칭과 동시에 이 재료의 에칭을 향상시키면서, 인접 포토레지스트의 에칭은 그 표면 상의 중합체 또는 할로카본종의 존재로 인해 억제된다.
본 발명자들은 상당히 높은 에칭율을 제공하면서 패터닝 포토레지스트 위의 실리콘 산화 질화물에 대한 선택성을 제공하는 플라즈마 에칭 가스들의 조합을 발견하였다. 플라즈마 에칭 가스들의 바람직한 조합은 CHF3와 Cl2이며, 여기서 CHF3와 Cl2의 가스 흐름 비율은 약 2 : 1 내지 약 1 : 3의 범위이며, 높은 실리콘 산화 질화물 대 포토레지스트 선택성을 위해서는 약 2 : 1의 비율이 권장되며, 실리콘 산화 질화물의 층과 티타늄 질화물과 같은 배리어 층을 동시에 에칭하기 위해서는 더 높은 염소 함량이 권장된다. CHF3대신 CF4를 이용하게 되면 실리콘 산화 질화물을 선택적으로 에칭하는데 더 적은 량의 Cl2가 필요하며, CF4단독으로도 충분할 수 있는 것으로 예상된다. 더욱이, 실리콘 에칭율은 염소보다는 플루오린에 따라 달라지므로 CF4의 이용은 실리콘 산화 질화물의 에칭율을 증가시키며, CHF3에 비해 선택성이 향상될 수 있다.
실리콘 산화 질화물의 성공적인 에칭에 비추어, 본 발명자들은 할로카본 기재 에칭 플라즈마에서는, 전술한 방법 및 다음의 확장된 방법을 이용하여, 아주 적은 양의 산소를 함유하거나 산소를 함유하지 않는 인접 층에 비해서 산소 포함 층의 선택성을 향상시키는 것이 가능하다고 생각한다.
특히, 탄소원과 적당한 할로겐 포함 플라즈마는 산소가 없는 또는 아주 적은 양의 산소를 함유하는 재료에 비해 산소 포함 재료의 에칭 선택성을 달성하는데 사용될 수 있다. 본 발명자들은 산소 풍부 기판과 그 표면 상의 중합체 막 또는 할로겐 포함 종 간에 다음의 반응이 일어난다고 생각한다.
(-CFn-)y(s) + ROm(s) → (-CFn-)y-1(s) + CO 및/또는 CO2(g) + wXk(g)
여기서, (-CFn-)y는 중합체 층 또는 할로겐 포함 종, X는 F, Cl, Br, I와 같은 할로겐, ROm은 SiOxNyHz, SiO2, 또는 TiOxNy와 같은 산소 함유 재료, wXk는 SiF4, TiF4, 또는 TiCl4와 같은 할로겐화된 에칭 부산물, (s)와 (g)는 각각 고체와 기체를 나타낸다.
이 반응의 총 결과는 중합체 (또는 할로카본 포함 종)의 일부가 기배 재료와 반응하여, 후에 배기 가스로서 플라즈마 처리 챔버로부터 제거될 수 있는 기체 생성물을 형성한다는 것이다. 따라서, 산소 포함 재료는 에칭되지만 산소를 함유하지 않는 재료의 에칭은 저지된다. 할로겐화된 부산물 wXk이 최대 가능 증기압을 갖도록 적당한 할로겐을 선택함으로써 최적의 결과를 달성할 수 있다.
〈Ⅰ. 정의〉
상세한 설명의 서문으로서, 본 명세서와 청구범위에 사용된 단수형은 이에 한정하지 않은 한 복수형도 포함한다. 따라서, 예컨대 "반도체"라는 용어는 반도체의 동작 특성을 가진 것으로 알려져 있는 각종 재료을 포함하며, "도전층"이라는 용어는 알루미늄, 구리, 백금, 이리듐, 루비듐, 그 조합과 합금은 물론 설명된 응용에 적합한 다른 도전 재료를 포함한다.
본 발명의 설명에 특히 중요한 특정 전문 기술 용어는 다음과 같이 정의된다.
용어 "알루미늄"은 반도체 산업에서 통상적으로 사용되는 종류의 알루미늄 합금을 포함한다. 이와 같은 합금은 예컨대 알루미늄-구리 합금과 알루미늄-구리-실리콘 합금을 포함한다. 통상적으로 이와 같은 알루미늄 합금은 약 0.5 %의 구리를 포함한다. 그 외에도, 본 기술 분야에 공지된 바와 같이, 알루미늄은 통상적으로 알루미늄 산화물의 표면 층을 나타낸다.
용어 "반사 방지 코팅막", "반사 방지 층" 또는 "ARC"는 전자기 방사의 Q반사를 줄이기 위해 표면에 도포되는 재료를 포함한다.
용어 "분리 플라즈마원" 또는 "DPS"는 플라즈마 밀도를 제어하는 RF 전원(소오스 전원)의 유도성 결합을 위한 별도의 제어부와, 기판 표면의 이온 충격 에너지를 제어하는 바이어스 전원을 가진 플라즈마 에칭 장치를 말한다.
용어 "유전체 ARC" 또는 "유전체 포함 ARC"는 유전체 재료를 포함하는 ARC를 말한다.
용어 "피쳐(feature)"는 유전체 층 내의 금속 라인, 트렌치, 및 개구와, 기판 표면의 토폴로지를 형성하는 기타 구조를 말한다. 피쳐 크기는 종종 웨이퍼 상의 최소 피쳐 크기를 말한다.
용어 "이온 충격"은 이온이 기판과 충돌하는 것을 말한다. 플라즈마에 노출된 표면 부근에서의 전기장에 의해 이온들은 표면 쪽으로 가속된다.
용어 "플라즈마"는 양전하와 음전하 수가 거의 동일한 부분적으로 이온화된 가스는 물론 이온화되지 않은 가스종을 포함하는 것을 말한다.
용어 "선택성"이란 a) 2개 재료의 에칭율 비; 및 b) 에칭 중에 한 재료의 에칭율이 다른 재료에 비해 증가되는 경우에 달성되는 상태를 말하는데 사용된다. 에칭 공정에서 사용된 적층에는 각종 재료가 포함됨에 유의한다.
용어 "소오스 전원"은 챔버 내의 중성 종을 이온화시키는 에너지의 대부분을 공급함으로써 플라즈마를 유지하는 전원을 말한다.
용어 "적층" 또는 "에칭 적층"은 서로 피착된 상이한 재료들의 층 집합을 말하며, 그 중 적어도 일부 층은 에칭 공정 중에 에칭된다. "금속 적층"은 금속 에칭 공정이 완료되면 기판 상의 금속 포함 피쳐가 되는 "적층"을 말한다.
용어 "기판"은 반도체 재료, 유리, 세라믹, 중합체 재료, 반도체 산업에서 사용되는 기타 재료를 말한다.
용어 "수직 프로필"은 피쳐의 단면이 피쳐가 위치해 있는 표면에 수직한 측벽을 나타내는 피쳐 프로필을 말한다. 또한, "포지티브 프로필"은 피쳐의 단면 폭이 표면으로부터 멀어지는 거리에서보다 피쳐가 위치해 있는 표면에서가 더 큰 것을 말한다.
〈Ⅱ. 본 발명을 실시하기 위한 장치〉
본 명세서에서 개시된 바람직한 실시예의 에칭 공정들은 캘리포니아주 산타클라에 소재한 어플라이드 머티어리얼사에서 입수 가능한 Centural Integrated Processing System에서 수행되었다. 이 시스템은 여기에 참조로서 포함되는 미국 특허 제 5,186,718호에 개시되어 있다. 이 장비는 [the Proceedings of the Eleventh International Symposium of Plasma Proceeding, May 7, 1996]에서 Yan Ye 등이 발표하였고 [Electrochemical Society Proceedings, Volume 96-12, pp. 222-233(1996)]에서 출간된 종류의 분리 플라즈마 소오스(DPS)를 포함한다. 플라즈마 처리 챔버는 8인치(200 mm) 직경 실리콘 웨이퍼 처리를 가능하게 한다.
도 4에는 개략적인 처리 챔버가 도시되어 있다. 이 도면에 도시된 에칭 처리 챔버(410)는 이 에칭 처리 챔버(410)의 외부에 위치하며 무선 주파수(RF) 전원 발생기(414)(상이한 플라즈마 상태에서의 임피던스 정합을 위해 2 MHz 부근의 동조 가능 주파수를 갖는 소오스 전원 발생기)에 연결된 적어도 하나의 유도성 코일 안테나 세그먼트(412)를 포함하도록 구성되어 있다. 처리 챔버 내부에는 기판(414) 지지대(캐소드)(416)가 있으며, 이것은 임피던스 정합 회로(424)를 통해 RF 주파수 전원 발생기(422)(13.56 MHz에 고정된 주파수의 바이어스 전원 발생기)와, 전기적 접지로서 작용하는 도전성 챔버 벽(430)에 연결되어 있다.
반도체 기판(414)은 지지대(416) 위에 놓여지며, 입구(426)를 통해 처리 챔버 내로 가스 성분이 공급된다. RF 전원(418, 422)DMF 인가함으로써 처리 챔버(410)에서 플라즈마가 점화된다. 에칭 처리 챔버(410)의 내부 압력은 진공 펌프(미도시)와 이 진공 펌프와 처리 챔버(410) 사이에 위치한 트로틀 밸브(427)에 의해 제어된다. 에칭 챔버 벽의 표면 온도는 에칭 챔버(410)의 벽에 위치한 액체 함유 콘딧(미도시)에 의해 제어된다. 반도체 기판의 온도는 지지대 온도를 안정화시키고, 기판의 후면과 지지대(416) 표면 상의 홈(미도시)에 의해 형성된 채널에 헬륨 가스를 흐르게 함으로써 제어된다. 헬륨 가스는 기판과 지지대 간의 열 전달을 용이하게 하는데 사용된다. 에칭 처리 중에 기판 표면은 처리 조건에 따라서 기판 지지대 온도보다 대략 25 - 40 ℃ 더 높은 정상 상태 온도까지 플라즈마에 의해 점진적으로 가열된다. 실험의 대부분 동안에 기판 표면의 온도는 통상적으로 75 ℃ 부근인 것으로 평가되었다. 에칭 챔버(410) 벽의 표면은 전술한 냉각 콘딧에 의해 약 80 ℃로 유지되었다.
〈Ⅲ. 실리콘 산화 질화물 에칭의 실시예〉
3가지 세트의 실험을 실시하였다. 먼저, 패턴화되지 않은 실리콘 산화 질화물과 패턴화되지 않은 I-라인 포토레지스트 웨이퍼를 에칭함으로써 에칭 화학 작용의 기본 효과를 평가하고 에칭율들을 비교하여 선택성을 평가하였다. (포토레지스트와 실리콘 산화 질화물은 플라즈마 내에 동시에 존재하지는 않았음.) 이 실험에서 CHF3, Cl2, SF6, BCl3및 그 조합을 평가하였다. 구해진 에칭율은 다음의 표 1에 나타나 있다. 에칭 조건은 다음과 같다. 플라즈마 소오스 전원은 1400 W; 바이어스 전원은 130 W; 처리 챔버 압력은 13 mTorr; 기판 지지대 온도는 45 ℃; 지지대 후면 헬륨 압력은 3 - 6 sccm의 통상적인 누설을 갖고서 10 Torr이며, 40초 동안 에칭을 실시하였다. 이 실험은 함께 사용된 CHF3와 Cl2가 선택성과 에칭율의 가장 좋은 조합을 제공함을 보여준다.
Cl2(sccm) BCl3(sccm) SF6(sccm) CHF3(sccm) SiOxNyER(Å/min) PRER(Å/min) 선택
100 -- -- -- 1222 2820 0.443
-- 100 -- -- 724 643 1.13
-- -- 100 -- 2625 6048 0.434
-- -- -- 50 2112 1467 1.44
50 -- -- 50 2884 2512 1.15
-- 50 -- 50 1789 1564 1.14
-- -- 50 50 2713 4575 0.593
에칭 가스 공급 조성 함수로서의 미패턴 SiOxNy와 포토레지스트의 에칭율 및 선택성
여기서, ER은 에칭율; PR은 포토레지스트; 선택은 선택성이다.
제2 세트의 실험에서, 본 발명자들은 실리콘 이산화물 표면 위에 도포되었던 두께 약 3500 Å의 실리콘 산화 질화물 층을 패턴 에칭하였다. 이 패턴은 DUV 포토레지스트(두께 약 6500 - 7000 Å의 Shipley UV-5)의 패턴화된 층으로부터 전사된 약 0.25 ㎛로 피쳐 크기 축소된 라인과 공간이었다. 그 다음, 패턴 프로필을 결정하여 에칭율과 선택성을 평가하기 위하여 스캐닝 전자 현미경으로 기판을 검사하였다. 상세한 것은 표 Ⅱ와 Ⅲ에 나타내었다. 포토레지스트 표면으로부터 플라즈마 내로 해방된 탄소량의 증가로 인해 실리콘 산화 질화물은 사용된 처리 조건(기본적으로 처음 실험을 위해 전술한 조건과 동일) 하에서 순수한 CHF3에서 에칭될 수 없었다. 에칭율은 미패턴 실리콘 산화 질화물에 비해 포토레지스트 라인(개구 영역)으로부터 멀어지는 거리에서 기판 영역에서 약 3배 정도, 라인들 간에서는 약 10배 정도 떨어졌다. 이 상황은 차후에 Cl2를 플라즈마 가스 공급에 첨가함으로써 보정되었다. 특히, 첨가된 Cl2는 총 체적 가스 흐름의 약 33% 내지 75%이다.
기판 번호 CHF3/Cl2/BCl2(sccm) 압력(mTorr) 소오스 전원(W) 바이어스 전원(w) 지지대 온도(℃) 시간(초) 비고
1 50/0/0 14 1400 80 45 60 저에칭율
2 50/0/0 12 1400 100 45 180 저에칭율
3 50/50/0 12 1400 100 45 120 큰 에칭율 증가
4 50/50/0 12 1400 100 45 60 양호
5 50/25/0 12 1400 100 45 60 큰 변화없음
6 50/12/0 12 1400 100 45 60
7 50/25/0 12 1400 130 45 45
8 50/25/0 12 1100 100 45 60
9 50/25/0 15 1400 100 45 45
10 40/20/0 12 1400 100 45 60
11 50/25/0 12 1400 100 30 60 포지티브 프로필
12 20/20/0 12 1400 100 45 60 Slt 포지티브 프로필
13 20/60/0 12 1400 100 45 60
14 20/0/60 12 1400 100 45 60 Vry포지티브프로필
실리콘 산화 질화물의 패턴 에칭에 대한 처리 조건
포지티브 프로필은 상단에서보다 하단에서 라인폭이 더 넓은 것이며, 따라서 라인의 베이스에서의 사이각은 원하는 90 °보다 크다. 헬륨 후면 압력은 전 실험을 통해 10 Torr이었다.
기판 번호 처리 변화 에칭율*SiOxNy(λ/MIN) 압력 손실Tor Shoulder(λ/MIN) 선택성**(개구/Tor)
5 베이스 라인 3100 2500 3100 1.2±0.1
6 -Cl2 2600 2300 2900 1.1±0.1
7 +바이어스 3450 3300 4200 1.0±0.1
8 -소오스 2900 2900 3500 1.0±0.1
9 +압력 2900 2700 3400 1.1±0.1
10 -흐름 2800 2800 3200 1.0±0.1
11 -온도 2800 2400 3000 1.2±0.1
12 -흐름 1700 2500 3400 0.68±0.08
13 -CHF3+ Cl2 2100 3300 3800 0.64±0.08
14 CHF3+ BCl3 1300 2000 3100 0.65±0.0
패턴 에칭 실리콘 산화 질화물의 에칭율 및 선택성
(기판 번호는 표 2에 주어진 것들에 대응)
* 개구 영역에서의 에칭율
** 0.25 ㎛/0.25 ㎛ (라인/공간) 라인 어레이에서 상단에서의 개방 영역 에칭율 대 포토레지스트 손실비의 비율
제3 세트의 실험에서는 알루미늄 금속 층과 티타늄 질화물 배리어 층을 포함한 실리콘 웨이퍼 기판 상의 전체 금속 적층을 에칭하였다. 스캐닝 전자 현미경을 이용하여 프로필들을 감사하였다. 이 제3 세트의 실험에 대한 자세한 것은 다음의 표본예에 나타나 있다.
도 1은 DUV 포토레지스트를 패터닝 수단으로서 사용하여 알루미늄 도전 층을 0.25 ㎛ 또는 그 이하의 피쳐 크기로 패터닝하기 위한 에칭 적층(100)의 전형적인 바람직한 실시예를 도시한 것이다. 특히, 기판(110)은 실리콘 웨이퍼 표면(미도시) 위에 놓인 실리콘 이산화물 층이다. 배리어 층은 300 Å 두께의 티타늄 층(112)과 500 Å 두께의 티타늄 질화물 층(114)으로 이루어진 이중 층이다. 티타늄 질화물 배리어 층(114) 위에는 5,200 Å 두께의 0.5% 구리 함유 알루미늄 합금 층(116)이 놓여 있다. 알루미늄 합금 층(116) 위에는 제2 300 Å 두께의 티타늄 층(117)과 500 Å 두께의 티타늄 질화물 층(118)이 놓여 있다. 제2 티타늄 질화물 층(118) 위에는 약 300 Å 두께의 실리콘 산화 질화물 층(120)이 놓여 있다. 실리콘 산화 질화물 층(120) 위에는 패턴화된 DUV 포토레지스트 층(121)이 놓여 있으며, 여기서 패턴은 라인과 공간이며, 라인과 공간은 약 0.2 ㎛의 가변 폭(122)과 약 0.7 ㎛(7,000 Å)의 높이(124)를 갖고 있다. 여기서 설명된 바람직한 실시예에서 DUV 포토레지스트는 Massachusetts주 Marlborough에 소재하는 Shipley Company에서 제조한 UV-5이다. 본 발명자들은 eh한 동일한 방식으로 수행된 ___ 일본의 Shin-Estu에서 제조한 DUV 포토레지스트를 평가하였다.
〈표본예 1〉
이 표본예는 3 단계 에칭에 대한 것으로, 여기서, 단계 1에서는 SiOxNyARC 층이 에칭되고, 단계 2에서는 알루미늄 합금과 함께 하부 TiN 및 Ti 배리어 층이 에칭되고, 단계 3에서는 TiN 및 Ti 배리어 층이 에칭된다. 도 2A 내지 2D를 참조로 설명하면, 도 2A는 3가지 에칭 단계 중에 바람직한 실시예의 적층(200)(도 1에서 설명된 적층(100)과 동일)의 개략적 단면 프로필을 도시한 것이다.
도 2B는 제1 에칭 단계 후에 에칭 적층의 개략적 단면 프로필을 도시한 것으로, 여기서는 실리콘 산화 질화물 층(220)을 통해 DUV 포토레지스트 층(221)으로부터 패턴이 전사되며, 이 전사는 제2 티타늄 질화물 층(218)의 상부 표면에서 중지된다. 이 제1 에칭 단계를 실시하는데 이용된 에칭 조건은 다음과 같다. 소오스 전원은 1400W; 바이어스 전원은 100 W; 처리 챔버 압력은 12 mTorr; 기판 지지대 온도는 약 45 ℃; 가스 흐름 속도는 CHF3의 50 sccm/Cl2의 25 sccm; 웨이퍼 후면 헬륨 압력은 3 - 6 sccm의 통상적인 누설을 갖고서 12 Torr이며, 5초 동안 에칭을 실시하였다.
도 2C는 제2 에칭 단계 후의 에칭 적층의 개략적 단면 프로필을 도시한 것으로, 여기서는 실리콘 산화 질화물 층(220) 아래에 있는 제2 티타늄 질화물 층(218)을 통해 패턴이 전사되며, 이 전사는 알루미늄 층(216)의 상부 표면에서 중지된다. 이 제2 에칭 단계를 실시하는데 이용된 에칭 조건은 바이어스 전원이 50 W, 가스 흐름 속도가 CHF3의 15 sccm/Cl2의 90 sccm, 12초 동안 에칭을 실시한 점을 제외하고는 제1 단계에서와 동일하다.
도 2D는 제3 에칭 단계 후에 에칭 적층의 개략적 단면 프로필을 도시한 것으로, 여기서는 알루미늄 층(116), 제1 티타늄 질화물 배리어 층(214), 및 제1 티탄늄 배리어 층(212)을 통해 패턴이 전사되며, 이 전사는 실리콘 이산화물 층(210) 내로 약간 과에칭(226)되고서 중지된다. 이 제2 에칭 단계를 실시하는데 이용된 에칭 조건은 다음과 같다. 플라즈마 소오스 전원은 1100W; 바이어스 전원은 130 W; 처리 챔버 압력은 8 mTorr; 기판 지지대 온도는 45 ℃; 가스 흐름 속도는 CHF3의 5 sccm/Cl2의 80 sccm/BCl3의 40 sccm; 웨이퍼 후면 헬륨 압력은 3 - 6 sccm의 통상적인 누설을 갖고서 12 Torr이다. 에칭은 396 nm(알루미늄 및 티타늄 라인)에서의 종료점 신호가 백그라운드 레벨 플러스 10초 이상이 되는 동안에 실시하였다.
〈표본예 2〉
이 표본예는 2 단계 에칭에 대한 것으로, 여기서, 단계 1에서는 SiOxNyARC 층과 하부 티타늄 질화물 및 티타늄 배리어 층이 에칭되고, 단계 2에서는 알루미늄 층, 이 알루미늄 층 아래에 있는 티타늄 질화물 및 티타늄 층이 에칭된다. 도 3A 내지 3C를 참조로 설명하면, 도 3A는 2가지 에칭 단계 중에 바람직한 실시예의 적층(300)(도 1에서 설명된 적층(100)과 동일)의 개략적 단면 프로필을 도시한 것이다.
도 3B는 제1 에칭 단계 후에 에칭 적층의 개략적 단면 프로필을 도시한 것으로, 여기서는 실리콘 산화 질화물 층(320), 제2 티타늄 질화물 배리어 층(318), 및 제2 티타늄 층(317)을 통해 DUV 포토레지스트 층(321)으로부터 패턴이 전사되며, 이 전사는 알루미늄 층(316)의 상부 표면에서 중지된다. 이 제1 에칭 단계를 실시하는데 이용된 에칭 조건은 다음과 같다. 소오스 전원은 1400W; 바이어스 전원은 70 W; 처리 챔버 압력은 12 mTorr; 기판 지지대 온도는 약 45 ℃; 가스 흐름 속도는 CHF3의 20 sccm/Cl2의 60 sccm; 웨이퍼 후면 헬륨 압력은 3 - 6 sccm의 통상적인 누설을 갖고서 12 Torr이며, 20초 동안 에칭을 실시하였다. 표본예 1에 비해 염소 농도가 증가된 만큼 실리콘 산화 질화물의 선택성이 희생된다. 따라서, 티타늄 질화물과 같은 다른 재료의 에칭이 가능하게 된다. 실리콘 산화 질화물 층의 두께가 작다는 것을 감안하면, 포토레지스트 두께의 총 손실은 무시될 수 있는 것이며 에칭 처리의 단순화로서 정당화된다.
도 3C는 제2 에칭 단계 후에 에칭 적층의 개략적 단면 프로필을 도시한 것으로, 여기서는 알루미늄 층(316), 제1 티타늄 질화물 층(314), 및 제1 티탄늄 층(312)을 통해 패턴이 전사되며, 이 전사는 실리콘 이산화물 층(310) 내로 약간 과에칭(326)되고서 중지된다. 이 제2 에칭 단계를 실시하는데 이용된 에칭 조건은 다음과 같다. 플라즈마 소오스 전원은 1000W; 바이어스 전원은 130 W; 처리 챔버 압력은 8 mTorr; 기판 지지대 온도는 45 ℃; 가스 흐름 속도는 CHF3의 5 sccm/Cl2의 80 sccm/BCl3의 40 sccm; 웨이퍼 후면 헬륨 압력은 3 - 6 sccm의 통상적인 누설을 갖고서 12 Torr이다. 에칭은 396 nm(알루미늄 및 티타늄 라인)에서의 종료점 신호가 백그라운드 레벨 플러스 10초 이상이 되는 동안에 실시하였다.
전술한 바람직한 실시예들은 본 발명의 범위를 한정하는 것은 아니며, 본 기술 분야의 통상의 전문가라면 본 명세서에 개시된 내용을 가지고서 이와 같은 실시예들을 확장하여 첨부된 청구범위와 일치되게 할 수 있다.

Claims (38)

  1. 반도체 패터닝 적층 내의 유전체 포함 ARC 재료의 적어도 한 층을 플라즈마 에칭하는 방법에 있어서,
    적어도 하나의 플루오린 포함 에천트 가스를 단독으로 또는 염소 포함 에천트 가스와 조합하여 사용하여 상기 ARC 유전체 재료에 선택성을 제공하는 것을 특징으로 하는 플라즈마 에칭 방법.
  2. 제1항에 있어서, 상기 플루오린 포함 가스와 상기 염소 포함 가스는 탄소 포함 가스와 조합하여 사용되는 것을 특징으로 하는 플라즈마 에칭 방법.
  3. 제1항에 있어서, 상기 플루오린 포함 가스는 탄소를 더 포함하는 것을 특징으로 하는 플라즈마 에칭 방법.
  4. 제1항에 있어서, 상기 유전체 포함 ARC 재료와 상기 반도체 패터닝 적층을 구성하는 적어도 하나의 다른 층 모두가 동일한 에천트 가스 또는 에천트 가스들의 조합을 이용하여 에칭되는 것을 특징으로 하는 플라즈마 에칭 방법.
  5. 제1항에 있어서, 상기 유전체 포함 ARC 재료와 상기 반도체 패터닝 적층을 구성하는 적어도 하나의 다른 층 모두가 동일한 처리 챔버에서 에칭되는 것을 특징으로 하는 플라즈마 에칭 방법.
  6. 제5항에 있어서, 상기 처리 챔버는 상기 패터닝 적층의 표면 상의 이온 충격 에너지에 영향을 주는 바이어스 전원과 플라즈마 밀도를 독립적으로 제어할 수 있는 장치를 포함하는 것을 특징으로 하는 플라즈마 에칭 방법.
  7. 반도체 패터닝 적층 내의 산소 포함 ARC 재료의 적어도 한 층을 플라즈마 에칭하는 방법에 있어서,
    적어도 하나의 플루오린 포함 에천트 가스를 단독으로 또는 탄소 포함 에천트 가스와 조합하여 사용하여 상기 산소 포함 재료에 선택성을 제공하는 것을 특징으로 하는 플라즈마 에칭 방법.
  8. 제7항에 있어서, 상기 플루오린 포함 가스는 탄소를 더 포함하는 것을 특징으로 하는 플라즈마 에칭 방법.
  9. 제7항에 있어서, 상기 산소 포함 ARC 재료와 상기 반도체 패터닝 적층을 구성하는 적어도 하나의 다른 층 모두가 동일한 에천트 가스 또는 에천트 가스들의 조합을 이용하여 에칭되는 것을 특징으로 하는 플라즈마 에칭 방법.
  10. 제7항에 있어서, 상기 산소 포함 ARC 재료와 상기 반도체 패터닝 적층을 구성하는 적어도 하나의 다른 층 모두가 동일한 처리 챔버에서 에칭되는 것을 특징으로 하는 플라즈마 에칭 방법.
  11. 제10항에 있어서, 상기 처리 챔버는 상기 패터닝 적층의 표면 상의 이온 충격 에너지에 영향을 주는 바이어스 전원과 플라즈마 밀도를 독립적으로 제어할 수 있는 장치를 포함하는 것을 특징으로 하는 플라즈마 에칭 방법.
  12. 반도체 플라즈마 에칭 패터닝 적층 내의 산소 포함 층을 플라즈마 에칭하는 방법에 있어서,
    적어도 하나의 할로겐 포함 에천트 가스를 단독으로 또는 다른 에천트 가스와 조합하여 사용하여 더 높은 백분율의 산소를 함유하는 노출 패터닝 적층에 선택성을 제공하는 것을 특징으로 하는 플라즈마 에칭 방법.
  13. 제12항에 있어서, 상기 할로겐 포함 에천트는 상기 산소 포함 층의 표면의 에칭을 가능하게 하면서, 상기 산소 포함 층에 인접한 표면들의 에칭율을 감소시키는데 충분한 양으로 상기 인접 표면 상에 피착되는 할로겐 포함 중합체 또는 종(species)을 형성하고, 상기 산소 포함 층은 적어도 3가지 원소 또는 실리콘은 아닌 2가지 원소를 포함하는 것을 특징으로 하는 플라즈마 에칭 방법.
  14. 제12항 또는 제13항에 있어서, 상기 산소 포함 층은 실리콘 산화 질화물인 것을 특징으로 하는 플라즈마 에칭 방법.
  15. 제14항에 있어서, 상기 실리콘 산화 질화물은 SiOxNyHz- 여기서, x는 0 내지 약 2, y는 0 내지 약 1, z는 0 내지 약 1의 범위를 가짐 -인 것을 특징으로 하는 플라즈마 에칭 방법.
  16. 제15항에 있어서, x, y, z는 약 0.2 내지 약 0.5의 범위를 갖는 것을 특징으로 하는 플라즈마 에칭 방법.
  17. 제13항에 있어서, 상기 산소 포함 층은 실리콘 산화 질화물을 포함하고, 상기 인접 표면은 포토레지스트인 것을 특징으로 하는 플라즈마 에칭 방법.
  18. 제17항에 있어서, 상기 포토레지스트는 DUV 포토레지스트인 것을 특징으로 하는 플라즈마 에칭 방법.
  19. 제12항 또는 제13항에 있어서, 상기 플라즈마 에칭은 기판 표면의 이온 충격 에너지에 영향을 주는 바이어스 전원과 플라즈마 밀도를 독립적으로 제어할 수 있는 장치에서 수행되는 것을 특징으로 하는 플라즈마 에칭 방법.
  20. 제14항에 있어서, 상기 플라즈마 에칭은 기판 표면의 이온 충격 에너지에 영향을 주는 바이어스 전원과 플라즈마 밀도를 독립적으로 제어할 수 있는 장치에서 수행되는 것을 특징으로 하는 플라즈마 에칭 방법.
  21. 제19항에 있어서, 상기 층 표면에 함유된 산소를 활성화시켜 상기 표면에 인접한 또는 접촉한 탄소와 반응하도록 플라즈마 생성 이온이 상기 산소 포함 층의 표면을 향해 진행되는 것을 특징으로 하는 플라즈마 에칭 방법.
  22. 제12항 또는 제13항에 있어서, 상기 할로겐 포함 가스는 플루오린 포함 가스인 것을 특징으로 하는 플라즈마 에칭 방법.
  23. 제22항에 있어서, 상기 플루오린 포함 가스는 탄소 포함 가스와 조합하여 사용되는 것을 특징으로 하는 플라즈마 에칭 방법.
  24. 제22항에 있어서, 상기 플루오린 포함 가스는 탄소를 더 포함하는 것을 특징으로 하는 플라즈마 에칭 방법.
  25. 제12항 또는 제13항에 있어서, 상기 할로겐 포함 에칭 가스는 상기 산소 포함 층의 선택성을 향상시키는데 사용되는 보조 가스를 포함하는 것을 특징으로 하는 플라즈마 에칭 방법.
  26. 제25항에 있어서, 상기 보조 가스는 Cl2, F2, HF, HCl, NF3, SF6및 그 조합으로 이루어진 그룹으로부터 선택된 것을 특징으로 하는 플라즈마 에칭 방법.
  27. 제24항에 있어서, 상기 플루오린 포함 가스는 CHF3, CF4, CF3Cl, C2F4, C2F6및 그 조합으로 이루어진 그룹으로부터 선택된 것을 특징으로 하는 플라즈마 에칭 방법.
  28. 제27항에 있어서, 상기 플루오린 포함 가스는 CHF3, CF4또는 그 조합인 것을 특징으로 하는 플라즈마 에칭 방법.
  29. 제27항에 있어서, 상기 보조 가스는 Cl2, F2, HF, HCl, NF3, SF6및 그 조합으로 이루어진 그룹으로부터 선택된 것을 특징으로 하는 플라즈마 에칭 방법.
  30. 제29항에 있어서, 상기 보조 가스는 염소이고, 상기 플루오린 포함 가스 대 상기 염소의 체적 흐름비는 약 2 : 1 내지 1 : 3 범위인 것을 특징으로 하는 플라즈마 에칭 방법.
  31. 반도체 플라즈마 에칭 패터닝 적층 내의 실리콘 산화 질화물 포함 층을 플라즈마 에칭하는 방법에 있어서,
    적어도 하나의 할로겐 포함 에천트 가스를 단독으로 또는 다른 에천트 가스와 조합하여 사용하며, 상기 할로겐 포함 에천트는 상기 실리콘 산화 질화물 층의 표면의 에칭을 가능하게 하면서, 상기 실리콘 산화 질화물 층에 인접한 표면들의 에칭율을 감소시키는데 충분한 양으로 상기 인접 표면 상에 피착되는 할로겐 포함 중합체 또는 종을 형성하는 것을 특징으로 하는 플라즈마 에칭 방법.
  32. 제31항에 있어서, 상기실리콘 산화 질화물에 인접한 표면은 포토레지스트를 포함하는 것을 특징으로 하는 플라즈마 에칭 방법.
  33. 제32항에 있어서, 상기 포토레지스트는 DUV 포토레지스트인 것을 특징으로 하는 플라즈마 에칭 방법.
  34. 제31항, 제32항, 또는 제33항에 있어서, 상기 플라즈마 에칭은 기판 표면의 이온 충격 에너지에 영향을 주는 바이어스 전원과 플라즈마 밀도를 독립적으로 제어할 수 있는 장치에서 수행되는 것을 특징으로 하는 플라즈마 에칭 방법.
  35. 제31항, 제32항, 또는 제33항에 있어서, 상기 할로겐 포함 가스는 플루오린 포함 가스인 것을 특징으로 하는 플라즈마 에칭 방법.
  36. 제35항에 있어서, 상기 플루오린 포함 가스는 CHF3, CF4, CF3Cl, C2F4, C2F6및 그 조합으로 이루어진 그룹으로부터 선택된 것을 특징으로 하는 플라즈마 에칭 방법.
  37. 제35항에 있어서, 상기 플라즈마 에칭 가스는 Cl2, F2, HF, HCl, NF3, SF6및 그 조합으로 이루어진 그룹으로부터 선택되며 상기 적층 표면 상의 상기 플루오린 포함 중합체 또는 종의 피착을 제어하는데 사용되는 보조 가스를 포함하는 것을 특징으로 하는 플라즈마 에칭 방법.
  38. 제37항에 있어서, 상기 보조 가스는 염소이고, 상기 플루오린 포함 가스 대 상기 염소의 체적 흐름비는 약 2 : 1 내지 1 : 3 범위인 것을 특징으로 하는 플라즈마 에칭 방법.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20200041999A (ko) * 2017-09-12 2020-04-22 도쿄엘렉트론가부시키가이샤 질화물 에칭을 위한 표면 보수 방법

Families Citing this family (57)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5959325A (en) * 1997-08-21 1999-09-28 International Business Machines Corporation Method for forming cornered images on a substrate and photomask formed thereby
US6541164B1 (en) 1997-10-22 2003-04-01 Applied Materials, Inc. Method for etching an anti-reflective coating
US6291356B1 (en) * 1997-12-08 2001-09-18 Applied Materials, Inc. Method for etching silicon oxynitride and dielectric antireflection coatings
JP3955385B2 (ja) * 1998-04-08 2007-08-08 Azエレクトロニックマテリアルズ株式会社 パターン形成方法
FR2784228B1 (fr) * 1998-10-01 2002-01-11 France Telecom PROCEDE DE FORMATION D'UN FILM ANTIREFLECHISSANT SiON, NON-POLLUANT VIS-VIS DES RESINES PHOTORESISTANTES POUR U.V. LOINTAIN
US6171763B1 (en) * 1998-12-02 2001-01-09 Advanced Micro Devices, Inc. Ultra-thin resist and oxide/nitride hard mask for metal etch
US6326231B1 (en) * 1998-12-08 2001-12-04 Advanced Micro Devices, Inc. Use of silicon oxynitride ARC for metal layers
US6667232B2 (en) * 1998-12-08 2003-12-23 Intel Corporation Thin dielectric layers and non-thermal formation thereof
US6103634A (en) * 1998-12-18 2000-08-15 Vlsi Technology, Inc. Removal of inorganic anti-reflective coating using fluorine etch process
US6156485A (en) * 1999-01-19 2000-12-05 Taiwan Semiconductor Manufacturing Company Ltd. Film scheme to solve high aspect ratio metal etch masking layer selectivity and improve photo I-line PR resolution capability in quarter-micron technology
US6159863A (en) * 1999-01-22 2000-12-12 Advanced Micro Devices, Inc. Insitu hardmask and metal etch in a single etcher
JP3257533B2 (ja) * 1999-01-25 2002-02-18 日本電気株式会社 無機反射防止膜を使った配線形成方法
US6291361B1 (en) * 1999-03-24 2001-09-18 Conexant Systems, Inc. Method and apparatus for high-resolution in-situ plasma etching of inorganic and metal films
US6169029B1 (en) * 1999-05-03 2001-01-02 Winband Electronics Corp. Method of solving metal stringer problem which is induced by the product of tin and organic ARC reaction
US6265294B1 (en) * 1999-08-12 2001-07-24 Advanced Micro Devices, Inc. Integrated circuit having double bottom anti-reflective coating layer
US6291296B1 (en) * 1999-10-12 2001-09-18 Advanced Micro Devices, Inc. Method for removing anti-reflective coating layer using plasma etch process before contact CMP
US6136649A (en) * 1999-10-12 2000-10-24 Advanced Micro Devices, Inc. Method for removing anti-reflective coating layer using plasma etch process after contact CMP
WO2001091171A1 (en) * 2000-05-25 2001-11-29 Koninklijke Philips Electronics N.V. Method of dry etching an antireflection coating in semiconductor devices
US6531404B1 (en) * 2000-08-04 2003-03-11 Applied Materials Inc. Method of etching titanium nitride
DE10054969A1 (de) * 2000-11-06 2002-03-28 Infineon Technologies Ag Verfahren zur Strukturierung von Metallschichten
US6599437B2 (en) 2001-03-20 2003-07-29 Applied Materials Inc. Method of etching organic antireflection coating (ARC) layers
US6630407B2 (en) * 2001-03-30 2003-10-07 Lam Research Corporation Plasma etching of organic antireflective coating
US6727183B1 (en) * 2001-07-27 2004-04-27 Taiwan Semiconductor Manufacturing Company Prevention of spiking in ultra low dielectric constant material
US6624068B2 (en) * 2001-08-24 2003-09-23 Texas Instruments Incorporated Polysilicon processing using an anti-reflective dual layer hardmask for 193 nm lithography
US6649531B2 (en) 2001-11-26 2003-11-18 International Business Machines Corporation Process for forming a damascene structure
US6620715B1 (en) * 2002-03-29 2003-09-16 Cypress Semiconductor Corp. Method for forming sub-critical dimension structures in an integrated circuit
AU2003244166A1 (en) * 2002-06-27 2004-01-19 Tokyo Electron Limited Plasma processing method
US7473377B2 (en) 2002-06-27 2009-01-06 Tokyo Electron Limited Plasma processing method
KR100478498B1 (ko) * 2003-01-30 2005-03-28 동부아남반도체 주식회사 반도체 소자의 금속 배선 형성 방법
US20040192059A1 (en) * 2003-03-28 2004-09-30 Mosel Vitelic, Inc. Method for etching a titanium-containing layer prior to etching an aluminum layer in a metal stack
US20040242005A1 (en) * 2003-04-14 2004-12-02 Chentsau Ying Method of etching metal layers
US7384727B2 (en) * 2003-06-26 2008-06-10 Micron Technology, Inc. Semiconductor processing patterning methods
US7115532B2 (en) * 2003-09-05 2006-10-03 Micron Technolgoy, Inc. Methods of forming patterned photoresist layers over semiconductor substrates
US6969677B2 (en) * 2003-10-20 2005-11-29 Micron Technology, Inc. Methods of forming conductive metal silicides by reaction of metal with silicon
US7026243B2 (en) * 2003-10-20 2006-04-11 Micron Technology, Inc. Methods of forming conductive material silicides by reaction of metal with silicon
US7682985B2 (en) * 2004-03-17 2010-03-23 Lam Research Corporation Dual doped polysilicon and silicon germanium etch
US7153769B2 (en) * 2004-04-08 2006-12-26 Micron Technology, Inc. Methods of forming a reaction product and methods of forming a conductive metal silicide by reaction of metal with silicon
US7119031B2 (en) 2004-06-28 2006-10-10 Micron Technology, Inc. Methods of forming patterned photoresist layers over semiconductor substrates
US7241705B2 (en) * 2004-09-01 2007-07-10 Micron Technology, Inc. Methods of forming conductive contacts to source/drain regions and methods of forming local interconnects
US7258530B2 (en) * 2005-01-21 2007-08-21 Siemens Power Generation, Inc. CMC component and method of fabrication
US7554031B2 (en) * 2005-03-03 2009-06-30 Sunpower Corporation Preventing harmful polarization of solar cells
DE602006000392T2 (de) * 2005-09-06 2008-05-08 Yamaha Hatsudoki Kabushiki Kaisha, Iwata Auspuffrohr für eine Brennkraftmaschine
JP4908824B2 (ja) * 2005-11-11 2012-04-04 ローム株式会社 半導体装置の製造方法
US20080124937A1 (en) * 2006-08-16 2008-05-29 Songlin Xu Selective etching method and apparatus
US9275563B1 (en) * 2008-02-05 2016-03-01 Jeffrey K. Hartman Sign holder
US8188363B2 (en) 2009-08-07 2012-05-29 Sunpower Corporation Module level solutions to solar cell polarization
US20110048505A1 (en) * 2009-08-27 2011-03-03 Gabriela Bunea Module Level Solution to Solar Cell Polarization Using an Encapsulant with Opened UV Transmission Curve
US8323871B2 (en) * 2010-02-24 2012-12-04 International Business Machines Corporation Antireflective hardmask composition and a method of preparing a patterned material using same
US20110253670A1 (en) * 2010-04-19 2011-10-20 Applied Materials, Inc. Methods for etching silicon-based antireflective layers
US8377738B2 (en) 2010-07-01 2013-02-19 Sunpower Corporation Fabrication of solar cells with counter doping prevention
JP6226668B2 (ja) * 2012-09-25 2017-11-08 東京エレクトロン株式会社 プラズマ処理方法
US9812590B2 (en) 2012-10-25 2017-11-07 Sunpower Corporation Bifacial solar cell module with backside reflector
US9035172B2 (en) 2012-11-26 2015-05-19 Sunpower Corporation Crack resistant solar cell modules
US8796061B2 (en) 2012-12-21 2014-08-05 Sunpower Corporation Module assembly for thin solar cells
US9685571B2 (en) 2013-08-14 2017-06-20 Sunpower Corporation Solar cell module with high electric susceptibility layer
US10410878B2 (en) 2017-10-31 2019-09-10 American Air Liquide, Inc. Hydrofluorocarbons containing —NH2 functional group for 3D NAND and DRAM applications
US11427731B2 (en) * 2018-03-23 2022-08-30 Teledyne Micralyne, Inc. Adhesive silicon oxynitride film

Family Cites Families (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4758305A (en) * 1986-03-11 1988-07-19 Texas Instruments Incorporated Contact etch method
US5186718A (en) * 1989-05-19 1993-02-16 Applied Materials, Inc. Staged-vacuum wafer processing system and method
US5126289A (en) * 1990-07-20 1992-06-30 At&T Bell Laboratories Semiconductor lithography methods using an arc of organic material
US5034348A (en) * 1990-08-16 1991-07-23 International Business Machines Corp. Process for forming refractory metal silicide layers of different thicknesses in an integrated circuit
US5269879A (en) * 1991-10-16 1993-12-14 Lam Research Corporation Method of etching vias without sputtering of underlying electrically conductive layer
US5472829A (en) * 1991-12-30 1995-12-05 Sony Corporation Method of forming a resist pattern by using an anti-reflective layer
JP2694097B2 (ja) * 1992-03-03 1997-12-24 インターナショナル・ビジネス・マシーンズ・コーポレイション 反射防止コーティング組成物
US5635338A (en) * 1992-04-29 1997-06-03 Lucent Technologies Inc. Energy sensitive materials and methods for their use
US5350488A (en) * 1992-12-10 1994-09-27 Applied Materials, Inc. Process for etching high copper content aluminum films
US5310626A (en) * 1993-03-01 1994-05-10 Motorola, Inc. Method for forming a patterned layer using dielectric materials as a light-sensitive material
US5378659A (en) * 1993-07-06 1995-01-03 Motorola Inc. Method and structure for forming an integrated circuit pattern on a semiconductor substrate
JPH0786244A (ja) * 1993-09-13 1995-03-31 Sony Corp ドライエッチング方法
US5441914A (en) * 1994-05-02 1995-08-15 Motorola Inc. Method of forming conductive interconnect structure
US5514247A (en) * 1994-07-08 1996-05-07 Applied Materials, Inc. Process for plasma etching of vias
US5468656A (en) * 1994-11-29 1995-11-21 Motorola Method of making a VCSEL
TW388083B (en) * 1995-02-20 2000-04-21 Hitachi Ltd Resist pattern-forming method using anti-reflective layer, resist pattern formed, and method of etching using resist pattern and product formed
US5525542A (en) * 1995-02-24 1996-06-11 Motorola, Inc. Method for making a semiconductor device having anti-reflective coating
US5710067A (en) * 1995-06-07 1998-01-20 Advanced Micro Devices, Inc. Silicon oxime film
US5767018A (en) * 1995-11-08 1998-06-16 Advanced Micro Devices, Inc. Method of etching a polysilicon pattern
US5710073A (en) * 1996-01-16 1998-01-20 Vanguard International Semiconductor Corporation Method for forming interconnections and conductors for high density integrated circuits
US5633210A (en) * 1996-04-29 1997-05-27 Taiwan Semiconductor Manufacturing Company, Ltd. Method for forming damage free patterned layers adjoining the edges of high step height apertures

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20200041999A (ko) * 2017-09-12 2020-04-22 도쿄엘렉트론가부시키가이샤 질화물 에칭을 위한 표면 보수 방법

Also Published As

Publication number Publication date
EP1038309A1 (en) 2000-09-27
JP2001526461A (ja) 2001-12-18
TW436922B (en) 2001-05-28
WO1999030357A1 (en) 1999-06-17
US6013582A (en) 2000-01-11

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