KR20010028118A

KR20010028118A - 전송시스템의 외부클럭 오류 감지장치

Info

Publication number: KR20010028118A
Application number: KR1019990040187A
Authority: KR
Inventors: 최충현
Original assignee: 서평원; 엘지정보통신 주식회사
Priority date: 1999-09-17
Filing date: 1999-09-17
Publication date: 2001-04-06
Also published as: KR100366800B1

Abstract

본 발명은 전송시스템의 외부클럭 오류 감지장치를 제공하기 위한 것으로, 이러한 본 발명은 내부클럭을 이용하여 충분한 주기를 갖는 기준신호를 생성하는 기준신호 생성부와; 상기 기준신호 생성부에서 생성된 기준신호를 입력받아 카운터를 초기화하고 카운터값을 점검하기 위한 제어신호를 출력하는 카운터제어부와; 상기 기준신호 생성부에서 생성된 기준신호와 상기 카운터제어부의 제어신호를 입력받아 기준신호가 하이인 시간을 카운트하는 카운터와; 상기 카운터에서 출력되는 카운터값을 확인하여 외부클럭의 정상여부를 판단하는 최종판단부로 구성함으로써, 낮은 주파수의 신호로써 높은 주파수의 신호 점검이 가능하게 하여 별도의 고주파수 신호가 없어도 고주파수 외부클럭의 오류를 점검할 수 있게 되는 것이다.

Description

전송시스템의 외부클럭 오류 감지장치 {Apparatus for detecting error of external clock in transmission system}

본 발명은 전송시스템의 외부클럭 오류 감지장치에 관한 것으로, 특히 전송시스템에서 장비간 동기를 맞추기 위해 기준이 되는 외부 클럭을 이용하여 신호를 처리할 때 낮은 주파수의 신호로써 높은 주파수의 신호 점검이 가능하게 하여 별도의 고주파수 신호가 없어도 고주파수 외부클럭의 오류를 점검하기에 적당하도록 한 전송시스템의 외부클럭 오류 감지장치에 관한 것이다.

일반적으로 전송시스템은 장비간의 동기를 맞추기 위해 기준이 되는 외부 클럭을 이용하여 신호를 처리한다.

도1은 이러한 일반적인 전송시스템에서 외부클럭을 이용하여 데이터를 처리하는 보드를 보인 블록구성도이다.

그래서 데이터 신호와 외부클럭 신호와 외부클럭을 이용하여 데이터 신호를 처리하는 블록에 입력되면, 이 블록에서는 처리된 데이터 신호를 출력하고, 입력된 외부클럭 신호는 내부클럭을 이용하여 외부클럭의 정상 여부를 판별하는 블록에도 입력되어 이 블록에서 외부클럭의 정상 여부를 프로세서에 알려주는 신호를 출력하게 된다.

그리고 임의의 클럭의 정상 여부를 판별하기 위해서는 인입되는 외부클럭과 같거나 높은 주파수의 보드 내의 클럭 신호를 이용하게 된다.

도2는 종래 전송시스템의 외부클럭판단부의 블록구성도이다.

이에 도시된 바와 같이, 외부클럭과 내부클럭을 입력받아 외부클럭이 하이인 시간동안 카운트하는 카운터(11)와; 상기 카운터(11)의 출력을 입력받아 카운터값을 확인하는 카운터값 확인부(12)를 포함하여 카운터값의 정상여부를 확인하고 그 결과를 외부프로세서에 알려주는 신호를 출력하는 외부클럭 판단부(10)로 구성된다.

이와 같이 구성된 종래의 장치는 인입클럭보다 높은 주파수의 신호를 이용하여 클럭을 점검하게 된다.

즉, 카운터(11)에서 사용가능한 높은 주파수의 내부클럭을 이용하여 인입되는 외부클럭이 하이인 신호를 카운트하여 그 결과를 카운터값 확인부(12)로 보내준다. 그러면 카운터값 확인부(12)에는 카운터값의 결과가 정상적인 값이 나왔는지 여부를 판단하여 외부에 알려주게 된다.

예를 들어, 인입되는 외부클럭이 10KHz의 주파수를 가지는 신호이고, 사용할 수 있는 내부클럭이 100KHz의 주파수를 가진다고 가정한다면, 외부클럭은 내부클럭의 10배의 주기를 가지므로, 외부클럭이 하이인 시간은 내부 클럭의 5배가 되게 된다. 즉, 외부클럭이 하이인 시간을 내부클럭을 이용하여 카운트한다면 그 값은 5가 되는 것이다.

도3은 도2에 의한 클럭파형도이다.

그래서 도3의 "①" 부분에서와 같이 내부클럭을 이용하여 외부클럭을 카운트한 값이 "5"라면 외부클럭을 정상으로 인식하고, "②" 부분에서와 같이 카운트값이 "5"가 아닌 값이면 외부클럭이 정상이 아니라고 판단하여 그 결과를 외부 프로세서에 알려주게 된다.

그러나 내부에서 사용가능한 클럭이 외부에서 인입되는 클럭보다 낮은 주파수를 가진다면 도2와 같은 종래의 회로를 사용하는 것이 불가능하게 된다. 즉, 종래의 장치는 내부클럭의 주파수가 인입되는 외부클럭의 주파수보다 높을 때만 동작하게 되는 한계가 있었다.

이에 본 발명은 상기와 같은 종래의 제반 문제점을 해소하기 위해 제안된 것으로, 본 발명의 목적은 전송시스템에서 장비간 동기를 맞추기 위해 기준이 되는 외부 클럭을 이용하여 신호를 처리할 때 낮은 주파수의 신호로써 높은 주파수의 신호 점검이 가능하게 하여 별도의 고주파수 신호가 없어도 고주파수 외부클럭의 오류를 점검할 수 있는 전송시스템의 외부클럭 오류 감지장치를 제공하는 데 있다.

도1은 일반적인 전송시스템에서 외부클럭을 이용하여 데이터를 처리하는 보드를 보인 블록구성도이고,

도2는 종래 전송시스템의 외부클럭판단부의 블록구성도이며,

도3은 도2에 의한 클럭파형도이고,

도4는 본 발명에 의한 전송시스템의 외부클럭 오류 감지장치의 블록구성도이며,

도5는 도4에서 기준신호 생성부의 상세회로도이고,

도6은 도4에서 카운터제어부의 상세회로도이며,

도7은 도4에서 카운터의 상세회로도이고,

도8은 도4에서 최종판단부의 상세회로도이며,

도9는 도4에서 클럭이 정상상태일 경우의 파형도이고,

도10은 도4에서 클럭이 에러상태일 경우의 파형도이다.

* 도면의 주요 부분에 대한 부호의 설명 *

20 : 기준신호 생성부 30 : 카운터 제어부

50 : 카운터 60 : 최종판단부

상기와 같은 목적을 달성하기 위하여 본 발명에 의한 전송시스템의 외부클럭 오류 감지장치는,

내부클럭을 이용하여 충분한 주기를 갖는 기준신호를 생성하는 기준신호 생성부와; 상기 기준신호 생성부에서 생성된 기준신호를 입력받아 카운터를 초기화하고 카운터값을 점검하기 위한 제어신호를 출력하는 카운터제어부와; 상기 기준신호 생성부에서 생성된 기준신호와 상기 카운터제어부의 제어신호를 입력받아 기준신호가 하이인 시간을 카운트하는 카운터와; 상기 카운터에서 출력되는 카운터값을 확인하여 외부클럭의 정상여부를 판단하는 최종판단부로 이루어짐을 그 기술적 구성상의 특징으로 한다.

이하, 상기와 같은 본 발명 전송시스템의 외부클럭 오류 감지장치의 기술적 사상에 따른 일실시예를 설명하면 다음과 같다.

도4는 본 발명에 의한 전송시스템의 외부클럭 오류 감지장치의 블록구성도이다.

이에 도시된 바와 같이, 내부클럭을 이용하여 충분한 주기를 갖는 기준신호를 생성하는 기준신호 생성부(20)와; 상기 기준신호 생성부(20)에서 생성된 기준신호를 입력받아 카운터를 초기화하고 카운터값을 점검하기 위한 제어신호를 출력하는 카운터제어부(30)와; 상기 기준신호 생성부(20)에서 생성된 기준신호와 상기 카운터제어부(30)의 제어신호를 입력받아 기준신호가 하이인 시간을 카운트하는 카운터(50)와; 상기 카운터에서 출력되는 카운터값을 확인하여 외부클럭의 정상여부를 판단하는 최종판단부(60)로 구성된다.

상기에서 기준신호 생성부(20)는, 도5에 도시된 바와 같이, 저주파수의 내부클럭을 입력받고 하이신호를 입력받아 내부클럭의 두배 주기를 갖는 신호를 생성하는 제1 T 플립플롭(21)과; 상기 제1 T 플립플롭의 출력을 클럭단으로 입력받아 입력된 클럭의 두배 주기를 갖는 신호를 생성하는 제2 T 플립플롭(22)과; 상기 제2 T 플립플롭의 출력을 클럭단으로 입력받아 입력된 클럭의 두배 주기를 갖는 신호와 상기 두배 주기를 갖는 신호와 위상반전된 신호를 출력하는 제3 T 플립플롭(23)으로 구성된다.

상기에서 카운터제어부(30)는 , 도6에 도시된 바와 같이, 상기 기준신호 생성부(20)에서 출력된 적정한 주기를 갖는 신호를 입력받아 지연시키는 지연부(31)와; 상기 기준신호 생성부(20)의 출력신호와 상기 지연부(31)의 출력신호를 입력받아 상기 카운터(50)를 제어하는 신호를 출력하는 제어신호 출력부(41)로 구성된다.

상기에서 지연부(31)는, 기준신호 생성부(20)에서 출력된 적정한 주기를 갖는 신호를 입력받아 입력된 내부클럭의 주기만큼 지연시켜 출력하는 제1 D 플립플롭(32)과; 상기 제1 D 플립플롭(32)의 출력을 입력받아 내부클럭의 주기만큼 지연시켜 출력하는 제2 D 플립플롭(33)과; 상기 기준신호 생성부(20)에서 출력된 적정한 주기를 갖는 신호에 대해 위상반전된 신호를 입력받아 입력된 내부클럭의 주기만큼 지연시켜 출력하는 제3 D 플립플롭(34)과; 상기 제3 D 플립플롭(34)의 출력을 입력받아 내부클럭의 주기만큼 지연시켜 출력하는 제4 D 플립플롭(35)으로 구성된다.

상기에서 제어신호 출력부(41)는, 상기 기준신호 생성부(20)의 출력과 지연부(31)의 출력을 입력받아 각각 논리합연산을 수행하는 복수개의 부정논리합 소자(42 ~ 45)와; 상기 각각의 부정논리합 소자(42 ~ 45)에서 출력된 신호를 내부클럭의 주기만큼 지연시켜 각각 출력하는 복수개의 D 플립플롭(46 ~ 49)으로 구성된다.

상기에서 카운터(50)는, 도7에 도시된 바와 같이, 상기 기준신호 출력부(20)의 출력과 외부클럭을 입력받아 상기 카운터제어부(30) 내의 제어신호 출력부(41)에서 출력된 신호를 기준으로 클럭이 비정상인 경우를 카운트하는 복수개의 16진 카운터(52)(56)와; 상기 복수개의 16진 카운터(52)(56)의 출력을 각각 논리합 연산하는 복수개의 논리합 소자(53)(57)와; 상기 복수개의 논리합 소자(53)(57)의 출력을 각각 지연시키는 D 플립플롭(54)(58)으로 구성된다.

상기에서 최종판단부(60)는, 도8에 도시된 바와 같이, 상기 카운터(50) 내의 복수개의 D 플립플롭(54)(58)의 출력을 입력받아 논리합 연산하는 논리합 소자(61)와; 상기 논리합 소자(61)의 출력을 클럭단으로 입력받아 지연시켜 외부클럭의 정상여부를 판단한 신호를 출력하는 D 플립플롭(62)으로 구성된다.

이와 같이 구성된 본 발명에 의한 전송시스템의 외부클럭 오류 감지장치의 동작을 첨부한 도면에 의거 상세히 설명하면 다음과 같다.

먼저 기준신호 생성부(20)에서는 내부클럭(LOCALCLK)을 이용하여 외부클럭(EXTCLK)의 16배 주기를 갖는 신호(REF_1 및 REF_2)를 생성한다. 즉, 제1 T 플립플롭(21)은 저주파수의 내부클럭 신호인 LOCALCLK을 클럭입력단으로 입력받고, 전압이 하이인 신호를 T 입력단으로 입력받아 내부클럭인 LOCALCLK의 두배 주기를 갖는 신호를 생성하여 Q 출력단으로 출력한다.

그리고 제2 T 플립플롭(22)은 제1 T 플립플롭(21)의 Q 출력단에서 출력되는 LOCALCLK의 두배 주기를 갖는 신호를 클럭단으로 입력받고, 전압이 하이인 신호를 T 입력단으로 입력받아, 입력된 클럭의 2배 주기, 즉 LOCALCLK의 4배 주기를 갖는 신호를 Q 출력단으로 출력하게 된다.

또한 제3 T 플립플롭(23)은 제2 T 플립플롭(22)의 Q 출력단에서 출력되는 LOCALCLK의 4배 주기를 갖는 신호를 클럭단으로 입력받고, 전압이 하이인 신호를 T 입력단으로 입력받아, 입력된 클럭의 2배 주기, 즉 LOCALCLK의 8배 주기를 갖는 신호를 Q 출력단으로 출력하여 REF_1 신호를 출력하고, Q 출력단의 출력신호와 위상이 반전된 신호를 QN 출력단으로 출력하여 REF_2 신호를 출력하게 된다.

그러면 카운터 제어부(30)는 기준신호 생성부(20)에서 생성된 기준신호를 입력받아 카운터를 초기화하고 카운터값을 점검하기 위한 제어신호를 출력하게 된다.

즉, 지연부(31)는 기준신호 생성부(20)에서 출력된 적정한 주기를 갖는 신호를 입력받아 지연시키고, 제어신호 출력부(41)는 기준신호 생성부(20)의 출력신호와 지연부(31)의 출력신호를 입력받아 카운터(50)를 제어하는 신호를 출력한다.

그래서 지연부(31) 내의 제1 D 플립플롭(32)은 LOCALCLK을 클럭입력단으로 입력받고, D 입력단으로 제3 T 플립플롭(23)에서 출력되는 REF_1 신호를 입력받아 REF_1 신호를 LOCALCLK 신호의 주기만큼 지연시켜 REF_1_01 신호를 출력하게 된다. 그리고 제2 D 플립플롭(33)은 LOCALCLK 신호를 클럭입력단으로 입력받고, D 입력단으로 제1 D 플립플롭(32)에서 출력된 REF_1_01 신호를 입력받아 LOCALCLK 신호의 주기만큼 지연시켜 REF_1_02 신호를 출력하게 된다.

또한 지연부(31) 내의 제3 D 플립플롭(34)은 LOCALCLK을 클럭입력단으로 입력받고, D 입력단으로 제3 T 플립플롭(23)에서 출력되는 REF_2 신호를 입력받아 REF_2 신호를 LOCALCLK 신호의 주기만큼 지연시켜 REF_2_01 신호를 출력하게 된다. 그리고 제4 D 플립플롭(35)은 LOCALCLK 신호를 클럭입력단으로 입력받고, D 입력단으로 제3 D 플립플롭(34)에서 출력된 REF_2_01 신호를 입력받아 LOCALCLK 신호의 주기만큼 지연시켜 REF_2_02 신호를 출력하게 된다.

그리고 제어신호 출력부(41) 내의 제1 부정논리합 소자(42)는, REF_1 신호와 인버트된 REF_1_01 신호와 인버트된 REF_1_02 신호를 부정논리합 연산한다. 그리고 제2 부정논리합 소자(43)는, REF_1 신호와 REF_1_01 신호와 인버트된 REF_1_02 신호를 부정논리합 연산한다. 또한 제3 부정논리합 소자(44)는, REF_2 신호와 인버트된 REF_2_01 신호와 인버트된 REF_2_02 신호를 부정논리합 연산한다. 더불어 제4 부정논리합 소자(45)는, REF_2 신호와 REF_2_01 신호와 인버트된 REF_2_02 신호를 부정논리합 연산한다.

또한 제어신호 출력부(41) 내의 제1 D 플립플롭(46)은 LOCALCLK을 클럭입력단으로 입력받고 제1 부정논리합 소자(42)의 출력을 D 입력단으로 입력받아 LOCALCLK의 주기만큼 입력된 신호를 지연시켜 Q 단자를 통해 CHK_1 신호를 출력하게 된다. 이 CHK_1 신호는 REF_1 신호가 하이인 동안에 외부클럭이 정상인지 점검하기 위한 클럭신호가 된다.

그리고 제2 D 플립플롭(47)은 LOCALCLK을 클럭입력단으로 입력받고 제2 부정논리합 소자(43)의 출력을 D 입력단으로 입력받아 LOCALCLK의 주기만큼 입력된 신호를 지연시켜 Q 단자를 통해 CLR_1 신호를 출력하게 된다. 이 CLR_1 신호는 CHK_1 신호에 의해 정상 여부를 확인한 후 카운터(50)를 리셋하기 위한 클리어 신호가 된다.

나아가 제3 D 플립플롭(48)은 LOCALCLK을 클럭입력단으로 입력받고 제3 부정논리합 소자(44)의 출력을 D 입력단으로 입력받아 LOCALCLK의 주기만큼 입력된 신호를 지연시켜 Q 단자를 통해 CHK_2 신호를 출력하게 된다. 이 CHK_2 신호는 REF_2 신호가 하이인 동안에 외부클럭이 정상인지 점검하기 위한 클럭신호가 된다.

더불어 제4 D 플립플롭(49)은 LOCALCLK을 클럭입력단으로 입력받고 제4 부정논리합 소자(45)의 출력을 D 입력단으로 입력받아 LOCALCLK의 주기만큼 입력된 신호를 지연시켜 Q 단자를 통해 CLR_2 신호를 출력하게 된다. 이 CLR_2 신호는 CHK_2 신호에 의해 정상 여부를 확인한 후 카운터(50)를 리셋하기 위한 클리어 신호가 된다.

이렇게 제어신호가 출력되면, 카운터부(50)는 기준신호 생성부(20)에서 생성된 기준신호와 카운터제어부(30)의 제어신호를 입력받아 기준신호가 하이인 시간을 카운트하게 된다.

즉, 제1 16진 카운터(52)에서는 CLR_1 신호를 CD 입력단으로 입력받고, REF_1 신호를 CI와 SP 입력단으로 입력받으며, 외부클럭(EXTCLK)을 클럭입력단으로 입력받아 CI와 SP가 하이인 동안의 LSB인 C0과 MSB인 Q0~Q3을 카운트하게 된다. 그리고 제2 16진 카운터(56)에서는 CLR_2 신호를 CD 입력단으로 입력받고, REF_2 신호를 CI와 SP 입력단으로 입력받으며, 외부클럭(EXTCLK)을 클럭입력단으로 입력받아 CI와 SP가 하이인 동안의 LSB인 C0과 MSB인 Q0~Q3을 카운트하게 된다.

그리고 제1 논리합 소자(53)는 제1 16진 카운터(52)의 출력단에서 C0, Q0, Q1, Q2, 인버트된 Q3 신호를 논리합 연산하고, 제2 논리합 소자(57)는 제1 16진 카운터(56)의 출력단에서 C0, Q0, Q1, Q2, 인버트된 Q3 신호를 논리합 연산한다.

그러면 카운터(50) 내의 제1 D 플립플롭(54)은 CHK_1을 클럭단으로 입력받고 제1 논리합 소자(53)의 출력을 D 입력단으로 입력받아 CHK_1의 주기만큼 지연시킨 신호를 Q 단자를 통해 CKF_1로 출력하게 된다. 이 CKF_1 신호는 CHK_1에 의해 감지된 클럭 에러 여부를 나타내는 신호로서, 하이이면 외부 클럭에 오류가 있음을 의미한다. 그리고 카운터(50) 내의 제2 D 플립플롭(58)은 CHK_2를 클럭단으로 입력받고 제2 논리합 소자(57)의 출력을 D 입력단으로 입력받아 CHK_2의 주기만큼 지연시킨 신호를 Q 단자를 통해 CKF_2로 출력하게 된다. 이 CKF_2 신호는 CHK_2에 의해 감지된 클럭 에러 여부를 나타내는 신호로서, 하이이면 외부 클럭에 오류가 있음을 의미한다.

한편 최종판단부(60)는 카운터(50)에서 출력되는 카운터값을 확인하여 외부클럭의 정상여부를 판단하게 된다.

즉, 최종판단부(60) 내의 논리합 소자(61)는 CKF_1과 CKF_2 신호를 입력받아 논리합 연산하여 CKF 신호를 출력하게 된다. 이 CKF 신호는 외부클럭의 오류여부를 나타내는 최종신호로서, 하이이면 FAIL 상태이다.

그리고 최종판단부(60) 내의 D 플립플롭(62)은 CLR_F 신호를 CD 입력단으로 입력받고 논리합 소자(61)의 CKF 신호를 클럭입력단으로 입력받고 전압이 하이인 신호를 D 입력단으로 입력받아 CKF_F 신호를 출력하게 된다. 여기서 CLR_F 신호는 CKF_F 신호를 리셋하기 위한 클리어 신호이고, CKF_F 신호는 CKF 신호의 플래그 신호이다.

도9는 도4에서 클럭이 정상상태일 경우의 파형도이고, 도10은 도4에서 클럭이 에러상태일 경우의 파형도이다.

그래서 최종 출력되는 CKF 및 CKF_F 신호에 의해 클럭의 오류 여부를 판단할 수 있게 된다.

이처럼 본 발명은 낮은 주파수의 신호로써 높은 주파수의 신호 점검이 가능하게 하여 별도의 고주파수 신호가 없어도 고주파수 외부클럭의 오류를 점검하게 되는 것이다.

이상에서 본 발명의 바람직한 실시예를 설명하였으나, 본 발명은 다양한 변화와 변경 및 균등물을 사용할 수 있다. 본 발명은 상기 실시예를 적절히 변형하여 동일하게 응용할 수 있음이 명확하다. 따라서 상기 기재 내용은 하기 특허청구범위의 한계에 의해 정해지는 본 발명의 범위를 한정하는 것이 아니다.

이상에서 살펴본 바와 같이, 본 발명에 의한 전송시스템의 외부클럭 오류 감지장치는 낮은 주파수의 신호로써 높은 주파수의 신호 점검을 가능하게 함으로써 외부 클럭 점검을 위해 별도의 높은 주파수의 신호가 불필요한 효과가 있게 된다.

Claims

전송시스템의 외부클럭 오류 감지장치에 있어서,

내부클럭을 이용하여 충분한 주기를 갖는 기준신호를 생성하는 기준신호 생성부(20)와;

상기 기준신호 생성부(20)에서 생성된 기준신호를 입력받아 카운터를 초기화하고 카운터값을 점검하기 위한 제어신호를 출력하는 카운터제어부(30)와;

상기 기준신호 생성부(20)에서 생성된 기준신호와 상기 카운터제어부(30)의 제어신호를 입력받아 기준신호가 하이인 시간을 카운트하는 카운터(50)와;

상기 카운터에서 출력되는 카운터값을 확인하여 외부클럭의 정상여부를 판단하는 최종판단부(60)로 구성된 것을 특징으로 하는 전송시스템의 외부클럭 오류 감지장치.
제 1항에 있어서, 상기 기준신호 생성부(20)는,

저주파수의 내부클럭을 입력받고 하이신호를 입력받아 내부클럭의 두배 주기를 갖는 신호를 생성하는 제1 T 플립플롭(21)과;

상기 제1 T 플립플롭의 출력을 클럭단으로 입력받아 입력된 클럭의 두배 주기를 갖는 신호를 생성하는 제2 T 플립플롭(22)과;

상기 제2 T 플립플롭의 출력을 클럭단으로 입력받아 입력된 클럭의 두배 주기를 갖는 신호와 상기 두배 주기를 갖는 신호와 위상반전된 신호를 출력하는 제3 T 플립플롭(23)으로 구성된 것을 특징으로 하는 전송시스템의 외부클럭 오류 감지장치.
제 1항에 있어서, 상기 카운터제어부(30)는,

상기 기준신호 생성부(20)에서 출력된 적정한 주기를 갖는 신호를 입력받아 지연시키는 지연부(31)와;

상기 기준신호 생성부(20)의 출력신호와 상기 지연부(31)의 출력신호를 입력받아 상기 카운터(50)를 제어하는 신호를 출력하는 제어신호 출력부(41)로 구성된 것을 특징으로 하는 전송시스템의 외부클럭 오류 감지장치.
제 3항에 있어서, 상기 지연부(31)는,

기준신호 생성부(20)에서 출력된 적정한 주기를 갖는 신호를 입력받아 입력된 내부클럭의 주기만큼 지연시켜 출력하는 제1 D 플립플롭(32)과;

상기 제1 D 플립플롭(32)의 출력을 입력받아 내부클럭의 주기만큼 지연시켜 출력하는 제2 D 플립플롭(33)과;

상기 기준신호 생성부(20)에서 출력된 적정한 주기를 갖는 신호에 대해 위상반전된 신호를 입력받아 입력된 내부클럭의 주기만큼 지연시켜 출력하는 제3 D 플립플롭(34)과;

상기 제3 D 플립플롭(34)의 출력을 입력받아 내부클럭의 주기만큼 지연시켜 출력하는 제4 D 플립플롭(35)으로 구성된 것을 특징으로 하는 전송시스템의 외부클럭 오류 감지장치.
제 3항에 있어서, 상기 제어신호 출력부(41)는,

상기 기준신호 생성부(20)의 출력과 지연부(31)의 출력을 입력받아 각각 논리합연산을 수행하는 복수개의 부정논리합 소자(42 ~ 45)와;

상기 각각의 부정논리합 소자(42 ~ 45)에서 출력된 신호를 내부클럭의 주기만큼 지연시켜 각각 출력하는 복수개의 D 플립플롭(46 ~ 49)으로 구성된 것을 특징으로 하는 전송시스템의 외부클럭 오류 감지장치.
제 1항에 있어서, 상기 카운터(50)는,

상기 기준신호 출력부(20)의 출력과 외부클럭을 입력받아 상기 카운터제어부(30) 내의 제어신호 출력부(41)에서 출력된 신호를 기준으로 클럭이 비정상인 경우를 카운트하는 복수개의 16진 카운터(52)(56)와;

상기 복수개의 16진 카운터(52)(56)의 출력을 각각 논리합 연산하는 복수개의 논리합 소자(53)(57)와;

상기 복수개의 논리합 소자(53)(57)의 출력을 각각 지연시키는 D 플립플롭(54)(58)으로 구성된 것을 특징으로 하는 전송시스템의 외부클럭 오류 감지장치.
제 1항에 있어서, 상기 최종판단부(60)는,

상기 카운터(50) 내의 복수개의 D 플립플롭(54)(58)의 출력을 입력받아 논리합 연산하는 논리합 소자(61)와;

상기 논리합 소자(61)의 출력을 클럭단으로 입력받아 지연시켜 외부클럭의 정상여부를 판단한 신호를 출력하는 D 플립플롭(62)으로 구성된 것을 특징으로 하는 전송시스템의 외부클럭 오류 감지장치.