KR19980074436A - 클럭 신호 발생 장치 테스트 회로 - Google Patents
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Abstract
본 발명은 클럭 신호 발생 장치에서 출력되는 클럭 신호를 입력으로 받아 소정시간 동안 입력된 상기 클럭 신호의 펄스 수를 계수하는 제 1 계수기와; 상기 제 1 계수기의 시간을 한정하기 위한 데이타가 저장되는 제 1 저장 수단과; 상기 클럭 신호의 비교 대상인 테스트 클럭 신호를 입력으로 받아 소정 시간 동안 입력된 상기 테스트 클럭 신호의 펄스 수를 계수하는 제 2 계수기와; 상기 제 2 계수기의 계수 시간을 한정하기 위한 데이타가 저장되는 제 2 저장 수단과; 상기 제 1 계수기에서 출력되는 계수값과 상기 제 2 계수기에서 출력되는 계수값을 입력으로 받아, 두 계수값의 차(差)를 출력하는 감산기와; 상기 감산기에서 출력되는 값을 입력으로 받아, 입력된 값의 절대값을 출력하는 변환기와; 상기 제 1 계수기의 계수값과 상기 제 2 계수기의 계수값 사이의 허용 오차값이 저장되는 제 3 저장 수단과; 상기 변환기에서 출력되는 결과값과 상기 제 3 저장 수단에 저장된 상기 허용 오차값의 대소를 비교한 다음 그 결과를 출력하는 비교기를 포함하여 이루어져서, 클럭 신호 발생 테스트 회로를 클럭 신호 발생 장치와 함께 칩에 내장하여 별도의 아날로그 테스트 장비없이 칩 내부에서 클럭 신호 발생 장치의 동작 특성을 테스트하도록 하는 효과를 제공한다.
Description
본 발명은 클럭 신호 발생 장치 테스트 회로에 관한 것으로, 특히 클럭 신호 발생 장치 테스트 회로를 칩에 내장하여 클럭 신호 발생 장치를 테스트하도록 하는 클럭 신호 발생 장치 테스트 회로에 관한 것이다.
일반적으로 소정의 기능을 수행하도록 설계된 집적 회로는 클럭 신호 발생 장치가 구비되어 있어 기준 클럭 신호가 입력되면 이를 기준으로 하여 집적 회로의 동작에 필요한 여러 가지 주파수의 클럭 신호를 발생시킨다.
도 1은 종래의 칩에 형성된 클럭 신호 발생 장치 및 데이타 입출력 회로를 나타낸 블록도이다.
도 1에 나타낸 바와 같이 칩(100)에는 클럭 신호 발생 장치(110)가 형성되어 있어 외부로부터 입력된 기준 클럭 신호(CLKREF)를 기준으로 하여 칩에 형성된 다른 회로의 동작에 필요한 소정의 주파수의 클럭 신호(CLK1~CLK3)를 다수개 생성하여 출력한다.
이와 같이 출력된 다수개의 클럭 신호(CLK1~CLK3)는 칩(100)에 형성되어 있는 기타의 신호 처리 회로(120)에 입력된다.
신호 처리 회로(120)에는 입력 신호(IN1~IN3)와 출력 신호(OUT1~OUT3)가 발생하는데 이와 같은 신호의 입출력 동작이 상술한 클럭 신호(CLK1~CLK3)에 동기되어 이루어진다.
이와 같은 종래의 클럭 신호 발생 장치(110)에서 생성되어 출력되는 다수개의 클럭 신호(CLK1~CLK3)는 별도의 출력 주파수 테스트 과정을 거치게 된다.
그러나 상술한 종래의 클럭 신호 발생 장치에서 출력되는 클럭 신호의 출력 주파스 테스트 과정에서는 칩에 형성된 다른 회로의 동작 특성으로 인하여 칩 전체의 클럭 신호와 동일한 주파수의 테스트 클럭을 사용한 직접 비교가 불가능하므로, 이를 위하여 아날로그 테스트 장비와 같은 별도의 테스트 장비가 필요하다.
따라서 본 발명은 클럭 신호 발생 테스트 회로를 클럭 신호 발생 장치와 함께 칩에 내장하여 별도의 아날로그 테스트 장비없이 칩 내부에서 클럭 신호 발생 장치의 동작 과정을 테스트하도록 하는데 그 목적이 있다.
도 1 은 종래의 칩에 형성된 클럭 신호 발생 장치 및 데이타 입출력 회로를 나타낸 블록도.
도 2 는 본 발명의 클럭 신호 발생 장치 테스트 회로를 나타낸 블록도.
*도면의 주요 부분에 대한 부호의 설명*
CLKREF : 기준 클럭 신호 100 : 칩
110 : 클럭 신호 발생 장치120 : 신호 처리 회로
11a~14Ta : 프로그래머블 카운터 레지스터
11b~14Tb : 프로그래머블 카운터21~24T : 동기 회로
SUB1~SUB3 : 감산기31~33 : 컨버터
41~43 : 허용오차 입력 레지스터COM1~COM3 : 비교기
ACT : 테스트 액티브 신호CLKT : 테스트 클럭 신호
이와 같은 목적의 본 발명은 클럭 신호 발생 장치에서 출력되는 클럭 신호를 입력으로 받아 소정시간 동안 입력된 상기 클럭 신호의 펄스 수를 계수하는 제 1 계수기와; 상기 제 1 계수기의 계수시간을 한정하기 위한 데이타가 저장되는 제 1 저장 수단과; 상기 클럭 신호의 비교 대상인 테스트 클럭 신호를 입력으로 받아 소정 시간 동안 입력된 상기 테스트 클럭 신호의 펄스 수를 계수하는 제 2 계수기와; 상기 제 2 계수기의 계수 시간을 한정하기 위한 데이타가 저장되는 제 2 저장 수단과; 상기 제 1 계수기에서 출력되는 계수값과 상기 제 2 계수기에서 출력되는 계수값을 입력으로 받아, 두 계수값의 차(差)를 출력하는 감산기와; 상기 감산기에서 출력되는 값을 입력으로 받아, 입력된 값의 절대값을 출력하는 변환기와; 상기 제 1 계수기의 계수값과 상기 제 2 계수기의 계수값 사이의 허용 오차값이 저장되는 제 3 저장 수단과; 상기 변환기에서 출력되는 결과값과 상기 제 3 저장 수단에 저장된 상기 허용 오차값의 대소를 비교한 다음 그 결과를 출력하는 비교기를 포함하여 이루어진다.
이와 같이 이루어진 본 발명의 일실시예를 도 2를 참조하여 설명하면 다음과 같다.
도 2 는 본 발명의 클럭 신호 발생 장치 테스트 회로를 나타낸 블록도이다.
도 2에 나타낸 바와 같이 네개의 프로그래머블(programmable) 카운터(11b~13Tb) 가운데 세개의 프로그래머블 카운터(11b~13b)에는 클럭 신호 발생 장치에서 출력되는 클럭 신호(CLK1~CLK3)가 각각 입력되며, 이 클럭 신호(CLK1~CLK3)는 클럭 신호 발생 장치 테스트 회로가 내장되는 전체 시스템의 동작에 관여하는 클럭 신호이다.
또 다른 프로그래머블 카운터(14T)에는 클럭 신호(CLK1~CLK3)의 비교 대상인 테스트 클럭 신호(CLKT)가 입력된다.
이와 같은 각각의 프로그래머블 카운터(11b~14Tb)에는 계수 동작 시간의 범위에 대한 프로그래밍 데이타가 입력되는데, 이 프로그래밍 데이타는 프로그래머블 카운터 레지스터(11a~14Ta)에서 출력된다.
또 각각의 프로그래머블 카운터(11b~13b)에는 클럭 신호 발생 장치 테스트 회로의 테스트 동작이 시작되도록 하는 액티브 신호(ACT)가 입력된다.
동기 회로(21~24T)에는 프로그래머블 카운터(11b~13b)에서 출력되는 각각의 계수값과 테스트 클럭 신호(CLKT)가 입력된다.
각각의 감산기(SUB1~SUB3)에 구비된 두개의 입력단(A)(B) 가운데 하나의 입력단(A)에는 동기 회로(21~23)에서 출력되는 신호가 입력되며, 또 다른 입력단(B)에는 동기 회로(24T)에서 출력되는 신호가 입력된다.
컨버터(31~33)는 감산기(SUB1~SUB3)에서 출력되는 감산 결과값을 입력으로 받아 절대값으로 변환하여 출력한다.
즉, 입력된 감산 결과값이 음(-)인 값인 경우에는 양(positive)의 값으로 변환하고 입력된 감산 결과값이 양의 값인 경우에는 입력된 양의 결과값을 그대로 출력하는 것이다.
각각의 비교기(COM1~COM3)에 구비된 두개의 입력단(A')(B') 가운데 하나의 입력단(A')에는 허용 오차 입력 레지스터(41~43)에서 출력되는 각각의 허용 오차값이 입력되고, 또 다른 입력단(B')에는 컨버터(31~33)에서 출력되는 신호가 입력된다.
이와 같이 구성된 본 발명의 동작을 설명하면 다음과 같다.
시스템이 동작하기 전에 기준 클럭 신호가 입력된 클럭 신호 발생 장치에서 시스템의 동작에 필요한 소정의 주파수의 클럭 신호가 다수개 생성되어 카운터 레지스터(11b~13b)에 입력되고, 또 다른 카운터 레지스터(14Tb)에는 테스트 클럭 신호(CLKT)가 입력된 상태에서 클럭 신호 발생 장치의 동작이 안정화될 때까지 시스템의 다른 기능을 테스트하거나 또는 대기 상태를 유지한다.
또 시스템의 초기화 상태에서 프로그래머블 카운터 레지스터(11a~13a)에는 프로그래머블 카운터(11b~14Tb)의 계수 동작 실시 시간의 범위를 한정하는 프로그래밍 데이타가 저장된다.
또 허용 오차 입력 레지스터(41~43)에는 각각의 클럭 신호(CLK1~CLK3)와 테스트 클럭 신호(CLKT) 사이에 허용되는 오차의 범위에 대한 프로그래밍 데이타가 저장된다.
이와 같은 상태에서 시스템이 활성화되어 액티브 신호(ACT)가 발생하면 각각의 프로그래머블 카운터(11b~14b)에서는 입력되는 클럭 신호(CLK1~CLK3)의 펄스 수를 계수하는데, 이때 계수 동작이 실시되는 시간의 범위는 프로그래머블 카운터 레지스터(11a~14Ta)로부터 출력되는 프로그래밍 데이타가 설정되는 값에 의하여 결정된다.
다음으로 프로그래머블 카운터(11b~14b)에서 소정의 계수값이 출력되어 동기 회로(21~24T)에 입력되면 각각의 동기 회로(21~24T)에서는 테스트 클럭 신호(CLKT)에 동기되어 입력된 계수값이 일시에 출력되어 감산기(SUB1~SUB3)의 각각의 입력단(A)에 입력된다.
이와 같은 감산기(SUB1~SUB3)에서는 각각의 입력단(A)에 입력된 계수값과 또 다른 입력단(B)에 입력되는 테스트 클럭 신호(CLKT)의 계수값의 감산이 이루어져서 그 감산 결과값이 컨버터(31~33)로 출력된다.
컨버터(31~33)에서는 입력된 감산 결과값이 음의 값일 때에는 양의 값으로 변환하고 양의 값일 때에는 그대로 출력되어 비교기(COM1~COM3)의 입력단(B')에 각각 입력된다.
이와 같이 비교기(COM1~COM3)의 입력단(B')에 입력된 값은 비교기(COM1~COM3)의 또 다른 입력단(A')에 입력되는 허용 오차 입력 레지스터(41~43)의 값과 비교된다.
즉, 허용 오차 입력 레지스터(41~43)에 입력된 각각의 값이 컨버터(31~33)에서 출력되는 각각의 값보다 크거나 같은 경우에는 비교기(COM1~COM3)에서 이진 논리값 1의 출력 신호(TEST1)(TEST2)(TEST3)가 발생한다.
만약 허용 오차 입력 레지스터(41~43)에 입력된 각각의 값이 컨버터(31~33)에서 출력되는 각각의 값보다 작은 경우에는 비교기(COM1~COM3)에서 이진 논리값 0의 출력 신호(TEST1)(TEST2)(TEST3)가 발생한다.
결과적으로, 컨버터(31~33)에서 출력되는 계수값이 허용 오차 입력 레지스터(41~44)에 입력된 허용 오차의 값보다 작으면 이진 논리값 1의 신호를 출력하고, 계수값이 허용 오차의 값보다 크면 이진 논리값 0의 신호를 출력하여 이진 논리값 1이 출력되는 경우에는 클럭 신호 발생 장치가 정상적으로 동작하는 것을 알 수 있고, 이진 논리값 0이 적어도 하나 출력되는 경우에는 클럭 신호 발생 장치의 동작에 오류가 발생한 것을 알 수 있는 것이다.
따라서 본 발명은 클럭 신호 발생 장치 테스트 회로를 클럭 신호 발생 장치와 함께 칩에 내장하여 별도의 아날로그 테스트 장비없이 칩 내부에서 클럭 신호 발생 장치의 동작 특성을 테스트하도록 하는 효과가 있다.
Claims (3)
- 소정 주파수의 클럭 신호를 발생시켜 클럭 신호 발생 장치의 에러 발생 여부를 검출하기 위한 클럭 신호 발생 장치 테스트 회로에 있어서,상기 클럭 신호 발생 장치에서 출력되는 클럭 신호를 입력으로 받아 소정시간 동안 입력된 상기 클럭 신호의 펄스 수를 계수하는 제 1 계수기와;상기 제 1 계수기의 시간을 한정하기 위한 데이타가 저장되는 제 1 저장 수단과;상기 클럭 신호의 비교 대상인 테스트 클럭 신호를 입력으로 받아 소정 시간 동안 입력된 상기 테스트 클럭 신호의 펄스 수를 계수하는 제 2 계수기와;상기 제 2 계수기의 계수 시간을 한정하기 위한 데이타가 저장되는 제 2 저장 수단과;상기 제 1 계수기에서 출력되는 계수값과 상기 제 2 계수기에서 출력되는 계수값을 입력으로 받아, 두 계수값의 차(差)를 출력하는 감산기와;상기 감산기에서 출력되는 값을 입력으로 받아, 입력된 값의 절대값을 출력하는 변환기와;상기 제 1 계수기의 계수값과 상기 제 2 계수기의 계수값 사이의 허용 오차값이 저장되는 제 3 저장 수단과;상기 변환기에서 출력되는 결과값과 상기 제 3 저장 수단에 저장된 상기 허용 오차값의 대소를 비교한 다음 그 결과를 출력하는 비교기를 포함하는 것이 특징인 클럭 신호 발생 장치 테스트 회로.
- 청구항 1에 있어서,상기 제 1 저장 수단 내지 제 3 저장 수단은 임의의 프로그래밍이 가능한 프로그래머블 카운터 레지스터인 것이 특징인 클럭 신호 발생 장치 테스트 회로.
- 청구항 1 또는 청구항 2에 있어서,상기 제 1 계수기와 상기 제 2 계수기는 각각 상기 제 1 저장 수단과 상기 제 2 저장 수단에 저장된 프로그래밍 데이타에 의하여 동작하는 프로그래머블 카운터인 것이 특징인 클럭 신호 발생 장치 테스트 회로.
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| KR1019970010259A KR19980074436A (ko) | 1997-03-25 | 1997-03-25 | 클럭 신호 발생 장치 테스트 회로 |
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| KR1019970010259A KR19980074436A (ko) | 1997-03-25 | 1997-03-25 | 클럭 신호 발생 장치 테스트 회로 |
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| KR (1) | KR19980074436A (ko) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20030022492A (ko) * | 2001-09-10 | 2003-03-17 | 주식회사 텔루션 | 지피에스 클럭 상태 관리 장치 및 그 방법 |
-
1997
- 1997-03-25 KR KR1019970010259A patent/KR19980074436A/ko not_active Application Discontinuation
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| KR20030022492A (ko) * | 2001-09-10 | 2003-03-17 | 주식회사 텔루션 | 지피에스 클럭 상태 관리 장치 및 그 방법 |
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