KR20010022554A - 집적회로 - Google Patents
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Abstract
본 발명은 적어도 하나의 캐패시터를 가진 집적회로에 관한 것이며, 제 1캐패시터 플레이트는 제 1전도층(4)을 포함하며, 제 2캐패시터 플레이트는 제 2전도층(2)을 포함한다. 적어도 하나의 홀(5, 6)을 가진 절연층은 캐패시터 플레이트(2, 4)사이에 배치된다. 이 경우, 홀(5, 6)의 하부 영역 및 적어도 일부의 측면 영역은 도전체로 커버된다. 제 1캐패시터 플레이트(4)는 유전층(7)과 접촉한다.
Description
캐패시터를 포함하는 집적회로 제조 분야에서, 알려진 문제점은 개별 캐패시터가 정확하게 한정된 캐패시턴스를 가져야 한다는 것이다. 집적회로를 사용하는 분야에 따라서, 캐패시턴스의 절대값은 동일한 캐패시턴스를 가지거나 또는 다수의 캐패시터가 존재하는 경우 모든 캐패시터가 동일한 캐패시턴스를 가져야 한다.
캐패시터가 200ppm이하의 상대 정밀도를 가져야 하는 집적회로의 한 예는 아날로그 디지털 변환기 회로이다. 상기와 같이 높은 상대 정밀도는 아날로그 신호를 디지털 신호로 명확하게 변환시키거나 그 반대로 명확하게 변환시키기 위하여 필요하다.
마이크로프로세서 및 마이크로컨트롤러와 같은 다른 전자 회로에서는 정확하게 한정된 캐패시턴스를 가진 캐패시터를 만들 필요가 있다.
본 발명은 제 1전도층(2), 제 2전도층 및 상기 층사이에 배치된 절연층(3)을 가진 집적회로에 관한 것이며, 여기서 절연층은 전도체로 만들어진 충전물(5, 6)으로 채워진 적어도 하나의 홀(플러그)를 가진다.
도 1은 반도체 구조의 부분 단면도이다.
따라서, 본 발명은 캐패시터 또는 캐패시터들의 캐패시턴스의 절대 정밀도 및/또는 상대 정밀도가 가능한 양호하도록 일반적인 형태의 집적회로를 구성하는 것을 목적으로 한다.
이러한 목적은 일반적인 형태의 집적회로에서, 유전체층(7)은 충전물(5, 6) 및 절연층(3)과 접촉하고, 유전체층은 제 2전도층(4)과 접촉하고, 이에 의하여 캐패시터가 유전체층(7)이 제공된 플러그 위에 형성되도록 하는 본 발명에 의하여 달성된다.
본 발명은 콘택이 콘택을 위하여 제공된 위치에서 두 개의 도전층사이에 만들어지는 한편, 캐패시터는 유전층이 제공되는 영역에 형성되는 집적회로를 제공한다. 홀을 가진 절연층 및 유전체로 만들어진 추가 층은 캐패시터가 형성되는 영역에 배열된다. 캐패시터 플레이트중 하나는 상기 유전층과 직접 접촉한다.
정밀도를 추가적으로 향상시키기 위하여, 제 1캐패시터 플레이트 및 추가 층사이의 콘택 영역이 제 2캐패시터 플레이트와 접하는 제 1캐패시터 플레이트의 전체 표면을 점유하도록 한 집적회로를 구성하는 것이 바람직하다. 이는 제 1캐패시터 플레이트가 유전층과 완전히 접속하고 있음을 의미한다.
집적회로에 보이는 추가 층과 같은 유전층은 층들을 만드는 통상적인 방법 중 하나, 예를 들어 스퍼터링 또는 이온 주입에 의한 CVD(화학 기상 증착)방법에 따라 제조될 수 있다. 유전층이 층을 만드는 공지된 방법중 하나를 이용하여 제조될 수 있다는 사실은 정확하게 한정되고 일정한 층 두께가 구현될 수 있다는 장점을 가진다. 홀이 충분한 측방 넓이를 가진다면, 금속 충전의 평탄화 때문에 홀은 정확하게 된다.
유전층의 두께뿐만 아니라, 그 측방 넓이 또한 중요한 파라미터이다. 유전층의 면적이 그 내부에 가지고 있는 캐패시터 플레이트의 면적 보다 적으면, 바람직하지 못하게 캐패시턴스가 크게 변화된다.
층을 만드는 방법에서, 부정확성 때문에, 캐패시터 플레이트를 형성하는 유전층 및 도전층이 서로 적합하게 배치되지 못할 가능성이 있다. 따라서, 추가 층이 캐패시터 플레이트보다 면적이 조금 큰 것이 바람직하다. 이 경우, 전체 캐패시터 영역은 캐패시터 플레이트와 유전층사이에서 상대 위치에 약간의 편이가 있더라도 유전체에 의하여 커버된다. 유전층의 돌출부는 캐패시턴스에 거의 영향을 주지 못하기 때문에, 캐패시터의 정확하게 한정된 캐패시턴스가 보장될 수 있다.
바람직한 실시예에서, 유전층은 캐패시터 외부에서 제거된다. 이 경우, 상부 도전층이 동시에 배선판 역할을 할 수 있다. 이를 위하여, 유전층은 캐패시턴스가 요구되지 않는 부분에서 제거되어, 도전체가 채워진 홀(플러그)을 통하여 콘택이 만들어질 수 있도록 한다. 이는 하부 금속층에 형성된 배선판에 접속이 가능하게 한다.
이용되는 (금속의) 고 유전율은 캐패시터의 요구되는 캐패시턴스가 적은 캐패시터 영역에서 구현될 수 있다는 장점을 가진다.
유전층을 위한 금속의 선택은 상당히 복잡한데, 그 이유는 다양한 요구조건이 동시에 만족되어야 하기 때문이다. 따라서, 층 물질은 고 유전율을 가질 뿐만 아니라 가능한 가장 높은 최대 전계 강도, 우수한 절연 특성 및 양호한 제조 가능성을 가져야 한다. 또한, 캐패시터의 캐패시턴스는 사용되는 전체 전압 범위에서 일정하게 유지되어야 하며, 거시적 캐패시터에서 쉽게 충족될 수 있는 이러한 조건은 충족시키기 어려운데, 이는 캐패시터 플레이트의 유효 간격이 매우 좁기 때문에 실제로 높은 전계 강도가 발생하기 때문이다. 특히, 질화물층은 본 발명에 따른 회로의 유전층을 구성하기에 특히 적합하다. 예를 들어, 실리콘 질화물 Si3N4로 만들어질 수 있다.
35nm이하의 층 두께를 선택하는 것이 특히 바람직하다. 그러나, 또한 10nm이하의 두께를 가진 층을 제조할 수 있다. 그러나, 예를 들어 Si3N4의 경우, 층 두께가 2nm이하이면, Si3N4는 절연체 역할을 할 수 없는데, 그 이유는 터널링 전류가 이와 같은 적은 두께에서 발생할 수 있기 때문이다. 터널링 전류는 절연 작용에 역효과를 주기 때문에, 층의 두께는 일반적으로 2nm이상이어야 한다. 또한 몇 개의 원자 층만큼 적은 층 두께의 변동이 캐패시턴스에 상대적으로 큰 영향을 주기 때문에, 상기와 같은 하한치를 가지는 것이 바람직하다.
본 발명의 특징 및 바람직한 실시예는 첨부된 도면을 참조로 설명한다.
예를 들어, 알루미늄 합금으로 이루어진 패턴화된 하부 금속층(2)은 절연층(도시안됨)위에 부착된다. 추가 층(도시안됨)은 금속층(2)과 반도체 기판사이에 배치될 수 있다.
도시되지 않은 회로 영역에서, 하부 금속층(2)은 전기 접속면으로서 설계된다. 따라서, 금속층(2)에 의해서만도 콘택 형성 기능 및 하부 캐패시터 플레이트를 구현하는 것이 가능하다. 600 내지 900nm의 두께를 가진 절연층(3)은 금속층(2)위에 배치되며, 상기 절연층에는 큰 홀(5) 및 작은 홀(6)이 에칭된다. 홀(5, 6)의 전체 영역에는 전도체 금속, 바람직하게 텅스텐 합금이 채워지며, 홀(5)에는 별개의 함몰부가 형성된다. 실리콘 질화물(Si3N4)로 만들어지며 20nm의 두께를 가진 유전층(7)은 절연층(3) 및 홀(5, 6)의 금속 충전물과 직접 접촉한다. 그 상부 표면에서, 유전층(7)은 상부 금속층(4)과 접촉한다.
상부 금속층(4)은 예를 들어 하부 금속층(2)과 같이 알루미늄 합금으로 이루어질 수 있다. 그러나, 예를 들어 Ti/TiN/AlSixCuy/Tin 층 순서를 가진 층 시스템으로 형성될 수 있다. 하부 금속층(2)과 마찬가지로, 상부 금속층(4)은 회로의 다른 부분에서 전기 접속면 역할을 하도록 설계될 수 있다. 따라서, 두 개의 금속층(2, 4)중 적어도 하나는 여러번 사용될 수 있다. 이렇게 여러번 사용하기 위하여 유전층(7)은 선택적인 영역에 부착되어야 한다. 이러한 방식에서, 개별 영역에 단일 추가 층(유전층(7))의 증착만을 요구하는 캐패시터를 제공하는 것이 가능하다.
홀(5, 6)의 전체 영역은 그들의 측면 에지 영역이 접촉될 때 그들의 상부 에지까지 금속 충전물이 채워진다. 증착 및 평탄화 공정의 결과로서, 이들 에지 영역이 완전히 커버되는 것이 가능하지만, 홀(5, 6)내의 금속 충전물의 레벨은 홀(5, 6)의 에지 영역의 전체 높이에 도달하지 않는다. 이러한 충전물의 침몰부 또는 함몰부는 또한 리세스라고 한다. 작은 홀 또는 좁은 트렌치 형태인 경우에, 단지 약간의 리세스가 형성되며 이는 거의 일정하다. 반대로, 큰 홀 또는 넓은 트렌치인 경우, 충전물은 명확한 침몰부를 나타낸다. 따라서 에지 부분은 부품 치수설정시 고려되어야 한다.
에지 부분의 영향을 방지하기 위하여, 200 내지 500nm사이의 원형 홀 직경을 선택하는 것이 바람직하다. 다수(예를 들어 10 또는 20(m))의 임의 길이를 가진 트렌치인 경우, 폭은 200 내지 500nm사이 이여야 한다.
상기와 같이 형성된 캐패시터를 가진 회로는 다음 방식으로 제조될 수 있다.
하부 금속층(2)은 스퍼터링 방법을 이용하여 절연층(도시안됨)위에 만들어진다. 반사방지층 및 포토레지스트층이 다음에 부착된다. 포토레지스트는 층 형성과 관련된 노볼락 수지, 디아조나프토퀴논과 같은 광활성 화합물 및 용매를 포함한다. 마스크를 이용하여 자외선 노출이 이루어진다. 포토레지스트 및 여분 금속이 에칭 제거된 후에, 절연층(3)이 부착된다. 홀(5, 6)은 반응성 이온 에칭에 의하여 형성된다. 반응 가스 및 가스 반응 부산물은 중합체층을 형성한다. 중합체층은 홀(5, 6)의 수직 측벽 위에 남겨질 수 있는데, 이는 여기서 중합체의 새로운 형성이 이온 충돌에 의하여 제거된 것 이상으로 우세하기 때문이다. 이와 같이 남겨지는 홀(5, 6)은 약간 깔때기 형상을 가진다. 이들은 화학 기계적 연마되는 텅스텐 합금으로 채워진다. 다음에 유전층(7)이 증착된다. 레지스트 마스크는 포토리소그래픽 단계(레지스트 코딩, 노광 및 현상)에 의하여 형성된다. 다음의 습식 화학 에칭에 의하여 캐패시턴스에 영향을 주지 않는 위치에 있는 유전층(7)은 제거된다. 다음에 레지스트 마스크는 제거된다. 상부 금속층(4)이 그 위에 스퍼터링된다. 상부 금속층(4)은 상기 위치에서 하부 금속층(2)을 패터닝하기 위하여 이용된 마스크와 거의 일치하는 마스크를 이용하여 패터닝된다. 캐패시터의 원하는 정밀도는 금속층(2, 4)의 측방 중첩에 의하여 얻어진다. 또한, 홀에 형성되는 누설 캐패시턴스는 홀의 면적 및 리세스 치수에 의존한다. 개시된 방법은 리소그래피 공정에서 라인 폭 변동과 같은 방해 요인, 에칭 공정의 등방성 부분, 층의 비균일 증착 및 대량 생산시 발생되는 다른 파라미터 변동이 발생하더라도 적어도 200ppm의 캐패시턴스 정밀도를 보장하도록 한다.
Claims (9)
- 제 1전도층(2), 제 2전도층 및 상기 층사이에 배치된 절연층(3)을 가지며, 상기 절연층은 전도체로 만들어진 충전물(5, 6)이 채워진 적어도 하나의 홀(플러그)를 가지는 집적회로에 있어서,상기 충전물(5, 6) 및 절연층(3)과 접촉하도록 배열된 유전체층(7)을 포함하며, 상기 유전체층은 상기 제 2전도층(4)과 접촉하여 상기 유전체층(7)이 제공된 플러그 위에 캐패시터가 형성되도록 하는 것을 특징으로 하는 집적회로.
- 제 1항에 있어서, 상기 제 1전도층 및 제 2전도층(2, 4)은 배선면인 것을 특징으로 하는 집적회로.
- 제 2항에 있어서, 상기 유전체층(7)이 제공된 플러그 위에 캐패시터가 형성되며, 상기 유전체층이 제거되는 다른 플러그 위에는 콘택이 형성되는 것을 특징으로 하는 집적회로.
- 제 1 내지 3항중 어느 한항에 있어서, 제 2전도층(4) 및 상기 유전체층(7)사이의 접촉 영역은 상기 제 1전도층(2)과 접하는 상기 제 2전도층(4)의 전체 표면을 점유하는 것을 특징으로 하는 집적회로.
- 제 1항 내지 4항중 어느 한항에 있어서, 상기 유전체층(7)은 상기 제 1전도층보다 면적이 큰 것을 특징으로 하는 집적회로.
- 제 1 내지 5항중 어느 한항에 있어서, 상기 유전체층(7)은 SiO2(3, 8)보다 유전율이 큰 것을 특징으로 하는 집적회로.
- 제 1 내지 6항중 어느 한항에 있어서, 상기 유전체층(7)은 질화물을 포함하는 것을 특징으로 하는 집적회로.
- 제 7항에 있어서, 상기 유전체층(7)은 Si3N4를 포함하는 것을 특징으로 하는 집적회로.
- 제 1 내지 8항중 어느 한항에 있어서, 상기 유전체층(7)의 두께는 35nm이하인 것을 특징으로 하는 집적회로.
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