KR20010016811A - 반도체 소자의 캐패시터 제조 방법 - Google Patents

반도체 소자의 캐패시터 제조 방법 Download PDF

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Abstract

본 발명은 캐패시터의 상부 전극 및 하부 전극으로 귀금속류를 사용하는 고유전체 캐패시터에서, 확산 방지 및 산화 방지를 위해 적용되는 배리어 메탈층으로 TiAlN을 사용할 때, 귀금속 전극과의 열팽창계수의 차이로 발생되는 열적 스트레스와 표면 산화로 인한 TiAlN 배리어 메탈층과 귀금속 전극과의 리프팅 현상을 방지하기 위하여, TiAlN 배리어 메탈층을 형성한 후, 미량의 O2분위기에서 급속 열처리하여 TiAlN 배리어 메탈층의 표면에 얇은 Ti-Al-N-0계의 산화막을 강제로 형성함과 동시에 TiAlN 배리어 메탈층의 결정 입계에 O2가 스터핑되도록 하는 반도체 소자의 캐패시터 제조 방법에 관하여 기술된다. 본 발명의 TiAlN 배리어 메탈층은 그 표면에 강제적으로 형성시킨 얇은 Ti-Al-N-O계 산화막과 결정 입계에 강제적으로 스터핑시킨 O2로 인하여 더 이상 TiAlN 배리어 메탈층의 산화가 진행되지 않으므로 TiAlN 배리어 메탈층과 귀금속 전극과의 접착성이 향상되어 신뢰성 높은 고유전체 캐패시터를 제조할 수 있다.

Description

반도체 소자의 캐패시터 제조 방법{Method of manufacturing a capacitor in a semiconductor device}
본 발명은 반도체 소자의 캐패시터 제조 방법에 관한 것으로, 특히 캐패시터의 상부 전극 및 하부 전극으로 귀금속류를 사용하는 고유전체 캐패시터에서, 확산 방지 및 산화 방지를 위해 적용되는 배리어 메탈층으로 TiAlN을 사용할 때, TiAlN 배리어 메탈층과 귀금속 전극과의 리프팅 현상을 방지하여, 신뢰성 높은 고유전체 캐패시터를 제조할 수 있는 반도체 소자의 캐패시터 제조 방법에 관한 것이다.
일반적으로, 반도체 소자의 고유전체 캐패시터는 하부 전극 및 상부 전극용으로 Pt, Ir, Ru, RuO2, IrO2등과 같은 귀금속류를 사용하며, 유전체막으로 BST, SBT(Y1), PZT, Al2O3, Ta2O5, TiO2등과 같은 유전체를 사용하여 형성한다. 특히 DRAM용 고유전체 캐패시터의 경우에는 Poly-plug/Ti/TiN(MO-TiN)/Pt/BST/Pt와 같은 구조가 개발되어지고 있다. 배리어 메탈층으로 사용되는 Ti/TiN층은 접촉저항을 줄이며, Pt와 Si의 반응을 억제하는 확산 방지 및 산화 방지 역할을 한다. 그러나, BST 유전체 증착 후에 실시하는 열처리는 약 550℃ 이상의 온도에서 실시되는데, 이때 Ti/TiN 배리어 메탈층은 거의 대부분 저유전율 산화막인 TiO2로 변화되고, 이로 인해 캐패시터의 특성을 급격하게 약화시키는 결점이 있다.
이를 극복하기 위하여, 배리어 메탈층으로 최근 도입되고 있는 것이 TiAlN층이다. TiAlN층은 TiN층과는 달리 내 산화성이 우수하고, 열적 안정성도 우수한 장점이 있다. 그러나, TiAlN층 역시 열팽창계수(Thermal expansion coefficient)가 Pt층과 많은 차이를 보여 많은 열적 스트레스(Thermal stress)를 받는 이외에, TiAlN층이 산화되어 그 표면에 알루미늄 산화막 (Al2O3)이 성장될 경우, Pt층과의 접착성이 급격하게 열화되고, 이로 인하여 Pt층이 TiAlN층으로부터 떨어져 나오는 이른바 리프팅(Lifting)현상이 발생된다. 이는 TiAlN층을 차세대 캐패시터의 배리어 메탈층으로 사용하는데 있어 큰 문제점이 되고 있다.
따라서, 본 발명은 캐패시터의 상부 전극 및 하부 전극으로 귀금속류를 사용하는 고유전체 캐패시터에서, 확산 방지 및 산화 방지를 위해 적용되는 배리어 메탈층으로 TiAlN을 사용할 때, TiAlN 배리어 메탈층과 귀금속 전극과의 리프팅 현상을 방지하여, 신뢰성 높은 고유전체 캐패시터를 제조할 수 있는 반도체 소자의 캐패시터 제조 방법을 제공하는 데 그 목적이 있다.
이러한 목적을 달성하기 위한 본 발명의 반도체 소자의 캐패시터 제조 방법은 반도체 소자를 형성하기 위한 여러 요소가 형성된 반도체 기판이 제공되는 단계; 상기 반도체 기판상에 TiAlN 배리어 메탈층을 증착하는 단계; 미량의 O2분위기에서 급속 열처리를 수행하여 상기 TiAlN 배리어 메탈층의 표면에 얇은 Ti-Al-N-0계의 산화막을 강제로 형성시키고, 결정 입계에 O2스터핑부가 존재되도록 하는 단계; 상기 Ti-Al-N-0계의 산화막과 O2스터핑부를 갖는 TiAlN 배리어 메탈층상에 귀금속층을 증착한 후, 패터닝 공정을 실시하여 하부 전극을 형성하는 단계; 및 상기 하부 전극을 포함한 전체 구조상에 유전체막 및 상부 전극을 형성하는 단계를 포함하여 이루어지는 것을 특징으로 한다.
도 1a 내지 1c는 본 발명의 실시 예에 따른 반도체 소자의 캐패시터 제조 방법을 설명하기 위한 소자의 단면도.
〈도면의 주요 부분에 대한 부호의 설명〉
1: 폴리 플러그 2: TiSi2층
3: TiAlN 배리어 메탈층 4: Ti-Al-N-0계의 산화막
5: 하부 전극 6: 유전체막
7: 상부 전극 10: O2스터핑부
이하, 본 발명을 첨부된 도면을 참조하여 상세히 설명하기로 한다.
도 1a 내지 1c는 본 발명의 실시 예에 따른 반도체 소자의 캐패시터 제조 방법을 설명하기 위한 소자의 단면도로서, 반도체 소자를 형성하기 위한 여러 요소가 형성된 반도체 기판상에 층간 절연막을 형성하고, 층간 절연막에 콘택 홀을 형성한 후, 콘택 홀 내에 폴리 플러그를 형성할 때, 폴리 플러그 위치에서 확대 도시한 소자의 단면도를 나타내고 있다.
도 1a를 참조하면, 콘택 홀(도시 않음)을 포함한 전체 구조상에 도프드 폴리실리콘을 증착한 후, 에치 백(etch back) 공정 또는 화학적 기계적 연마(CMP) 공정을 실시하여 콘택 홀 내에 폴리 플러그(1)를 형성한다. 폴리 플러그(1)상에 Ti를 증착한 후, 열처리하여 폴리 플러그(1) 표면에 TiSi2층(2)을 형성한다. TiSi2층(2)상에 배리어 메탈층으로 TiAlN층(3)을 형성한다.
상기에서, TiSi2층(2)은 Ti를 50 내지 500Å의 두께로 증착하고, N2분위기에서 급속 열처리 한 후 습식 에칭으로 TiN을 제거하므로, 폴리 플러그(1) 표면에 형성된다.
도 1b를 참조하면, 미량의 O2분위기에서 급속 열처리를 수행하여 TiAlN 배리어 메탈층(3)의 표면에 얇은 Ti-Al-N-0계의 산화막(4)을 강제로 형성하고, 이때 TiAlN 배리어 메탈층(3)의 결정 입계에 O2가 스터핑(Stuffing)되어 O2스터핑부(10)가 존재하게 된다.
상기에서, TiAlN 배리어 메탈층(3)은 Ti1-XAlXN에서 x값을 0.05 내지 0.08의 범위로 조절되도록 하여 물리기상증착법(PVD)이나 화학기상증착법(CVD)으로 50 내지 1000Å의 두께로 증착하여 형성된다. 물리기상증착법으로 형성할 경우, TiXAlY의 컴포지트 타겟(Composite target)을 이용한다.
Ti-Al-N-0계의 산화막(4)과 O2스터핑부(10)를 형성하기 위하여, 미량의 O2분위기에서 급속 열처리를 실시하게 되는데, 미량의 O2를 첨가하는 시기는 크게 3가지로 나눌 수 있다. 첫째, 급속 열처리의 승온(Ramping) 단계에서 미량의 O2를 첨가시키는데, 이때 최고 승온 온도 범위는 350 내지 900℃로 조절하고, O2의 양은 0.1 내지 5 SLPM으로 조절하며, 승온 속도(Ramping rate)는 20 내지 150℃/sec 로 한다. 둘째, 승온 단계 후, 등온으로 유지시키는 단계에서 미량의 O2를 첨가시키는데, 이때 최고 승온 온도 범위인 350 내지 900℃의 온도에서 등온 유지 시간을 5 내지 200sec로 조절하고, O2의 양은 0.1 내지 5 SLPM으로 조절한다. 셋째, 급속 열처리의 승온 단계 및 등온 유지 단계 각각의 단계에서 미량의 O2를 첨가시키는데, 이때 승온 단계에서 첨가하는 O2의 양은 0.1 내지 5 SLPM으로 조절하고, 등온 유지 단계에서 첨가하는 O2의 양은 0.1 내지 10 SLPM으로 조절한다.
도 1c를 참조하면, 표면에 Ti-Al-N-0계의 산화막(4)이 형성되고, 결정 입계에 O2스터핑부(10)가 존재하는 TiAlN 배리어 메탈층(3)상에 귀금속층을 증착한 후, 패터닝 공정을 실시하여 하부 전극(5)을 형성한다. 귀금속 하부 전극(5)상에 유전체막(6) 및 상부 전극(7)을 순차적으로 형성하여 본 발명의 고유전체 캐패시터가 완성된다.
상기에서, 하부 전극(5) 및 상부 전극(7)은 Pt, Ir, Ru, RuO2, IrO2등과 같은 귀금속류를 100 내지 4000Å의 두께로 증착하여 형성된다. 유전체막(6)은 BST, STB(Y1), PZT, AL203, Ta205및 TiO2중 어느 하나를 30 내지 2000Å의 두께로 증착하여 형성된다.
상기한 본 발명의 실시 예에서, O2분위기에서 급속 열처리를 실시하므로 TiAlN 배리어 메탈층(3)의 표면에는 Ti-Al-O-N계의 얇은 막(4)이 형성됨과 동시에 O2가 결정질 계면 및 표면에 스터핑(Stuffing)되는 효과를 일으켜, 결과적으로 Ti와 Al이 확산되는 경로를 차단, TiAlN의 산화가 더이상 진행되지 않게 되며, 이로 인하여 더 이상 TiAlN 배리어 메탈층(3)의 산화가 진행되지 않아 TiAlN 배리어 메탈층(3)과 귀금속 하부 전극(5)과의 접착성이 향상된다. 특히, 알루미늄 산화막은 Al의 확산 속도가 Ti보다 빠르고 열역학적으로 Al의 산화에 의한 엔탈피의 절대 값이 Ti의 경우보다 크기 때문에 귀금속 하부 전극(5)과 TiAlN 배리어 메탈층(3)의 계면에 알루미늄 산화막이 생성되는데, 본 발명의 실시 예에 따른 방법은 알루미늄 산화막의 성장을 보다 억제할 수 있다.
이러한, 산화 분위기의 열처리 공정(RTO: Rapid thermal oxidation)은 Pt를 하부 전극으로 하고 내 산화성이 좋은 TiAlN을 확산 및 산화 방지막으로 쓸 경우 반드시 들어가야 할 공정 단계이다.
상술한 바와 같이, 본 발명은 고유전체 캐패시터의 배리어 메탈층으로 사용되는 TiAlN층을 O2분위기에서 급속 열처리하여 그 표면에 얇은 Ti-Al-N-0계의 산화막(4)을 강제로 형성하고, 결정 입계에 O2스터핑부가 존재하게 하므로써, 귀금속 하부 전극과의 접착성을 향상시켜 리프팅 현상을 방지할 수 있어 신뢰성 높은 고유전체 캐패시터를 제조할 수 있음은 물론 소자의 고집적화를 실현할 수 있다.

Claims (8)

  1. 반도체 소자를 형성하기 위한 여러 요소가 형성된 반도체 기판이 제공되는 단계;
    상기 반도체 기판상에 TiAlN 배리어 메탈층을 증착하는 단계;
    미량의 O2분위기에서 급속 열처리를 수행하여 상기 TiAlN 배리어 메탈층의 표면에 얇은 Ti-Al-N-0계의 산화막을 강제로 형성시키고, 결정 입계에 O2스터핑부가 존재되도록 하는 단계;
    상기 Ti-Al-N-0계의 산화막과 O2스터핑부를 갖는 TiAlN 배리어 메탈층상에 귀금속층을 증착한 후, 패터닝 공정을 실시하여 하부 전극을 형성하는 단계; 및
    상기 하부 전극을 포함한 전체 구조상에 유전체막 및 상부 전극을 형성하는 단계를 포함하여 이루어지는 것을 특징으로 하는 반도체 소자의 캐패시터 제조 방법.
  2. 제 1 항에 있어서,
    상기 TiAlN 배리어 메탈층은 Ti1-XAlXN에서 x값을 0.05 내지 0.08의 범위로 조절되도록 하여 물리기상증착법이나 화학기상증착법으로 증착한 후, 상기 급속 열처리에 의해 형성되는 것을 특징으로 하는 반도체 소자의 캐패시터 제조 방법.
  3. 제 1 항에 있어서,
    상기 급속 열처리는 최고 승온 온도 범위가 350 내지 900℃이고, 승온 속도는 20 내지 150℃/sec이며, 승온 완료 후에 5 내지 200sec동안 등온을 유지시키는 것을 특징으로 하는 반도체 소자의 캐패시터 제조 방법.
  4. 제 1 항에 있어서,
    상기 TiAlN 배리어 메탈층의 상기 Ti-Al-N-0계의 산화막과 상기 O2스터핑부는 상기 급속 열처리의 승온 단계에서 O2의 양을 0.1 내지 5 SLPM으로 조절하여 형성되는 것을 특징으로 하는 반도체 소자의 캐패시터 제조 방법.
  5. 제 1 항에 있어서,
    상기 TiAlN 배리어 메탈층의 상기 Ti-Al-N-0계의 산화막과 상기 O2스터핑부는 상기 급속 열처리의 등온 유지 단계에서 O2의 양을 0.1 내지 5 SLPM으로 조절하여 형성되는 것을 특징으로 하는 반도체 소자의 캐패시터 제조 방법.
  6. 제 1 항에 있어서,
    상기 TiAlN 배리어 메탈층의 상기 Ti-Al-N-0계의 산화막과 상기 O2스터핑부는 상기 급속 열처리의 승온 단계에서 O2의 양을 0.1 내지 5 SLPM으로 조절하고, 등온 유지 단계에서 O2의 양을 0.1 내지 10 SLPM으로 조절하여 형성되는 것을 특징으로 하는 반도체 소자의 캐패시터 제조 방법.
  7. 제 1 항에 있어서,
    상기 하부 전극은 Pt, Ir, Ru, RuO2, IrO2와 같은 귀금속으로 형성되는 것을 특징으로 하는 반도체 소자의 캐패시터 제조 방법.
  8. 제 1 항에 있어서,
    상기 유전체막은 BST, STB(Y1), PZT, AL203, Ta205및 TiO2중 어느 하나로 형성되는 것을 특징으로 하는 반도체 소자의 캐패시터 제조 방법.
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