KR20010014619A - 데이터 기입 장치, 데이터 기입 방법 및 시험 장치 - Google Patents

Abstract

본 발명은 용이하며 또한 단시간에 복수의 전기 부품에 데이터를 기입할 수 있는 데이터 기입 장치, 데이터 기입 방법 및 시험 장치를 제공하는 것을 목적으로 한다.

이를 위해, 복수의 DUT 중 적어도 하나에 기입하는 데이터를 복수 기억하는 패턴 메모리(113)와, 패턴 메모리(113)로부터 복수의 DUT 중 적어도 하나에 기입하는 복수의 데이터를 인출(fetch)하여 순차로 발생시키는 ALPG(109) 및 어드레스 셀렉터(111)와, DUT 중 적어도 하나에 대해 몇 번째로 발생하는 데이터를 당해 DUT에 기입할 것인지를 표시하는 순번 정보를 기억하는 기입 제어부(38)의 복수의 레지스터(54A)와, 발생된 데이터의 순번을 카운트하는 기입 제어부(38)의 카운터(52)와, 카운터(52)에 의해 카운트된 데이터의 순번과 순번 정보가 일치하는 경우에, 당해 순번의 데이터를 당해 순번 정보에 해당하는 DUT에 기입시키는 기입 제어부(38)의 복수의 데이터 기입 회로(54)를 구비하도록 구성한다.

Description

데이터 기입 장치, 데이터 기입 방법 및 시험 장치 {DATA WRITING APPARATUS, DATA WRITING METHOD, AND TESTER}

본 발명은 반도체 디바이스 등의 전기 부품에 데이터를 기입하는 데이터 기입 장치, 데이터 기입 방법 및 시험 장치에 관한 것으로, 특히 복수의 전기 부품에 데이터를 기입하는 데이터 기입 장치, 데이터 기입 방법 및 시험 장치에 관한 것이다.

종래 메모리, CPU 등의 반도체 디바이스를 시험하는 시험 장치가 알려져 있는데, 이 시험 장치에서는 동일 반도체 디바이스를 다수 개 동시에 시험하는 다수 개 동시 측정 기능을 가진 시험 장치가 알려져 있다. 다수 개 동시 측정 기능을 가진 시험 장치에서는 시험 대상인 복수의 반도체 디바이스의 동일 핀에 대해 동일 데이터를 입력함으로써, 전기적인 시험을 행하고 있다.

도 1은 종래의 시험 장치의 구성을 도시한 도면이다. 이 시험 장치(100)는 패턴 발생기(101)와, 핀 데이터 셀렉터(103)와, 파형 정형기(105)와, 디바이스 접촉부(107)를 가진다. 패턴 발생기(101)는 알고리즘 패턴 발생기(ALPG)(109)와, 어드레스 셀렉터(111)와, 패턴 메모리(113)를 가진다. 알고리즘 패턴 발생기(109)는 소정의 규칙에 따라 제어 신호 및 어드레스 신호를 출력한다. 그리고 알고리즘 패턴 발생기(109)는 소정의 규칙에 따라 데이터를 출력하는 경우도 있다. 어드레스 셀렉터(111)는 알고리즘 패턴 발생기(109)로부터 출력된 어드레스 신호에 기초하여 패턴 메모리(113)의 어드레스를 선택한다. 패턴 메모리(113)는 각 시험 대상의 반도체 디바이스(DUT：device under testing)에 기입하는 데이터를 기억하고 있고, 어드레스 셀렉터(111)에 의해 선택된 어드레스에 대응하는 데이터를 출력한다. 셀렉터(114)는 ALPG(109) 또는 패턴 메모리(113)로부터 출력된 데이터를 선택하여 핀 데이터 셀렉터(103)에 출력한다.

핀 데이터 셀렉터(103)는 WE(라이트 인에이블(write enable)) 패턴 셀렉터(115)와, 어드레스 패턴 셀렉터(117)와, 데이터 패턴 셀렉터(119)를 가진다. WE 패턴 셀렉터(115)는 패턴 발생기(101)에 의해 발생된 제어 신호로부터 WE 패턴을 선택하여 파형 정형기(105)에 출력한다. 어드레스 패턴 셀렉터(117)는 패턴 발생기(101)에 의해 발생된 패턴으로부터 어드레스 패턴을 선택하여 파형 정형기(105)에 출력한다. 데이터 패턴 셀렉터(119)는 패턴 발생기(101)의 패턴 메모리(113) 또는 ALPG(109)로부터 발생된 데이터를 선택하여 파형 정형기(105)에 출력한다.

파형 정형기(105)는 WE 패턴 정형기(121)와, 어드레스 패턴 정형기(123)와, 데이터 패턴 정형기(125)를 가진다. WE 패턴 정형기(121)는 WE 패턴의 파형을 소정의 형식으로 정형하여 WE 패턴을 입력하기 위한 DUT의 핀이 접촉되는 디바이스 접촉부(107) 부위로 출력한다. 어드레스 패턴 정형기(123)는 어드레스 패턴의 파형을 소정의 형식으로 정형하여 어드레스 패턴을 입력하기 위한 DUT의 핀이 접촉되는 디바이스 접촉부(107) 부위로 출력한다. 데이터 패턴 정형기(125)는 데이터 패턴의 파형을 소정의 형식으로 정형하여 데이터 패턴을 입력하기 위한 DUT의 핀이 접촉되는 디바이스 접촉부(107) 부위로 출력한다. 디바이스 접촉부(107)는 파형 정형기(105)에 의해 정형되는 각 패턴이 당해 디바이스 접촉부(107)에 접촉되는 복수의 DUT의 소정의 핀에 입력되도록 되어 있다.

이 시험 장치에서는 패턴 발생기(101)의 ALPG(109)가 제어 신호 및 어드레스를 출력하고, ALPG(109) 또는 패턴 메모리(113)가 DUT에 기입하는 데이터를 출력한다. 그리고 핀 데이터 셀렉터(103)는 제어 신호, 어드레스 및 데이터 각각의 패턴을 선택하여 파형 정형기(105)에 출력한다. 파형 정형기(105)는 각 패턴을 소정의 형식으로 정형하여 디바이스 접촉부(107)를 통해 디바이스 접촉부(107)에 접촉된 DUT의 소정의 핀에 동시에 입력한다. 따라서, 복수의 동일 DUT에 대해 동일 데이터를 동시에 기입할 수 있다.

그러나, 근래 플래쉬 메모리, 플래쉬 메모리를 내부에 가지는 LSI(large-scale integrated circuit), CPU(central processing unit) 등의 반도체 디바이스에서는, 각 반도체 디바이스마다 독자의 식별 정보(ID 정보)를 가지게 하여 각 반도체 디바이스를 식별하기 위해 사용되고 있다. 이로 인해, 동일 반도체 디바이스라도 각 반도체 디바이스마다 상이한 정보를 기입할 필요성이 생기게 되었다.

여기에서, 상기 종래의 시험 장치를 사용하여 각 반도체 디바이스마다 상이한 정보를 기입하는 것이 고려되는데, 종래의 시험 장치에서, 패턴 메모리(113)에 복수의 DUT에 기입하는 데이터를 기억시켜 두면 이들 데이터를 출력하도록 하는 것은 가능하다. 그러나 복수의 DUT가 디바이스 접촉부(107)에 접촉되어 있는 경우에는, 복수의 DUT에 동일 데이터가 기입된다. 따라서, DUT마다 데이터를 기입할 때는 예를 들면 디바이스 접촉부(107)에 데이터를 기입하는 DUT만을 접촉시켜 둘 필요가 있다.

도 2는 종래의 시험 장치를 이용하여 각 DUT마다 상이한 정보를 기입할 때의 타이밍 차트이다. 도 2에 도시한 타이밍 차트는 DUT의 일례인 플래쉬 메모리에 정보를 기입할 때의 타이밍 차트이고, 당해 플래쉬 메모리는 인에이블 신호가 활성화(active)되었을 때(본 예에서는 로우(low)일 때)에 기입을 지시하는 제어 신호로서의 프로그램이 어드레스 핀에 입력되고, 그 후에 인에이블 신호가 활성화되면 당해 시점에 입력되어 있는 플래쉬 메모리의 어드레스에 당해 시점에 입력되어 있는 데이터의 기입 처리를 개시한다. 그리고, 기입 처리가 완료된 것을 폴링(polling)에 의해 확인할 수 있도록 되어 있다.

이 시험 장치에서는 도 2에 도시한 바와 같이, DUT#1에 DATA1의 기입 처리를 개시하여 기입 처리가 완료된 후에, 다음의 DUT#2에 DATA2의 기입 처리를 행하는 바와 같이, 각 DUT에 대한 기입 처리를 시리얼(serial)로 행해야 한다. 따라서, 복수의 DUT에 기입하는 경우에 장시간을 요한다는 문제가 생긴다.

한편, 각 DUT에 동시에 데이터를 기입하는 구성을 고려하면, 각 DUT에 입력하기 위해 필요한 복수의 데이터 패턴을 동시에 발생시키는 구성을 준비할 필요가 있는 동시에, 각 데이터 패턴을 각 DUT에 입력하는 신호 경로를 설치할 필요가 있어, 장치의 규모가 커지는 동시에 장치에 많은 비용이 든다는 문제가 생긴다.

따라서 본 발명은 용이하며 또한 단시간에 복수의 전기 부품에 데이터를 기입할 수 있는 데이터 기입 장치, 데이터 기입 방법 및 시험 장치를 제공하는 것을 목적으로 한다. 이 목적은 특허청구범위의 독립항에 기재된 특징의 조합에 의해 달성된다. 또 종속항은 본 발명의 다른 유리한 구체적인 예를 규정한다.

도 1은 종래의 시험 장치의 구성을 도시한 도면.

도 2는 종래의 시험 장치를 이용하여 각 DUT마다 상이한 정보를 기입할 때의 타이밍 차트.

도 3은 본 발명의 일 실시예에 의한 데이터 기입 장치의 일례로서의 시험 장치의 구성을 도시한 도면.

도 4는 본 발명의 일 실시예에 의한 파형 정형기의 일부 구성을 도시한 도면.

도 5는 본 발명의 일 실시예에 의한 카운터 선택부에 의해 선택되는 카운트 데이터의 비트를 설명하는 도면.

도 6은 본 발명의 일 실시예에 의한 시험 장치에서, 8개의 DUT에 대해 데이터의 기입을 행하는 경우의 신호의 타이밍 차트의 일례.

도 7은 본 발명의 일 실시예에 의한 시험 장치에서, 16개의 DUT에 대해 데이터의 기입을 행하는 경우의 신호의 타이밍 차트의 일례.

도 8은 본 발명의 일 실시예에 의한 시험 장치에서, N개의 DUT에 대해 데이터의 기입을 행하는 경우의 각 DUT에 대해 부여되는 신호의 타이밍 차트의 일례.

〈도면의 주요부분에 대한 부호의 설명〉

10：타이밍 신호 발생기, 12：패턴 발생기, 14：핀 데이터 셀렉터, 16： 파형 정형기, 18：디바이스 접촉부, 20：비교기, 22：제어부, 24：알고리즘 패턴 발생기, 26：어드레스 셀렉터, 28：패턴 메모리, 30：순차 출력 패턴 셀렉터, 32：WE 패턴 셀렉터, 34：어드레스 패턴 셀렉터, 36：데이터 패턴 셀렉터, 38：기입 제어부, 40：WE 패턴 정형기, 42：어드레스 패턴 정형기, 44：데이터 패턴 정형기, 50：카운터 선택부, 52：카운터, 54：데이터 기입 제어 회로

상기 목적을 달성하기 위해, 본 발명의 제1 형태에 의한 데이터 기입 장치는, 복수의 전기 부품에 데이터를 기입하는 데이터 기입 장치에 있어서, 복수의 전기 부품 중 적어도 하나에 기입하는 데이터를 복수 기억하는 데이터 기억부와, 데이터 기억부로부터 복수의 전기 부품 중 적어도 하나에 기입하는 복수의 데이터를 인출하여 순차로 발생시키는 데이터 발생부와, 전기 부품 중 적어도 하나에 대해 몇 번째로 발생하는 데이터를 당해 전기 부품에 기입할 것인지를 표시하는 순번 정보를 기억하는 데이터 순번 기억부와, 발생된 데이터의 순번을 카운트하는 카운터와, 카운터에 의해 카운트된 데이터의 순번과 순번 정보가 일치하는 경우에, 당해 순번의 데이터를 당해 순번 정보에 해당하는 전기 부품에 기입시키는 데이터 기입 제어부를 구비하는 것을 특징으로 한다.

순번 정보를 설정하는 순번 설정부를 추가로 구비하도록 할 수도 있다. 데이터 발생부는 소정의 기준 클록에 기초하여 각 데이터를 순차로 출력하고, 카운터는 기준 클록에 기초하여 발생한 데이터의 순번을 카운트하도록 할 수도 있다. 또 복수의 전기 부품 중 적어도 하나에 기입하는 데이터를 순차로 출력하는 것을 나타내는 순차 출력 패턴을 출력하는 순차 출력 패턴 출력부를 추가로 구비하고, 카운터는 순차 출력 패턴 및 기준 클록에 기초하여 데이터의 순번을 카운트하도록 할 수도 있다.

또 카운터는 소정의 복수 비트의 카운터이고, 카운터에 의해 카운트된 소정의 복수 비트로부터 데이터의 순번을 나타내는 비트를 선택하는 카운터 선택부를 추가로 구비하도록 할 수도 있다. 또 순차로 발생되는 데이터 각각을 복수의 전기 부품에 병행하여 공급하는 병행 공급부를 추가로 구비하도록 할 수도 있다. 또, 전기 부품은 기입된 데이터를 유지할 수 있는 데이터 유지 메모리를 가지도록 할 수도 있다. 데이터 유지 메모리는 플래쉬 메모리일 수도 있다.

또 전기 부품은 당해 전기 부품에 입력되는 라이트 인에이블 신호가 활성화된 경우에 데이터를 기입하고, 데이터 기입 제어부는 카운터에 의해 카운트된 데이터의 순번과 순번 정보가 일치하는 경우에, 활성화된 라이트 인에이블 신호를 출력하여 당해 순번의 데이터를 해당하는 전기 부품에 기입시키도록 할 수도 있다. 또 전기 부품은 당해 전기 부품에 입력되는 칩 셀렉트(chip select) 신호가 활성화된 경우에 동작 가능하게 되고, 데이터 기입 제어부는 카운터에 의해 카운트된 데이터의 순번과 상기 순번 정보가 일치하는 경우에, 활성화된 칩 셀렉트 신호를 출력하여 당해 순번의 데이터를 해당하는 전기 부품에 기입시키도록 할 수도 있다.

본 발명의 제2 형태에 의한 데이터 기입 장치는, 복수의 전기 부품에 데이터를 기입하는 데이터 기입 장치에 있어서, 각 전기 부품은 데이터를 기입하기 위한 기입 커맨드가 입력된 후에, 활성화된 라이트 인에이블 신호 또는 칩 셀렉트 신호와 대응되어 입력된 데이터를 기입하는 처리를 행하고, 복수의 전기 부품 중 어느 하나에 입력하는 데이터를 복수 기억하는 데이터 기억부와, 복수의 전기 부품에 동시에 기입 커맨드를 공급하는 기입 커맨드 공급부와, 기입 커맨드를 공급한 후에, 데이터 기억부로부터 복수의 전기 부품 중 어느 하나에 입력하는 복수의 데이터를 인출하여 순차로 발생시키는 데이터 발생부와, 각 데이터를 기입할 전기 부품에 라이트 인에이블 신호 또는 칩 셀렉트 신호를 활성화하여 순차로 공급함으로써, 복수의 전기 부품에 상이한 데이터를 기입시키는 데이터 기입 제어부를 구비하는 것을 특징으로 한다.

본 발명의 제1 형태에 의한 데이터 기입 방법은 복수의 전기 부품에 데이터를 기입하는 데이터 기입 방법에 있어서, 복수의 전기 부품 중 어느 하나에 기입하는 복수의 데이터를 순차로 발생시키는 데이터 발생 단계와, 전기 부품 중 적어도 하나에 대해 몇 번째로 발생하는 데이터를 당해 전기 부품에 기입할 것인지를 표시하는 순번 정보를 기억하는 데이터 순번 기억 단계와, 발생된 데이터의 순번을 카운트하는 카운트 단계와, 카운트 단계에 의해 카운트된 데이터의 순번과 순번 정보가 일치하는 경우에, 당해 순번의 데이터를 당해 순번 정보에 해당하는 전기 부품에 기입시키는 데이터 기입 제어 단계를 가지는 것을 특징으로 한다.

본 발명의 제1 형태에 의한 시험 장치는 전기 부품에 부여하는 시험 패턴 및 전기 부품으로부터 출력될 것으로 기대되는 기대치 패턴을 발생시키는 패턴 발생기와, 패턴 발생기에 의해 발생된 시험 패턴을 전기 부품의 전기적 단자의 핀 배열에 맞춰 재배치하는 핀 데이터 셀렉터와, 핀 데이터 셀렉터로부터 출력된 시험 패턴의 파형을 정형(整形)하는 파형 정형기와, 파형 정형기에 의해 정형된 시험 패턴을 복수의 전기 부품에 부여하는 동시에, 복수의 전기 부품으로부터 출력된 출력 신호를 수취하는 디바이스 접촉부와, 디바이스 접촉부가 수취한 출력 신호와 기대치 패턴을 비교하는 비교기를 구비하는 시험 장치에 있어서, 시험 패턴은 복수의 전기 부품 중 적어도 하나에 기입하는 데이터와, 전기 부품의 동작을 제어하는 제어 신호를 포함하고, 패턴 발생기는 순차로 상기 시험 패턴을 출력하고, 전기 부품 중 적어도 하나에 대해 몇 번째로 발생하는 데이터를 당해 전기 부품에 기입할 것인지를 표시하는 순번 정보를 기억하는 데이터 순번 기억부와, 발생된 데이터의 순번을 카운트하는 카운터와, 카운터에 의해 카운트된 데이터의 순번과 순번 정보가 일치하는 경우에, 제어 신호를 당해 순번 정보에 해당하는 전기 부품에 부여함으로써, 당해 순번의 데이터를 당해 전기 부품에 기입시키는 데이터 기입 제어부를 구비하는 것을 특징으로 한다.

순번 정보를 설정하는 순번 설정부를 추가로 구비하도록 할 수도 있다. 데이터 발생기는 소정의 기준 클록에 기초하여 시험 패턴을 순차로 출력하고, 카운터는 기준 클록에 기초하여 발생한 시험 패턴의 순번을 카운트하도록 할 수도 있다. 복수의 전기 부품 중 적어도 하나에 기입하는 데이터를 순차로 출력하는 것을 나타내는 순차 출력 패턴을 출력하는 순차 출력 패턴 출력부를 추가로 구비하고, 카운터는 순차 출력 패턴 및 기준 클록에 기초하여 데이터의 순번을 카운트하도록 할 수도 있다.

또 카운터는 소정의 복수 비트의 카운터이고, 카운터에 의해 카운트된 소정의 복수 비트로부터 데이터의 순번을 나타내는 비트를 선택하는 카운터 선택부를 추가로 구비하도록 할 수도 있다. 또 순차로 발생되는 시험 패턴 중의 데이터 각각을 복수의 전기 부품에 병행하여 공급하는 병행 공급부를 추가로 구비하도록 할 수도 있다. 전기 부품은 기입된 데이터를 유지할 수 있는 데이터 유지 메모리를 가지도록 할 수도 있다. 데이터 유지 메모리는 플래쉬 메모리일 수도 있다.

또 전기 부품은 당해 전기 부품에 입력되는 라이트 인에이블 신호가 활성화된 경우에 데이터를 기입하고, 데이터 기입 제어부는 카운터에 의해 카운트된 데이터의 순번과 순번 정보가 일치하는 경우에, 시험 패턴의 제어 신호로서 포함되어 있는 활성화된 라이트 인에이블 신호를 출력하여 당해 순번의 데이터를 해당하는 전기 부품에 기입시키도록 할 수도 있다.

또 전기 부품은 당해 전기 부품에 입력되는 칩 셀렉트 신호가 활성화된 경우에 동작 가능하게 되고, 데이터 기입 제어부는 카운터에 의해 카운트된 데이터의 순번과 순번 정보가 일치하는 경우에, 시험 패턴의 제어 신호로서 포함되어 있는 활성화된 칩 셀렉트 신호를 출력하여 당해 순번의 데이터를 해당하는 전기 부품에 기입시키도록 할 수도 있다.

본 발명의 제2 형태에 의한 시험 장치는 전기 부품에 부여하는 시험 패턴 및 전기 부품으로부터 출력될 것으로 기대되는 기대치 패턴을 발생하는 패턴 발생기와, 패턴 발생기에 의해 발생된 시험 패턴을 전기 부품의 전기적 단자의 핀 배열에 맞춰 재배치하는 핀 데이터 셀렉터와, 핀 데이터 셀렉터로부터 출력된 시험 패턴의 파형을 정형하는 파형 정형기와, 파형 정형기에 의해 정형된 시험 패턴을 복수의 전기 부품에 부여하는 동시에, 복수의 전기 부품으로부터 출력된 출력 신호를 수취하는 디바이스 접촉부와, 디바이스 접촉부가 수취한 출력 신호와 기대치 패턴을 비교하는 비교기를 구비하는 시험 장치에 있어서, 각 전기 부품은 데이터를 기입하기 위한 기입 커맨드가 입력된 후에, 활성화된 라이트 인에이블 신호 또는 칩 셀렉트 신호와 대응되어 입력된 데이터를 기입하는 처리를 행하고, 시험 패턴은 복수의 전기 부품 중 적어도 하나에 기입하는 데이터와, 전기 부품의 동작을 제어하는 라이트 인에이블 신호 또는 칩 셀렉트 신호를 포함하고, 복수의 전기 부품에 동시에 기입 커맨드를 공급하는 기입 커맨드 공급부를 구비하고, 패턴 발생기는 복수의 전기 부품에 동시에 기입 커맨드가 공급된 후에 복수의 전기 부품 중 어느 하나에 입력하는 복수의 데이터를 복수의 전기 부품에 순차로 공급하고, 각 데이터를 기입할 전기 부품에 라이트 인에이블 신호 또는 칩 셀렉트 신호를 활성화하여 순차로 공급함으로써, 복수의 전기 부품에 상이한 데이터를 기입시키는 데이터 기입 제어부를 추가로 구비하는 것을 특징으로 한다

그리고 상기 발명의 개요는 본 발명의 필요한 특징 전부를 열거한 것이 아니며 이들 특징 그룹의 서브컴비네이션도 본 발명이 될 수 있다.

[실시예]

이하, 발명의 실시예를 통해 본 발명을 설명하겠지만, 이하의 실시예는 특허청구범위에 의한 발명을 한정하는 것이 아니며, 또 실시예 중에서 설명되고 있는 특징의 조합 전부가 발명의 해결 수단에 필수라고 한정되지는 않는다.

도 3은 본 발명의 일 실시예에 의한 데이터 기입 장치의 일례로서의 시험 장치의 구성을 도시한 도면이다. 본 시험 장치는 전기 부품의 일례로서의 플래쉬 메모리를 DUT로 하고, 복수의 동일 DUT에 대해 동시에 시험을 행하는 시험 장치이며, 타이밍 신호 발생기(10)와, 패턴 발생기(12)와, 핀 데이터 셀렉터(14)와, 파형 정형기(16)와, 디바이스 접촉부(18)와, 비교기(20)와, 순번 설정부의 일례로서의 제어부(22)를 가진다. 여기에서, 전기 부품이란 전류 또는 전압에 대응하여 소정의 작용을 행하는 부품을 말하며, 예를 들면 메모리, IC(Integrated Circuit)나 LSI(Large-Scale Integrated circuit)와 같은 능동 소자로 이루어지는 반도체 부품뿐 아니라, 수동 소자, 각종 센서 등의 부품도 포함하고, 또 이들 부품을 결합하여 하나의 패키지로 꾸린 부품이나, 이들 부품을 프린트 기판에 장착하여 소정의 기능을 실현한 브레드보드(breadboard) 등의 부품도 포함한다.

타이밍 신호 발생기(10)는 기준 클록 신호를 발생시키고 패턴 발생기(12) 및 파형 정형기(16)에 출력한다.

데이터 발생부 및 순차 출력 패턴 출력부의 일례로서의 패턴 발생기(12)는 알고리즘 패턴 발생기(ALPG)(24)와, 어드레스 셀렉터(26)와, 데이터 기억부로서의 패턴 메모리(PM)(28)를 가진다. 알고리즘 패턴 발생기(24)는 소정의 규칙에 따라 시험 패턴의 일부를 구성하는 제어 신호 및 어드레스 신호를 출력한다. 본 실시예에서는 알고리즘 패턴 발생기(24)는 타이밍 신호 발생기(10)가 발생시키는 기준 클록에 따라 제어 신호 및 어드레스 신호를 출력한다. 제어 신호는 예를 들면 DUT에 데이터를 기입시키는 것을 지시하기 위한 WE 패턴, DUT에 동작시키는 것을 지시하기 위한 칩 셀렉트(CS) 패턴, 복수의 DUT 중 적어도 하나에 대해 기입하는 데이터를 순차로 출력하는 것을 나타내기 위한 순차 출력 패턴 등을 가진다. 본 실시예에서는 순차 출력 패턴이 ”1”인 경우에 DUT 중 적어도 하나에 대해 기입하는 데이터를 순차로 출력하는 것을 나타낸다. 그리고, 본 실시예의 DUT는 CS 패턴이 ”0”인 경우(활성화된 경우)에 동작 가능한 상태가 되고, 또 동작 가능한 상태에서 WE 패턴이 ”0”인 경우(활성화된 경우)에 데이터의 기입 처리를 행한다. 그리고 알고리즘 패턴 발생기(24)는 DUT에 기입시키는 데이터를 출력할 수도 있다.

패턴 메모리(28)는 시험 패턴의 일부를 구성하는 DUT에 기입하는 데이터 및 DUT로부터 출력될 것으로 기대되는 기대치 데이터를 기억한다. DUT에 기입하는 데이터로는 복수의 DUT에 동시에 기입하는 데이터 이외에, DUT 중 적어도 하나에 기입하는 데이터를 복수 가지고 있다. 본 실시예에서는 패턴 메모리(28)가 도 3에 도시한 바와 같이, DUT#1에 기입하는 데이터 패턴, DUT#2에 기입하는 데이터 패턴, …, DUT#N(N은 임의의 수)에 기입하는 데이터 패턴을 기억한다. 또 패턴 메모리(28)는 어드레스 셀렉터(26)에 의해 선택된 어드레스에 대응하는 데이터를 출력한다.

어드레스 셀렉터(26)는 알고리즘 패턴 발생기(24)로부터 출력된 어드레스 신호에 기초하여 패턴 메모리(28)의 어드레스를 선택한다. 어드레스 셀렉터(26)는 알고리즘 패턴 발생기(24)로부터 ”1”의 순차 출력 패턴이 발생될 때는, 패턴 메모리(28)에 DUT 중 적어도 하나에 대해 기입하는 데이터를 순차로 출력시킨다. 셀렉터(29)는 알고리즘 패턴 발생기(24)로부터 출력된 데이터 또는 패턴 메모리(28)로부터 출력된 데이터를 선택하여 핀 데이터 셀렉터(14)에 출력한다. 본 실시예에서 셀렉터(29)는 복수의 DUT에 상이한 데이터를 기입시키는 경우에 패턴 메모리(28)로부터 출력되는 데이터를 선택한다.

핀 데이터 셀렉터(14)는 순차 출력 패턴 셀렉터(30)와, WE 패턴 셀렉터(32)와, 어드레스 패턴 셀렉터(34)와, 데이터 패턴 셀렉터(36)를 가진다. 그리고 본 실시예의 핀 데이터 셀렉터(14)는 이들 패턴 셀렉터 이외에도 DUT의 각 핀에 입력할 패턴을 선택하는 셀렉터를 가지고 있다. 순차 출력 패턴 셀렉터(30)는 패턴 발생기(12)에 의해 발생된 제어 신호로부터 순차 출력 패턴을 선택하여 파형 정형기(16)에 출력한다. WE 패턴 셀렉터(32)는 패턴 발생기(12)에 의해 발생된 제어 신호로부터 WE 패턴을 선택하여 파형 정형기(16)에 출력한다. 어드레스 패턴 셀렉터(34)는 패턴 발생기(12)에 의해 발생된 패턴으로부터 어드레스 패턴을 선택하여 파형 정형기(16)에 출력한다. 데이터 패턴 셀렉터(36)는 패턴 발생기(12)의 패턴 메모리(28)로부터 발생된 데이터를 선택하여 파형 정형기(16) 및 비교기(20)에 출력한다.

파형 정형기(16)는 기입 제어부(38)와, WE 패턴 정형기(40)와, 어드레스 패턴 정형기(42)와, 병행 공급부의 일례로서의 데이터 패턴 정형기(44)를 가진다. 기입 제어부(38)는 디바이스 접촉부(18)에 접촉된 복수의 DUT에 대한 데이터의 기입을 제어한다. WE 패턴 정형기(40)는 WE 패턴의 파형을 소정의 형식으로 정형하고, 기입 제어부(38)에 출력한다. 어드레스 패턴 정형기(42)는 어드레스 패턴의 파형을 소정의 형식으로 정형하고, 복수의 DUT의 어드레스 패턴을 입력하기 위한 핀이 접촉되는 디바이스 접촉부(18)의 복수 부위에 출력한다. 데이터 패턴 정형기(44)는 데이터 패턴의 파형을 소정의 형식으로 정형하고, 복수의 DUT의 데이터 패턴을 입력하기 위한 핀이 접촉되는 디바이스 접촉부(18)의 복수 부위에 출력한다. 이에 따라서, 복수의 DUT에 데이터가 병행하여 공급된다.

디바이스 접촉부(18)는 파형 정형기(16)에 의해 정형되는 각 패턴이 당해 디바이스 접촉부(18)에 접촉되는 복수의 DUT(DUT#1∼#N)의 소정의 핀에 입력되도록 되어 있는 동시에, 복수의 DUT(DUT#1∼#N)의 소정의 핀으로부터 출력되는 데이터 패턴이 비교기(20)에 출력되도록 되어 있다.

비교기(20)는 패턴 메모리(28)로부터 출력되고 데이터 패턴 셀렉터(26)로부터 입력되는 기대치 패턴과, DUT로부터 출력되어 디바이스 접촉부(18)를 통하여 입력되는 데이터 패턴이 동일한지 여부를 비교한다. 이 비교에 의하면, 기대치 패턴과 데이터 패턴이 동일한 경우에는, DUT가 정상이라고 판단할 수 있다. 제어부(22)는 각 부의 제어를 행한다. 제어부(22)는 예를 들면 후술하는 기입 제어부(38)의 복수의 데이터 기입 제어 회로(54)의 복수의 레지스터(54A)에 기억시키는 값을 설정한다.

도 4는 본 발명의 일 실시예에 의한 파형 정형기의 일부 구성을 도시한 도면이다. 이 파형 정형기(38)는 카운터(52)와, 카운터 선택부(50)와, 데이터 기입 제어부의 일례로서의 복수의 데이터 기입 제어 회로(54)를 가진다.

카운터(52)는 패턴 발생기(12)가 발생시키는 순차로 발생되는 데이터 패턴의 개수를 카운트하여 출력한다. 본 실시예에서는 카운터(52)가 7비트의 2진(進) 카운터이고, 패턴 발생기(12)에 의해 발생되는 순차 출력 패턴이 입력되어 있을 때, 타이밍 신호 발생기(10)로부터의 기준 클록에 기초하여 카운트 업하여 최하위 비트(CNT0)로부터 최상위 비트(CNT6)까지의 7비트의 카운트 데이터를 출력한다. 그리고, 카운터(52)는 1번째의 데이터 패턴인 경우에는 ”0”을 출력하고 128번째의 데이터 패턴인 경우에는 10진수의 ”127”에 상당하는 값을 출력한다.

카운터 선택부(50)는 카운터(52)로부터 출력되는 카운트 데이터 중에서 필요한 비트를 선택한다. 본 실시예에서는 카운터 선택부(50)가 카운터 선택 제어부(50A)와 복수의 논리곱 회로(AND)(50B)를 가진다. 카운터 제어부(50A)는 제어부(22)에 의해 설정된 비트 정보에 기초하여 각 논리곱 회로(50B)에 카운트 데이터 중 하나의 비트(CNT0∼CNT6 중 어느 하나의 비트)를 선택하는지의 여부를 나타내는 비트 선택 데이터를 출력한다. 카운터 선택 제어부(50A)는 카운트 데이터 중 하나의 비트를 선택하는 경우에는 ”0”을 출력하고 선택하지 않은 경우(마스크(mask)하는 경우)에는 ”1”을 출력한다.

각 논리곱 회로(50B)는 입력 단자의 한쪽에 카운터 선택 제어부(50A)로부터의 비트 선택 데이터가 반전되어 입력되고, 입력 단자의 다른 쪽에 카운터(52)로부터 출력된 카운트 데이터 중 하나의 비트(CNT0∼CNT6 중 어느 하나의 비트)의 데이터가 입력된다. 각 논리곱 회로(50B)는 입력된 비트 선택 데이터와 카운트 데이터 중 하나의 비트의 데이터의 논리곱(AND)을 행하여 결과를 출력 단자로부터 출력한다. 따라서, 각 논리곱 회로(50B)는 카운터 제어부(50A)로부터 카운트 데이터의 비트를 선택하는 것을 나타내는 ”0”의 비트 선택 데이터가 입력되어 있는 경우에는 카운트 데이터 중 하나의 비트의 데이터를 선택하여 그대로 출력하고, 카운터 제어부(50A)로부터 카운터 데이터의 비트를 선택하지 않은 것을 나타내는 ”1”의 비트 선택 데이터가 입력되어 있는 경우에는 카운트 데이터 중 하나의 비트의 데이터를 마스크하여 출력한다.

도 5는 카운터 선택부(50)에 의해 선택되는 카운트 데이터의 비트를 설명하는 도면이다. 도 5는 카운터 선택 제어부(50A)에 설정되는 정보, 디바이스 접촉부(18)에 접촉되는 DUT의 수, 카운트 선택부(50)에 의해 마스크하는 카운트 데이터의 비트를 나타낸다. 디바이스 접촉부(18)에 접촉되는 DUT의 수가 8개인 경우에는 카운터 선택 제어부(50A)에는 제어부(22)로부터 ”000”이 설정되어 있고, 이 경우에는 카운터 선택 제어부(50A)가 CNT6∼3의 4비트를 마스크하는 비트 선택 데이터, 즉 CNT6∼3의 비트가 입력되는 논리곱 회로(50B)에 선택하지 않은 것을 나타내는 ”1”의 비트 선택 데이터를 출력한다.

마찬가지로, 디바이스 접촉부(18)에 접촉되는 DUT의 수가 16개인 경우에는 카운터 선택 제어부(50A)에는 ”001”이 설정되고, 이 경우에는 카운터 선택 제어부(50A)가 CNT6∼4의 3비트를 마스크하는 비트 선택 데이터를 출력하고, 디바이스 접촉부(18)에 접촉되는 DUT의 수가 32개인 경우에는 카운터 선택 제어부(50A)에 ”010”이 설정되고, 이 경우에는 카운터 선택 제어부(50A)가 CNT6∼5의 2비트를 마스크하는 비트 선택 데이터를 출력하고, 디바이스 접촉부(18)에 접촉되는 DUT의 수가 64개인 경우에는 카운터 선택 제어부(50A)에 ”011”이 설정되고, 이 경우에는 카운터 선택 제어부(50A)가 CNT6의 비트를 마스크하는 비트 선택 데이터를 출력하고, 디바이스 접촉부(18)에 접촉되는 DUT의 수가 128개인 경우에는 카운터 선택 제어부(50A)에 ”100”이 설정되고, 이 경우에는 카운터 선택 제어부(50A)가 모든 비트를 선택하는 비트 선택 데이터를 출력한다. 이에 따라, 카운터(52)에 출력된 카운트 데이터로부터 필요한 비트만을 적절하게 인출할 수 있다.

도 4로 돌아가, 각 데이터 기입 제어 회로(54)는 복수의 DUT 중 어느 하나에 대해 데이터의 기입 제어를 행한다. 데이터 기입 제어 회로(54)는 데이터 순번 기억부의 일례로서의 복수의 레지스터(54A)와, 복수의 배타적 논리합 회로(EXOR)(54B)와, 논리곱 회로(54C)와, 논리곱 회로(54D)와, 논리곱 회로(54E)와, 논리합 회로(54F)와, 논리곱 회로(54G)를 가진다.

복수(예를 들면 7개)의 레지스터(54A)는 당해 복수의 레지스터(54A)가 속해 있는 데이터 기입 제어 회로(54)가 데이터의 기입 제어를 행하는 DUT에 대해, 순차로 발생되는 데이터 중 몇 번째로 발생하는 데이터를 기입할 것인지를 표시하는 순번 정보(순번)를 기억한다. 본 실시예에서는 각 레지스터(54A)가 1비트의 정보를 기억하도록 되어 있고, 각 레지스터(54A)가 순번을 나타내는 2진 데이터의 각 자릿수의 비트 데이터를 기억하고 있다. 예를 들어 1번째라면 모든 레지스터(54A)에 ”0”이 기억되고, 2번째라면 최하위의 비트를 나타내는 레지스터(54A)에 ”1”이 기억되고, 다른 레지스터(54A)에 ”0”이 기억된다. 그리고 이들 레지스터(54A)에 대해 제어부(22)에 의해 순번을 설정할 수 있다.

각 배타적 논리합 회로(EXOR)(54B)에는 하나의 논리곱 회로(50B)로부터 출력된 데이터와, 당해 논리곱 회로(50B)에 입력되는 카운트 데이터의 비트 자릿수와 동일한 자릿수를 나타내는 하나의 레지스터(54A)에 기억된 순번의 비트 데이터가 입력된다. 배타적 논리합 회로(54B)는 입력되는 두 데이터의 배타적 논리합을 취하여 결과를 출력한다. 이들 배타적 논리합 회로(54B)에 의하면, 입력되는 데이터가 동일한 경우, 즉 카운트 데이터와 순번의 소정 자리수의 비트 데이터가 동일한 경우에 ”0”이 출력되고, 상이한 경우에 ”1”이 출력된다.

논리곱 회로(54C)에는 복수의 배타적 논리합 회로(54B)로부터 출력된 데이터가 반전되어 입력된다. 논리곱 회로(54C)는 입력된 복수의 데이터의 논리곱을 행하여 출력한다. 이 논리곱 회로(54C)에 의하면, 복수의 배타적 논리합 회로(54B)로부터 출력된 데이터가 모두 ”0”인 경우, 즉 카운트 데이터와 순번이 일치된 경우에 ”1”이 출력된다.

논리곱 회로(54D)에는 논리곱 회로(54C)에 의해 출력된 데이터와, 순차 출력 패턴 셀렉터(30)로부터 출력되는 순차 출력 패턴이 입력된다. 논리곱 회로(54D)는 논리곱 회로(54C)에 의해 출력된 데이터와, 순차 출력 패턴 셀렉터(30)로부터 출력되는 순차 출력 패턴의 논리곱을 행하여 출력한다. 이 논리곱 회로(54D)에 의하면, 순차 출력 패턴이 출력되어 있으며 또한 카운트 데이터와 순번이 일치되어 있는 경우에 ”1”이 출력된다.

논리곱 회로(54E)에는 논리곱 회로(54D)로부터 출력된 데이터와, 타이밍 신호 발생기(10)로부터 출력된 기준 클록이 입력된다. 논리곱 회로(54E)는 논리곱 회로(54D)로부터 출력된 데이터와 기준 클록의 논리곱을 행하여 출력한다. 이 논리곱 회로(54E)에 의하면, 카운트 데이터와 순번이 일치되어 있는 경우에 기준 클록에 따라 ”1”이 출력된다.

논리합 회로(54F)에는 순차 출력 패턴 셀렉터(30)로부터 출력되는 순차 출력 패턴이 반전된 데이터와 논리곱 회로(54E)에 의해 출력된 데이터가 입력된다. 논리합 회로(54F)는 논리곱 회로(54E)에 의해 출력된 데이터와 순차 출력 패턴이 반전된 데이터의 논리합을 행하여 출력한다. 이 논리합 회로(54F)에 의하면, 순차 출력 패턴 셀렉터(30)로부터 출력되는 순차 출력 패턴이 ”0”인 경우, 또는 논리곱 회로(54E)에 의해 출력된 데이터가 ”1”인 경우에 데이터가 출력된다.

논리곱 회로(54G)에는 WE 패턴 정형기(40)로부터 출력되는 WE 패턴이 반전된 데이터와, 논리합 회로(54F)에 의해 출력된 데이터가 입력된다. 논리곱 회로(54G)는 논리합 회로(54F)에 의해 출력된 데이터와, WE 패턴 정형기(40)로부터 출력되는 WE 패턴이 반전된 데이터의 논리합을 행하여, 결과를 반전시켜 디바이스 접촉부(18) 중 하나의 DUT에 출력한다. 논리곱 회로(54G)에 의하면, 순차 출력 패턴이 ”0”인 경우에는 WE 패턴 셀렉터(32)로부터 출력되는 ”0”의 WE 패턴이 그대로 디바이스 접촉부(18) 중 하나의 DUT에 출력된다. 순차 출력 패턴이 ”1”이며 또한 카운터(52)로부터 출력되어 카운터 선택부(50)에 의해 선택되는 카운트 데이터 즉 순차로 출력되는 데이터의 순번과, 복수의 레지스터(54A)에 기억되어 있는 순번 정보가 일치되어 있는 경우에는, ”0”의 WE 패턴이 소정의 하나의 DUT에 부여되고, 당해 WE 패턴과 함께 당해 DUT에 입력되는 데이터 패턴이 당해 DUT에 기입되게 된다.

도 6은 본 발명의 일 실시예에 의한 시험 장치에서, 8개의 DUT에 대해 데이터의 기입을 행하는 경우의 신호의 타이밍 차트의 일례이다. 여기에서, DUT#1용 데이터 기입 제어 회로(54)의 복수의 레지스터(54A)의 하위 3비트를 기억하는 3개의 레지스터에 의해, 1번째를 표시하는 ”000” 데이터가 기억되고, DUT#2, DUT#3, …, DUT#8용 데이터 기입 제어 회로(54)의 복수의 레지스터(54A)의 하위 3비트를 기억하는 3개의 레지스터에 의해, 기입하는 데이터의 순번으로 각각 2, 3,…, 8을 표시하는 ”001”, ”010”, …, ”111”가 기억되고, 각 DUT의 잔여 레지스터(54A)에는 ”0”이 기억되어 있는 것으로 한다. 또 카운터 선택부(50)는 카운터(52)의 상위 4비트를 마스크하는 것으로 한다.

시간(T0)에서 순차 출력 패턴이 입력된 경우에는, 각 DUT용 데이터 기입 제어 회로(54)의 카운트 데이터의 하위 3비트가 입력되는 3개의 배타적 논리합 회로(54B)에는 카운트 데이터로서 ”000”이 입력된다. 이 때, DUT#1용 당해 3개의 배타적 논리합 회로(54B)에만 레지스터(54A)로부터 순번을 나타내는 ”000”이 입력되어 있고, 당해 3개의 배타적 논리합 회로(54B)는 각각 ”0”을 출력한다. 그 결과, DUT#1용 논리곱 회로(54C)가 ”1”을 출력하고, 논리곱 회로(54D)가 ”1”을 출력하고, 논리곱 회로(54E)가 ”1”을 출력하고, 논리합 회로(54F)가 ”1”을 출력하고, 논리곱 회로(54G)가 WE 패턴 정형기(40)로부터 입력되는 ”0”의 WE 패턴을 출력한다.

동일하게 하여, 시간(T1)에서는 DUT#2용 논리곱 회로(54G)가 WE 패턴 정형기(40)로부터 입력되는 ”0”의 WE 패턴을 출력한다. 또 동일하게 하여 시간(T2, 3, …, 7)에서는 각각 DUT#3, DUT#4, …, DUT#8용 논리곱 회로(54G)가 WE 패턴 정형기(40)로부터 입력되는 ”0”의 WE 패턴을 출력한다. 이와 같이 하여, 패턴 발생기(12)로부터 발생하는 데이터가 소정의 DUT에 기입하는 데이터인 경우에, 기입 제어부(38)는 당해 DUT에 ”0”의 WE 패턴을 출력할 수 있다.

도 7은 본 발명의 일 실시예에 의한 시험 장치에서, 16개의 DUT에 대해 데이터의 기입을 행하는 경우의 신호의 타이밍 차트의 일례이다. 여기에서, DUT#1용 데이터 기입 제어 회로(54)의 복수의 레지스터(54A) 중 기입하는 데이터 순번의 하위 4비트를 기억하는 4개의 레지스터에 의해, 순번이 1번째인 것을 표시하는 ”0000” 데이터가 기억되고, DUT#2, DUT#3, …, DUT#16용 데이터 기입 제어 회로(54)의 복수의 레지스터(54A) 중 하위 4비트를 기억하는 4개의 레지스터에 의해, 기입하는 데이터의 순번으로 각각 2, 3, …, 16을 표시하는 ”0001”, ”0010”, …, ”1111”이 기억되고, 각 DUT의 잔여 레지스터(54A)에는 ”0”이 기억되어 있는 것으로 한다. 또 카운터 선택부(50)는 카운터(52)의 상위 3비트를 마스크하는 것으로 한다.

시간(T0)에서 순차 출력 패턴이 입력된 경우에는, 각 DUT용 데이터 기입 제어 회로(54)의 카운트 데이터의 하위 4비트가 입력되는 4개의 배타적 논리합 회로(54B)에는 카운트 데이터로서 ”0000”이 입력된다. 이 때, DUT#1용 상기 4개의 배타적 논리합 회로(54B)에만, 기입하는 데이터의 순번”0000”이 입력되어 있고, 당해 하위 4비트의 4개의 배타적 논리합 회로(54B)는 각각 ”0”을 출력한다. 그 결과, DUT#1용 논리곱 회로(54C)가 ”1”을 출력하고, 논리곱 회로(54D)가 ”1”을 논리곱 회로(54E)에 입력한다. 이 논리곱 회로(54E)는 논리곱 회로(54D)로부터 ”1”이 입력되면 타이밍 신호 발생기(10)로부터 입력되는 기준 클록을 그대로 출력한다. 논리합 회로(54F)가 당해 기준 클록을 그대로 출력하고, 논리곱 회로(54G)가 기준 클록에 따라 WE 패턴 정형기(40)로부터 입력되는 ”0”의 WE 패턴을 출력한다.

동일하게 하여, 시간(T1)에서 DUT#2용 논리곱 회로(54E)가 논리곱 회로(54D)로부터 ”1”이 입력되면 타이밍 신호 발생기(10)로부터 입력되는 기준 클록을 그대로 출력하고, 논리합 회로(54F)가 당해 기준 클록을 그대로 출력하고, 논리곱 회로(54G)가 기준 클록에 따라, WE 패턴 정형기(40)로부터 입력되는 ”0”의 WE 패턴을 출력한다. 또 동일하게 하여 시간(T2, 3, …, 15)에서는 각각 DUT#3, DUT#4, …, DUT#16용 논리곱 회로(54E)가 논리곱 회로(54D)로부터 ”1”이 입력되면, 타이밍 신호 발생기(10)로부터 입력되는 기준 클록을 그대로 출력하고, 논리합 회로(54F)가 당해 기준 클록을 그대로 출력하고, 논리곱 회로(54G)가 기준 클록에 따라, WE 패턴 정형기(40)로부터 입력되는 ”0”의 WE 패턴을 출력한다. 이와 같이 하여, 패턴 발생기(12)로부터 발생되는 데이터가 소정의 DUT에 기입하는 데이터인 경우에, 기입 제어부(38)는 당해 DUT에 ”0”의 WE 패턴을 출력할 수 있다.

도 8은 본 발명의 일 실시예에 의한 시험 장치에서, N개의 DUT에 대해 데이터의 기입을 행하는 경우의 각 DUT에 대해 부여되는 신호의 타이밍 차트의 일례이다. 여기에서, 패턴 발생기(12)는 어드레스 패턴으로, 시간(T0)에서 DUT에 기입을 지시하는 프로그램 커맨드를 출력하고, 시간(T1, T2, …, TN)에서 데이터를 기입하는 DUT 내의 어드레스(adr. 0)를 출력한다.

또 패턴 발생기(12)는 데이터 패턴으로서, 시간(T1)에서 DUT#1에 기입하는 데이터(DATA1)를 패턴 메모리(28)로부터 발생시키고, 시간(T2)에서 DUT#2에 기입하는 데이터(DATA2)를 패턴 메모리(28)로부터 발생시키며, 마찬가지로 시간(T3, …, TN)에서 DUT#3, …, DUT#N에 기입하는 DATA3, …, DATAN을 패턴 메모리(28)로부터 발생시키고, 시간(TX)에 기입을 확인하기 위한 폴링을 발생시킨다. 또 패턴 발생기(12)는 WE 패턴을 시간(T0, T1, T2, …, TN)에서 ”0”으로 하여 출력한다. 또 패턴 발생기(12)는 순차 출력 패턴을 시간(T1, T2, …, TN)에서 항상 ”1”로 하여 출력한다.

또 DUT#1용 데이터 기입 제어 회로(54)의 복수의 레지스터(54A)에는, 기입하는 데이터가 1번째인 것을 표시하는 순번 정보가 기억되고, DUT#2, DUT#3, …, DUT#N용 데이터 기입 제어 회로(54)의 복수의 레지스터(54A)에는 각각 기입하는 데이터가 2, 3, …, N번째인 것을 표시하는 순번 정보가 기억되어 있는 것으로 한다.

상기와 같이 패턴 발생기(12)로부터 패턴이 발생되면, 시간(T0)에서 DUT#1∼DUT#N에는 동일하게 어드레스 패턴으로서 프로그램 커맨드가 입력되고, WE 패턴으로서 ”0”의 WE 패턴이 입력된다. 이에 따라 DUT#1∼DUT#N은 데이터의 기입 처리를 개시하는 것을 파악한다.

시간(T1)에서 DUT#1∼DUT#N에 어드레스 패턴으로서 데이터를 기입하는 어드레스(ADR. 0)가 공급되는 동시에, DATA1이 데이터로서 공급된다. 또 DUT#1에는 도 6 및 도 7에서 설명한 바와 같이, DTU#1에 기입하는 데이터로서 패턴 발생기(12)에 의해 발생된 ”0”의 WE 패턴이 입력되는 한편, 다른 DUT에는 ”1”의 WE 패턴이 입력된다. 그 결과, DUT#1은 공급된 DATA1을 공급된 어드레스에 기입하는 처리를 개시하는 한편, 다른 DUT는 기입하는 처리를 개시하지 않는다. 이에 따라 DUT#1에만 DATA1이 기입된다.

시간(T2)에서는 DUT#1∼DUT#N에 어드레스 패턴으로서 데이터를 기입하는 어드레스(ADR. 0)가 공급되는 동시에, DATA2가 데이터로서 공급된다. 또 DUT#2에는 도 6 및 도 7에서 설명한 바와 같이, DTU#2에 기입하는 데이터로서 패턴 발생기(12)에 의해 발생된 ”0”의 WE 패턴이 입력되는 한편, 다른 DUT에는 ”1”의 WE 패턴이 입력된다. 그 결과, DUT#2는 공급된 DATA2를 공급된 어드레스에 기입하는 처리를 개시하는 한편, 다른 DUT는 기입하는 처리를 개시하지 않는다. 이에 따라 DUT#2에만 DATA2가 기입된다. 상기와 동일하게 하여, 시간(T3, …, TN)에서는 DUT#3, …, DUT#N이 DATA3, …, DATAN을 기입하는 처리를 개시한다. 이에 따라서, 복수의 DUT에 상이한 데이터를 기입할 수 있다.

상기와 같이 복수의 DUT를 동시에 시험하는 시험 장치의 자원, 예를 들면 패턴 메모리(28), 디바이스 접촉부(18) 등을 변경하지 않거나 또는 변경을 가하여 이용할 수 있어, 용이하며 또한 저가로 복수의 DUT에 상이한 데이터를 기입할 수 있다. 또 일반적으로 전기 부품의 시험을 행하는 공정이나 전기 부품에 식별 정보를 기억시키는 공정은 당해 전기 부품을 출하하기 전에 행해지지만, 이들 공정을 시험 장치에 의해 실현함으로써 상기와 같이 디바이스 접촉부(18)를 공유할 수 있어, 각 공정간에 DUT의 교체 등을 행할 필요가 없어 단시간에 전기 부품의 시험 및 전기 부품으로의 식별 정보의 기입을 행할 수 있다.

본 발명은 상기 실시예에 한정되는 것이 아니며 여러 변형이 가능하다.

예를 들면 상기 실시예에서는 각 DUT에 상이한 데이터를 기입하도록 하였지만, 본 발명은 이에 한정되지 않고 예를 들면 복수의 DUT 중 일부의 복수 DUT에 동일 데이터를 기입하도록 할 수도 있다. 또 상기 실시예에서는 기입 제어부(38)가 WE 패턴을 제어함으로써 DUT로의 데이터의 기입 처리를 제어했지만, 본 발명은 이에 한정되지 않고 기입 제어부(38)가 각 DUT의 동작을 제어하는 CS 패턴을 DUT 각각에 출력하여 이 CS 패턴을 제어함으로써 데이터의 기입 처리를 제어할 수도 있으며, 요컨대 DUT로의 기입 처리를 제어할 수 있으면 된다. 또 상기 실시예에서는 전기 부품으로 플래쉬 메모리를 예로 들어 설명했지만, 본 발명은 이에 한정되지 않고 예를 들면 전기 부품으로서, 기입된 데이터를 유지할 수 있는 데이터 유지 메모리(ROM, RAM)를 가지는 전기 부품일 수도 있다. 데이터 유지 메모리를 가지는 전기 부품으로는 예를 들면 ROM 및 RAM 자체나 IC, CPU 등이 있다.

이상 본 발명을 실시예를 이용하여 설명하였지만, 본 발명의 기술적 범위는 상기 실시예에 기재된 범위에 한정되지 않는다. 상기 실시예에 다양한 변경 또는 개량을 가할 수 있음이 당업자에게는 명백하다. 그와 같은 변경 또는 개량을 가한 형태도 본 발명의 기술적 범위에 포함될 수 있음이 특허청구범위의 기재로부터 명백하다.

상기 설명으로부터 명백히 나타난 바와 같이, 본 발명에 의하면 용이하며 또한 단시간에 복수의 전기 부품에 상이한 데이터를 기입할 수 있다.

Claims (23)

1. 복수의 전기 부품에 데이터를 기입하는 데이터 기입 장치에 있어서,

   상기 복수의 전기 부품 중 적어도 하나에 기입하는 상기 데이터를 복수 기억하는 데이터 기억부와,

   상기 데이터 기억부로부터 상기 복수의 전기 부품 중 적어도 하나에 기입하는 상기 복수의 데이터를 인출하여 순차로 발생시키는 데이터 발생부와,

   상기 전기 부품 중 적어도 하나에 대해 몇 번째로 발생하는 데이터를 당해 전기 부품에 기입할 것인지를 표시하는 순번 정보를 기억하는 데이터 순번 기억부와,

   발생된 상기 데이터의 순번을 카운트하는 카운터와,

   상기 카운터에 의해 카운트된 데이터의 순번과 상기 순번 정보가 일치하는 경우에, 당해 순번의 데이터를 당해 순번 정보에 해당하는 상기 전기 부품에 기입시키는 데이터 기입 제어부

   를 구비하는 것을 특징으로 하는 데이터 기입 장치.
2. 제1항에 있어서,

   상기 순번 정보를 설정하는 순번 설정부를 추가로 구비하는 것을 특징으로 하는 데이터 기입 장치.
3. 제1항 또는 제2항에 있어서,

   상기 데이터 발생부는 소정의 기준 클록에 기초하여 상기 각 데이터를 순차로 출력하고,

   상기 카운터는 상기 기준 클록에 기초하여 발생된 상기 데이터의 순번을 카운트하는

   것을 특징으로 하는 데이터 기입 장치.
4. 제3항에 있어서,

   상기 복수의 전기 부품 중 적어도 하나에 기입하는 데이터를 순차로 출력하는 것을 나타내는 순차 출력 패턴을 출력하는 순차 출력 패턴 출력부를 추가로 구비하고,

   상기 카운터는 상기 순차 출력 패턴 및 상기 기준 클록에 기초하여 상기 데이터의 순번을 카운트하는

   것을 특징으로 하는 데이터 기입 장치.
5. 제1항 내지 제4항 중 어느 한 항에 있어서,

   상기 카운터는 소정의 복수 비트의 카운터이고,

   상기 카운터에 의해 카운트된 상기 소정의 복수 비트로부터 데이터의 순번을 나타내는 비트를 선택하는 카운터 선택부를 추가로 구비하는

   것을 특징으로 하는 데이터 기입 장치.
6. 제1항 내지 제5항 중 어느 한 항에 있어서,

   순차로 발생되는 상기 데이터 각각을 상기 복수의 전기 부품에 병행하여 공급하는 병행 공급부를 추가로 구비하는 것을 특징으로 하는 데이터 기입 장치.
7. 제1항 내지 제6항 중 어느 한 항에 있어서,

   상기 전기 부품은 기입된 데이터를 유지할 수 있는 데이터 유지 메모리를 가지는 것을 특징으로 하는 데이터 기입 장치.
8. 제7항에 있어서,

   상기 데이터 유지 메모리는 플래쉬 메모리(flash memory)인 것을 특징으로 하는 데이터 기입 장치.
9. 제7항 또는 제8항에 있어서,

   상기 전기 부품은 당해 전기 부품에 입력되는 라이트 인에이블(write enable) 신호가 활성화(active)된 경우에 데이터를 기입하고,

   상기 데이터 기입 제어부는 상기 카운터에 의해 카운트된 데이터의 순번과 상기 순번 정보가 일치하는 경우에, 해당하는 상기 전기 부품에 대해 활성화된 상기 라이트 인에이블 신호를 출력하여 당해 순번의 데이터를 해당하는 상기 전기 부품에 기입시키는

   것을 특징으로 하는 데이터 기입 장치.
10. 제7항 또는 제8항에 있어서,

    상기 전기 부품은 당해 전기 부품에 입력되는 칩 셀렉트(chip select) 신호가 활성화된 경우에 동작 가능하게 되고,

    상기 데이터 기입 제어부는 상기 카운터에 의해 카운트된 데이터의 순번과 상기 순번 정보가 일치하는 경우에, 해당하는 상기 전기 부품에 대해 활성화된 상기 칩 셀렉트 신호를 출력하여 당해 순번의 데이터를 해당하는 상기 전기 부품에 기입시키는

    것을 특징으로 하는 데이터 기입 장치.
11. 복수의 전기 부품에 데이터를 기입하는 데이터 기입 장치에 있어서,

    상기 각 전기 부품은 상기 데이터를 기입하기 위한 기입 커맨드가 입력된 후에, 활성화된 라이트 인에이블 신호 또는 칩 셀렉트 신호와 대응되어 입력된 상기 데이터를 기입하는 처리를 행하고,

    상기 복수의 전기 부품 중 어느 하나에 입력하는 상기 데이터를 복수 기억하는 데이터 기억부와,

    상기 복수의 전기 부품에 동시에 상기 기입 커맨드를 공급하는 기입 커맨드 공급부와,

    상기 기입 커맨드를 공급한 후에 상기 데이터 기억부로부터 상기 복수의 전기 부품 중 어느 하나에 입력하는 복수의 상기 데이터를 인출하여 순차로 발생시키는 데이터 발생부와,

    상기 각 데이터를 기입할 상기 전기 부품에 상기 라이트 인에이블 신호 또는 상기 칩 셀렉트 신호를 활성화하여 순차로 공급함으로써, 상기 복수의 전기 부품에 상이한 데이터를 기입시키는 데이터 기입 제어부

    를 구비하는 것을 특징으로 하는 데이터 기입 장치.
12. 복수의 전기 부품에 데이터를 기입하는 데이터 기입 방법에 있어서,

    상기 복수의 전기 부품 중 어느 하나에 기입하는 상기 복수의 데이터를 순차로 발생시키는 데이터 발생 단계와,

    상기 전기 부품 중 적어도 하나에 대해 몇 번째로 발생하는 데이터를 당해 전기 부품에 기입할 것인지를 표시하는 순번 정보를 기억하는 데이터 순번 기억 단계와,

    발생된 상기 데이터의 순번을 카운트하는 카운트 단계와,

    상기 카운트 단계에 의해 카운트된 데이터의 순번과 상기 순번 정보가 일치하는 경우에, 당해 순번의 데이터를 당해 순번 정보에 해당하는 상기 전기 부품에 기입시키는 데이터 기입 제어 단계

    를 가지는 것을 특징으로 하는 데이터 기입 방법.
13. 전기 부품에 부여하는 시험 패턴 및 상기 전기 부품으로부터 출력될 것으로 기대되는 기대치 패턴을 발생시키는 패턴 발생기와, 상기 패턴 발생기에 의해 발생된 상기 시험 패턴을 상기 전기 부품의 전기적 단자의 핀 배열에 맞춰 재배치하는 핀 데이터 셀렉터와, 상기 핀 데이터 셀렉터로부터 출력된 상기 시험 패턴의 파형을 정형(整形)하는 파형 정형기와, 상기 파형 정형기에 의해 정형된 상기 시험 패턴을 복수의 상기 전기 부품에 부여하는 동시에, 상기 복수의 전기 부품으로부터 출력된 출력 신호를 수취하는 디바이스 접촉부와, 상기 디바이스 접촉부가 수취한 출력 신호와 상기 기대치 패턴을 비교하는 비교기를 구비하는 시험 장치에 있어서,

    상기 시험 패턴은 상기 복수의 전기 부품 중 적어도 하나에 기입하는 데이터와, 전기 부품의 동작을 제어하는 제어 신호를 포함하고,

    상기 패턴 발생기는 순차로 상기 시험 패턴을 출력하고,

    상기 전기 부품 중 적어도 하나에 대해 몇 번째로 발생하는 데이터를 당해 전기 부품에 기입할 것인지를 표시하는 순번 정보를 기억하는 데이터 순번 기억부와,

    발생된 상기 데이터의 순번을 카운트하는 카운터와,

    상기 카운터에 의해 카운트된 데이터의 순번과 상기 순번 정보가 일치하는 경우에, 상기 제어 신호를 당해 순번 정보에 해당하는 상기 전기 부품에 부여함으로써, 당해 순번의 데이터를 당해 전기 부품에 기입시키는 데이터 기입 제어부

    를 구비하는 것을 특징으로 하는 시험 장치.
14. 제13항에 있어서,

    상기 순번 정보를 설정하는 순번 설정부를 추가로 구비하는 것을 특징으로 하는 시험 장치.
15. 제13항 또는 제14항에 있어서,

    상기 데이터 발생기는 소정의 기준 클록에 기초하여 상기 시험 패턴을 순차로 출력하고,

    상기 카운터는 상기 기준 클록에 기초하여 발생한 상기 시험 패턴의 순번을 카운트하는

    것을 특징으로 하는 시험 장치.
16. 제15항에 있어서,

    상기 복수의 전기 부품 중 적어도 하나에 기입하는 데이터를 순차로 출력하는 것을 나타내는 순차 출력 패턴을 출력하는 순차 출력 패턴 출력부를 추가로 구비하고,

    상기 카운터는 상기 순차 출력 패턴 및 상기 기준 클록에 기초하여 상기 데이터의 순번을 카운트하는

    것을 특징으로 하는 시험 장치.
17. 제13항 내지 제16항 중 어느 한 항에 있어서,

    상기 카운터는 소정의 복수 비트의 카운터이고,

    상기 카운터에 의해 카운트된 상기 소정의 복수 비트로부터 데이터의 순번을 나타내는 비트를 선택하는 카운터 선택부를 추가로 구비하는

    것을 특징으로 하는 시험 장치.
18. 제13항 내지 제17항 중 어느 한 항에 있어서,

    순차로 발생되는 상기 시험 패턴 중의 데이터 각각을 상기 복수의 전기 부품에 병행하여 공급하는 병행 공급부를 추가로 구비하는 것을 특징으로 시험 장치.
19. 제13항 내지 제18항 중 어느 한 항에 있어서,

    상기 전기 부품은 기입된 데이터를 유지할 수 있는 데이터 유지 메모리를 가지는 것을 특징으로 하는 시험 장치.
20. 제19항에 있어서,

    상기 데이터 유지 메모리는 플래쉬 메모리인 것을 특징으로 하는 시험 장치.
21. 제19항 또는 제20항에 있어서,

    상기 전기 부품은 당해 전기 부품에 입력되는 라이트 인에이블 신호가 활성화된 데이터를 기입하고,

    상기 데이터 기입 제어부는 상기 카운터에 의해 카운트된 데이터의 순번과 상기 순번 정보가 일치하는 경우에, 상기 시험 패턴의 제어 신호로서 포함되어 있는 활성화된 상기 라이트 인에이블 신호를 출력하여 당해 순번의 데이터를 해당하는 상기 전기 부품에 기입시키는

    것을 특징으로 하는 시험 장치.
22. 제19항 또는 20항에 있어서,

    상기 전기 부품은 당해 전기 부품에 입력되는 칩 셀렉트 신호가 활성화된 경우에 동작 가능하게 되고,

    상기 데이터 기입 제어부는 상기 카운터에 의해 카운트된 데이터의 순번과 상기 순번 정보가 일치하는 경우에, 상기 시험 패턴의 제어 신호로서 포함되어 있는 활성화된 상기 칩 셀렉트 신호를 출력하여 당해 순번의 데이터를 해당하는 상기 전기 부품에 기입시키는

    것을 특징으로 하는 시험 장치.
23. 전기 부품에 부여하는 시험 패턴 및 상기 전기 부품으로부터 출력될 것으로 기대되는 기대치 패턴을 발생시키는 패턴 발생기와, 상기 패턴 발생기에 의해 발생된 상기 시험 패턴을 상기 전기 부품의 전기적 단자의 핀 배열에 맞춰 재배치하는 핀 데이터 셀렉터와, 상기 핀 데이터 셀렉터로부터 출력된 상기 시험 패턴의 파형을 정형하는 파형 정형기와, 상기 파형 정형기에 의해 정형된 상기 시험 패턴을 복수의 상기 전기 부품에 부여하는 동시에, 상기 복수의 전기 부품으로부터 출력된 출력 신호를 수취하는 디바이스 접촉부와, 상기 디바이스 접촉부가 수취한 출력 신호와 상기 기대치 패턴을 비교하는 비교기를 구비하는 시험 장치에 있어서,

    상기 각 전기 부품은 상기 데이터를 기입하기 위한 기입 커맨드가 입력된 후에, 활성화된 라이트 인에이블 신호 또는 칩 셀렉트 신호와 대응되어 입력된 상기 데이터를 기입하는 처리를 행하고,

    상기 시험 패턴은 상기 복수의 전기 부품 중 적어도 하나에 기입하는 데이터와, 전기 부품의 동작을 제어하는 라이트 인에이블 신호 또는 칩 셀렉트 신호를 포함하고,

    상기 복수의 전기 부품에 동시에 상기 기입 커맨드를 공급하는 기입 커맨드 공급부를 구비하고,

    상기 패턴 발생기는 상기 복수의 전기 부품에 동시에 상기 기입 커맨드가 공급된 후에 상기 복수의 전기 부품 중 어느 하나에 입력하는 복수의 상기 데이터를 상기 복수의 전기 부품에 순차로 공급하고,

    상기 각 데이터를 기입할 상기 전기 부품에 상기 라이트 인에이블 신호 또는 상기 칩 셀렉트 신호를 활성화하여 순차로 공급함으로써 상기 복수의 전기 부품에 상이한 데이터를 기입시키는 데이터 기입 제어부

    를 추가로 구비하는 것을 특징으로 하는 시험 장치.