KR20010012499A - 능동 표면상에 포스트를 구비한 전자적 구성요소 패키지 - Google Patents

능동 표면상에 포스트를 구비한 전자적 구성요소 패키지 Download PDF

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KR20010012499A
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Abstract

웨이퍼 레벨 공정을 사용하는 전자적 구성요소 패키지에 대한 방법 및 장치가 제공된다. 포스트(1935)는 전자적 구성요소의 기판의 능동 측면(1910)상에 형성된다. 전도층(1945)은 전자적 구성요소의 접촉 영역을 포스트(1935)의 최상부로 리드한다. 포스트(1935)의 최상부위의 전도층(1945)은 인쇄 회로 기판상의 트레이스에 부착하는 리드로써 동작한다.

Description

능동 표면상에 포스트를 구비한 전자적 구성요소 패키지{AN ELECTRONIC COMPONENT PACKAGE WITH POSTS ON THE ACTIVE SURFACE}
전자적 구성요소들은 서로 다른 디바이스와 그것들을 상호접속하기 위해 패키징된다. 전기 디바이스의 패키징은 보통 디바이스의 내부 회로와 외부 회로사이의 전원 및 접지연결을 제공하는 신호를 전송하는 접점을 포함한다. 종래 기술의 접점들의 몇몇예는 개별 다이오드 또는 저항의 종단에서 돌출한 와이어 본드, 또는 퓨즈의 종단에 위치된 금속 캡을 포함한다. 마이크로프로세서와 같은 정교한 전기 디바이스는 수백개의 접점을 요구할 수 있다. 그러한 디바이스는 보통 인쇄 회로에 장착한 다중 핀을 갖는 패키지로 생산된다. 전기 구성요소는 전형적으로 패키지에 위치되고, 전자적 구성요소상에 있는 각각의 접점 영역은 패키지상의 대응하는 핀에 와이어 본딩된다. 그러나 각각의 와이어 본드가 개별적으로 회로에 부가되기 때문에, 많은 수의 접점들로 인해 와이어 본딩이 비싸게 된다. 부가적으로, 와이어 본딩에 요구되는 정밀도때문에, 와이어 본딩은 단락회로가 되게하거나 또는 유사한 문제를 초래할 수 있다. 더우기, 와이어 본드는 와이어 길이로 인해 칩 성능을 감소시킬 수 있다.
와이어 본드의 문제를 해결하는 종래 기술의 한 방법은 플립플롭이다. 도 1a-1b는 플립칩으로 패키징된 종래 기술의 전자적 구성요소를 도시한다. 플립칩(110)은 집적회로(120;IC)와 IC(120)에 부착된 솔더 볼(140)을 포함한다. IC(120)는 솔더 볼(140)이 부착된 접촉 포인트를 갖는 종래의 집적회로이다. 플립칩(110)은 복수의 접촉 패드를 포함하는 기판(150)상에 위치된다. 플립칩(110)의 솔더 볼(140)은 기판상의 접촉 패드에 플립칩(110)을 부착하도록 리플로우된다. 기판(150)과 플립칩(110)간의 부정합 열팽창 계수(CTE)로 인한 납땜 결합 실패를 방지하기 위해, 솔더 볼(140)들 사이의 영역은 충진불량부(130)로 채워진다. 상기 충진불량부(130)는 IC(120)와 기판(150)사이에 주입된다. 상기 충진불량부(130), 기판(150), IC(120), 및 솔더 볼(140)은 단일 유닛을 형성한다.
솔더 볼(140)은 플립칩(110)이 기판(150)에 부착되도록하는 부착재로 동작한다. 플립칩(110)과 기판(150)의 실리콘은 보통 상이한 CTE를 가지며 열 사이클에 기인한 상이한 속도에서 팽창하고 수축한다. 상기 컴플라이언스의 부족이 실패의 원인이 된다. 충진불량부(130)는 일반적으로 컴플라이언스에 도움이 되지 못하지만, 다이, 납땜, 및 기판을 압박하여 CTE 부정합에 기인한 실패를 하지 않게 한다. 충진불량부(130)는 가외의 처리단계, 비용을 요구하고 다른 불리한점을 갖는다.
대부분의 플립칩은 솔더 볼에 가능한 손상을 주지않고 표준 시험 장치로 쉽게 시험될 수 없다. 이것은 시험하기 위해 더 고가의 장치를 요구하는 칩을 초래한다.
더우기, 플립칩(110)은 일반적으로 열 사이클을 견디기 위한 컴플라이언스 메카니즘을 갖고 있지 않다. 이 컴플라이언스의 부족은 실패의 원인이 된다.
더우기, 플립칩(110)은 일반적으로 다이의 표면상에 직접적으로 리드 연결부를 위치시킨다. 플립칩에는 컴플라이언스가 없기 때문에, 열 사이클은 다이 표면상에 상당한 스트레스의 원인이 될 수 있다. 따라서, 솔더 볼이 부착되는 결합 영역 또는 본드 패드아래에 직접적으로 능동 표면이 존재하지 않는다. 이것은 실리콘 실제 영역의 손실을 초래한다.
더우기, 대부분의 경우에 일단 충진불량부(130)가 부가되면 충진불량부(130)는 다이의 재작업을 방지한다. 다이가 제거될 수 있지만 더이상 사용할 수 없고 새로운 다이가 사용되어야 한다.
더우기, 대부분의 플립칩(110)은 각각의 다이상에 동일한 크기인 솔더 볼(140)을 사용한다. 이것은 전력을 위해 더 큰 솔더 볼의 사용과 개별 다이의 신호를 위해 더 작은 솔더 볼의 사용을 하지 못하게 한다. 동일 크기의 접속 표면(솔더 볼(140))을 갖는 것은 또한 플립칩이 히트 싱크에 대한 큰 접촉 영역을 제공하는 것을 못하게 한다.
본 발명은 전자적 구성요소 패키지에 관한 것이고, 더 상세하게 전자적 구성요소 패키지에 대한 웨이퍼 레벨 처리에 관한 것이다.
본 발명은 첨부된 도면이 제한적인 것이 아니라 예로써 도시되고, 동일 참조부호는 유사한 소자를 지칭한다.
도 1a-1b는 플립칩으로 패키지된 종래 기술의 집적회로의 최상부와 측면의 단면도를 각각 도시한다.
도 2a-2b는 본 발명이 구현되는 웨이퍼의 최상부와 측면의 단면도를 각각 도시한다.
도 3a-3b는 다이의 최상부와 측면의 단면도를 각각 도시한다.
도 4a-4b는 제 1 패시베이션층의 구비한 다이의 최상부와 측면의 단면도를 각각 도시한다.
도 5a-5b는 금속 빔을 구비한 다이의 최상부와 측면의 단면도를 각각 도시한다.
도 6a-6b는 제 2 패시베이션층을 구비한 다이의 최상부와 측면의 단면도를 각각 도시한다.
도 7a-7b는 캡을 구비한 다이의 최상부와 측면의 단면도를 각각 도시한다.
도 8a-8b는 얇은 캡을 구비한 다이의 최상부와 측면의 단면도를 각각 도시한다.
도 9a-9b는 트렌치를 구비한 다이의 최상부와 측면의 단면도를 각각 도시한다.
도 10a-10b는 제 3 패시베이션층을 구비한 다이의 최상부와 측면의 단면도를 각각 도시한다.
도 11a-11b는 접점을 노출하면서 에칭된 접촉 포인트에 걸친 등을 구비한 다이의 최상부와 측면의 단면도를 각각 도시한다.
도 12a-12b는 전도층을 구비한 다이의 최상부와 측면의 단면도를 각각 도시한다.
도 13a-13b는 코팅층을 구비한 다이의 최상부와 측면의 단면도를 각각 도시한다.
도 14a-14b는 회로의 후면상의 캡슐을 구비한 다이의 최상부와 측면의 단면도를 각각 도시한다.
도 15a-15c는 본 발명에 따라 처리된 기판의 능동 측면을 구비한 회로의 최상부, 하부, 및 단면도를 각각 도시한다.
도 16a-16c는 후면상에 트렌치를 구비한 도 15의 회로의 최상부, 하부, 및 단면도를 각각 도시한다.
도 17a-17c는 회로의 후면에 걸쳐 성막된 금속층을 구비한 도 16의 회로의 최상부, 하부, 및 단면도를 각각 도시한다.
도 18a-18c는 회로의 후면을 커버하는 캡슐을 구비한 도 17의 회로의 최상부, 하부, 및 단면도를 각각 도시한다.
도 19는 본 발명에 따라 처리된 완전한 다이의 일 실시예를 도시한다.
도 20은 본 발명에 따라 처리된 완전한 다이의 대체 실시예이다.
도 21a-21b는 본 발명에 따라 기판상에 구현된 저항의 측면 단면도와 최상부도를 각각 도시한다.
도 22a-22b는 본 발명에 따라 기판상에 구현된 커패시터의 측면 단면도와 최상부도를 각각 도시한다.
도 23a-23b는 본 발명에 따라 기판상에 구현된 인덕터의 측면 단면도와 최상부도를 각각 도시한다.
도 24a-24b는 본 발명에 따라 기판상에 구현된 다이오드의 측면 단면도와 최상부도를 도시한다.
발명의 개요 및 목적
본 발명의 목적은 웨이퍼 레벨에서 제조가능한 회로 패키지를 제공하는 것이다.
본 발명의 또 다른 목적은 유연성과 컴플라이언스를 제공하는 회로 패키지를 제공하는 것이다.
본 발명의 또 다른 목적은 리드가 사용될 목적으로 리드의 크기를 조절하기 위해 다양한 크기로 변경할 수 있는 리드 접속부를 제공하는 것이다.
본 발명의 또 다른 목적은 리드가 사용될 목적으로 리드의 크기를 조절하기 위해 다양한 크기로 변경할 수 있는 리드 접속부를 제공하는 것이다.
본 발명의 또 다른 목적은 회로를 보호하기 위해 패키지의 캡슐화를 제공하는 것이다.
본 발명의 또 다른 목적은 다이상에 본드 패드/결합 영역을 더 작게 하며 다이의 표면상에 직접적으로 있지 않는 리드 접속부와, 다이 표면상의 스트레스를 최소화하는 능력을 제공하는 것이다.
본 발명의 또 다른 목적은 칩 패키지에 집적 히트 싱크를 제공하는 것이다.
본 발명의 또 다른 목적은 표준 시험 장치를 사용하는 웨이퍼 레벨에서 패키지된 전자적 구성요소를 시험하는 능력을 제공하는 것이다.
웨이퍼 레벨 처리를 사용하는 전자적 구성요소 패키지에 대한 방법 및 장치가 개시된다. 전자적 구성요소의 기판의 능동 측면이 노출된 접촉 포인트를 남겨놓고 절연층에 의해 커버된다. 포스트는 전자적 구성요소 기판의 능동 측면상에 위치된다. 집적회로의 접촉 포인트와 접촉하는 전도층은 상기 포스트위에 성막된다. 포스트의 최상부에 있는 전도층은 패키지를 인쇄 회로 기판상의 트레이스에 접속하기 위한 것이다.
본 발명의 다른 목적, 특징, 및 이점은 다음에 이어지는 상세한 설명과 첨부된 도면으로부터 명백해질 것이다.
웨이퍼 레벨 처리를 사용하는 전자적 구성요소 다이를 패키징하는 방법 및 장치가 개시된다.
도 2는 본 발명의 실시예가 구현될 수 있는 웨이퍼를 도시한다. 웨이퍼(210)는 완전히 처리된 전자적 구성요소를 포함하는 전자적 구성요소 웨이퍼이다. 전자적 구성요소는 집적회로, 집적 수동 네트워크, 또는 개별 구성요소를 포함할 수 있다. 다양한 크기의 웨이퍼가 사용될 수 있다. 웨이퍼(210)의 한 영역(220)이 더 좋은 이미지를 위해 확대된다. 영역(220)은 대시 라인으로 도 2에서 윤곽이 그려진 하나의 전자적 구성요소(230)를 포함한다. 실제 구현에서, 그러한 라인은 볼 수 없다. 전자적 구성요소(230)는 복수의 접촉 패드(240)를 포함한다. 그러한 접촉 패드는 알루미늄과 같은 금속으로 만들어진다. 처리되는 바와 같이 진행하는 처리 단계는 전자적 구성요소(230)를 도시한다.
도 3-13은 전자적 구성요소의 공정을 도시한다. 일 실시예에서 아래에 도시된 공정은 웨이퍼가 개개의 다이로 분리되기 전의 웨이퍼 레벨에서 발생한다. 웨이퍼 레벨 패키징은 공정이 다중 다이에 대해서 동시에 일어나고 다이를 각각 조절하는 것을 요구하지 않기 때문에 이점이 있다. 더우기, 다이가 동일한 공정에서 준비가 되기 때문에 공정의 균일성이 보장된다. 그러나, 아래의 도면은 단일 다이를 도시하지만, 공정이 웨이퍼 레벨이고 실질적으로 동시에 웨이퍼상의 모든 다이에 일어난다는 것이 이해된다.
도 3a-3b는 전자적 구성요소 다이를 도시한다. 일 실시예에서, 전자적 구성요소는 집적회로, 전기회로, 능동 개별 전자적 구성요소, 수동 개별 전자적 구성요소, 또는 다른 유사한 디바이스이다. 다이(310)는 기판상에 복수의 접촉 포인트(320)를 구비한 처리된 전자적 구성요소이다. 기판은 실리콘, 갈륨 아세나이드, 실리콘 게르마늄, 실리콘 카바이드, 갈륨 인화물, 세라믹 물질, 사파이어, 석영, 또는 다른 기판 물질일 수 있다. 접촉 포인트는 본딩 패드 또는 유사한 위치에 있다. 일 실시예에서, 접촉 포인트(320)는 알루미늄이다. 대안으로, 접촉 포인트(320)는 어떤 전도성 금속이다.
도 4a-4b는 제 1 패시베이션층(410)을 구비한 다이를 도시한다. 패시베이션층(410)은 스피닝, 증착, 또는 다른 공지된 방법으로 성막된다. 일 실시예에서, 패시베이션층(410)은 폴리이미드이다. 대안으로, 패시베이션층(410)은 실리콘 질화물, 실리콘 2산화물, 에폭시, 플라스틱, 수지, 테프론, 실리콘 산화물, 실리콘, 폴리실리콘, 비결정 실리콘, 알루미늄, 다이아몬드, 또는 다른 절연 물질로 만들어 진다. 회로 전체가 패시베이션층(410)으로 커버된다. 대안으로, 패시베이션층(410)은 에칭함으로써 접촉 포인트(320)으로부터 제거된다. 대안으로, 패시베이션층(410)은 마스킹을 사용하여 성막되고, 노출된 접촉 포인트(320)를 남겨 놓는다. 일 실시예에서, 현재의 패키징 공정은 이 포인트에서 시작한다. 제 1 패시베이션층(410)은 전자적 구성요소의 형성동안 성막된다.
도 5a-5b는 금속 빔(510)을 구비한 다이를 도시한다. 금속 빔(510)은 패시베이션층(410)위에 성막되고, 접촉 포인트(320)와 전기적으로 접촉한다. 일 실시예에서, 티타늄 텅스텐/금(TiW/Au)같은 장벽 금속은 회로 전체에 걸쳐 성막된 제 1 스퍼터이다. 장벽 금속은 금속들 사이에 장벽층을 제공하고 금속 빔(510)의 부착을 향상시킨다. 금속 빔(510)의 성막후에, 장벽 금속층은 전자적 구성요소(300)의 잔여 영역으로부터 에칭된다. 금속 빔(510)은 아래에 설명되는 바와 같이 포스트가 성막된 위치에 인접한 위치로 접촉 포인트(310)을 리드하기 위해 성막된다. 접촉 포인트(310)가 올바른 위치에 있다면, 이 단계는 생략된다. 금속 빔(510)은 금, 은, 니켈, 티타늄, 알루미늄, 구리, 플라티늄, 또는 다른 전도성 금속으로 만들어진다. 일 실시예에서, 금속 빔(510)은 전자적 구성요소의 종단으로 뻗어있다. 일 실시예에서, 금속 빔(510)은 두께가 4-8 미크론이다.
도 6a-6b는 제 2 절연층(610)을 구비한 다이를 도시한다. 제 2 절연층(610)은 패시베이션층(410)과 금속빔(510)에 걸쳐 성막된다. 일 실시예에서, 절연층(610)은 폴리이미드층이고, 스피닝함으로써 성막된다. 대안으로, 제 2 절연층(610)은 패시베이션층(410)에 대해 리스트된 어떤 물질로 만들어 질 수 있다. 일 실시예에서, 절연층(610)은 전자적 구성요소(300) 전부를 커버한다. 또 다른 실시예에서, 절연층(610)은 모든 금속빔(510)에 걸쳐 성막되는 것은 아니다. 오히려, 금속빔(620)의 몇몇 부분은 커버되지 않은 채로 있다. 대안으로, 절연층(610)은 전자적 구성요소 전체에 걸쳐 성막되고 금속빔(620)의 부분으로부터 에칭된다. 일 실시예에서 습식 에칭은 절연층(610)에서 떨어져서 에칭하도록 사용된다. 대안으로 건식 에칭이 사용된다.
도 7a-7b는 캡(710)을 구비한 다이를 도시한다. 캡(710)은 전자적 구성요소(300)에 부착되어 전자적 구성요소(300) 전체를 커버한다. 일 실시예에서, 전자적 구성요소는 절연층(740)으로 커버되고, 캡(710)의 하부는 또 다른 절연층(730)으로 커버된다. 일 실시예에서, 두개의 절연층(730,740)은 부분적으로 경화된다. 그러한 부분적인 경화는 절연층(730,740)을 더 강하게하고 산 에칭에 더 저항성 있는 절연층(730,740)을 만든다. 부분적인 경화는 가열, 자외선 조사, 또는 유사한 기술로써 이루어진다. 경화에 사용하는 기술은 절연에 사용되는 물질에 의존한다. 부분적으로 경화한 후에, 절연층(730)으로 커버된 캡(710)은 절연층(740)으로 커버되고 함께 결합된 전자적 구성요소(300)의 최상부에 위치된다. 절연층(730,740)은 접착제로써 동작하고, 함께 접착층(750)을 형성한다. 대안으로, 캡(710)은 성장되거나 또는 스퍼터 성막된다.
도 8a-8b는 얇은 캡(810)을 구비한 다이를 도시한다. 캡(710)은 얇은 캡(810)을 형성하도록 얇아진다. 일 실시예에서, 캡(710)은 분사되고 에칭된다. 대안으로, 캡(710)은 그라인딩, 에칭, 또는 공지된 기술에 의해 얇아진다. 결과적으로 얇은 캡(810)은 컴플라이언스와 요구되는 스탠드오프에 의존하면서, 높이가 대략 3-15 밀(밀)이다. 대안으로, 초기 캡(710)은 이러한 단계를 요구하지 않고 충분히 얇아질 수 있다. 대안으로, 이 단계는 생략된다.
도 9a-9b는 트렌치(930)를 구비한 캡(810)을 도시한다. 얇은 캡(810)이 패터닝된다. 일 실시예에서, 패터닝은 습식 에칭을 사용하여 이루어진다. 트렌치(930)는 포스트(910)와 중심 영역(920)을 정의한다. 얇은 캡(810)이 이 트렌치(930)에서 떨어져서 접착층(750)까지 에칭된다. 트렌치(930)는 접촉 영역(310) 도는 금속빔(510)에 걸쳐 접착층(750)을 노출시키도록 위치된다. 일 실시예에서, 포스트(910)는 가장 좁은 곳의 크기가 대략 4 밀 곱하기 4 밀이다. 포스트(910)의 크기는 사용되는 장치의 최소 작업 크기와 회로의 요구 안정성까지 제한된다. 일 실시예에서 포스트(910)의 기본 크기는 적당한 부착과 안정성을 확실하게 하기 위해 최대화된다. 트렌치(930)는 폭이 대략 8 밀이고, 각각의 포스트(910) 주위가 에칭된다. 따라서, 회로의 잔여 영역이 중심 영역(920)에 의해 커버된다. 대안으로, 중심 영역(920)이 단지 포스트(910)를 남겨놓고 에칭된다. 일 실시예에서, 포스트(910)는 두께가 4-6 밀이다.
도 7a-9b는 본 발명에 사용되는 포스트(910)를 형성하는 한 방법을 도시한다. 대안인 방법은 캡슐 물질로부터 포토포밍(photoforming) 포스트(910)를 포함한다. 그러한 물질은 포스트(910)에서 접착성있는 부가 컴플라이언스를 제공한다. 대안으로, 포스트(910)는 캡(710)에 관계하여 상기에 설명된 플라스틱, 금속, 또는 다른 물질같은 물질이다. 일 실시예에서, 컴플라이언스를 갖는 물질은 포스트(910)를 형성하기 위해 사용된다. 그러한 포스트(910)는 상기에 설명되는 바와 같이 성장, 사전제조와 부착, 스텐실(stencil)함으로써 형성되거나 또는 해당분야에서 공지된 다른 수단에 의해 만들어 질 수 있다. 일 실시예에서, 포스트(910)는 실리콘, 갈륨 아세나이드, 실리콘 게르마늄, 실리콘 카바이드, 갈륨 인화염, 세라믹 물질, 사파이어, 석영, 또는 다른 기판 물질로 만들어진다. 대안으로, 포스트(910)는 폴리머 플라스틱, 패턴 플라스틱, 에폭시, 유리, 테플론, 실리콘 2산화물, 폴리실리콘, 또는 아래에 설명된 전도층에 대한 기술적 지원을 제공할 수 있는 어떤 다른 물질로 만들어진다. 결과물은 금속빔(510) 또는 접촉 포인트(320)에 인접하여 위치된 포스트이다.
도 10a-10b는 제 3 절연층(1010)을 구비한 다이를 도시한다. 제 3 절연층(1010)은 트렌치를 커버하는 전자적 구성요소(300) 전체에 걸쳐 성막된다. 오버레잉 절연층(1010)은 위치에서 포스트(910)를 유지하기 위한 것이고 컴플라이언스를 더 제공하기 위한 것이다. 일 실시예에서, 제 3 절연층(1010)은 폴리이미드층이고, 스피닝에 의해 성막된다. 일 실시예에서, 이 단계는 생략된다.
도 11a-11b는 접점(1110)을 노출시키면서, 제거된 접촉 포인트(320)에 걸쳐 층을 구비한 다이를 도시한다. 접점(1110)은 접촉 포인트(320) 또는 금속빔(510)일 수 있다. 구멍은 절연층(1010)과 접착층(750)을 포함하는 층들을 통하여 밑에 있는 금속까지 에칭된다. 일 실시예에서, 이것은 절연층(1010)을 제거하기 위해 포토 이미징을 사용하고 접착층(750)을 제거하기 위해 건식 에칭을 사용함으로써 이루어진다.
도 12a-12b는 전도층(1210)을 구비한 다이를 도시한다. 전도층(1210)은 포스트(910)와 접점(1110)의 노출된 부분위에 성막된다. 일 실시예에서, 전도층(1210)을 성막하기에 앞서 티타늄 텅스텐/금(TiW/Au)같은 장벽 금속은 회로 전체에 걸쳐 성막된 제 1 스퍼터이다. 장벽 금속은 금속들 사이에 장벽층을 제공하고 전도층(1210)의 부착을 향상시킨다. 전도층(1210) 성막후에, 장벽 금속층은 전자적 구성요소의 잔여영역으로부터 멀어지면서 에칭된다.
일실시예에서, 전도층(1210)은 제 1 금층(1230), 니켈층(1240), 및 플래시 금층(1250)으로 구성되어 있다. 일실시예에서, 니켈층(1240)은 무전 성막법을 이용하여, 즉 화학적 환원법에 의해 성막된다. 일실시예에서, 제 1 금층(1230)은 4-8 미크론 두께이고 니켈층(1240)은 4-6 미크론 두께이다. 금층(1230)은 납땜 이음 신뢰성에 영향을 줄 수 있어 납땜부와 접촉하지 않도록 하여야 하기 때문에 니켈층(1240)이 사용된다. 그러나, 니켈층(1240)은 산화에 민감하다. 일실시예에서, 산화를 피하기 위해서, 플래시 금층(1250)은 니켈층(1240)위에 성막된다. 전도층(1210)은, 중심영역(920)을 히트 싱크로서 사용하기 위해, 중심영역(920)위에 추가로 성막될 수 있다. 대안으로, 중심영역(920)은 니켈 및 플래시 금층등과 같은 상이한 금속으로 커버되거나, 금속 코팅층없이 남게 된다.
도 13a-13b는 코팅층(1310)을 가진 다이를 도시하고 있다. 코팅층(1310)은 금속 빔(620)을 커버하기 위해, 전자적 구성요소을 보호하기 위해, 회로의 전기 전도성 영역을 커버하기 위해 사용된다. 일실시예에서, 코팅층(1310)은 포스트(910)의 경화 최상부와 중심영역(920)의 최상부에 성막되어 있지 않다. 따라서, 포스트(910)의 경화 최상부는 전기 전도성 상태로 남아 있다. 코팅층(1310)은 마스킹 공정을 이용하여 성막된다. 대안으로, 코팅층(1310)은 전체 회로위에 균일하게 성막되고, 포토 이미징 기술을 이용하여 포스트(910)의 최상부와 중심영역(920)으로부터 제거된다. 일실시예에서, 코팅층(1310)은 폴리이미드인 캡슐이다. 대안으로 코팅층 (1310)은 에폭시이다.
도 14a-14b는 캡슐를 가진 다이를 도시하고 있다. 전자적 구성요소(300)의 후면이 노광되어, 실리콘의 후면이 짧게 썰어지거나 다른 방법으로 손상되는 위험성이 있다. 캡슐(1410)는 이러한 발생을 방지하기 위해 사용된다. 일실시예에서, 캡슐(1410)는 에폭시이다. 대안으로, 다른 물질이 사용될 수 있다. 일실시예에서, 개별 다이사이의 영역은 캡슐(1410)의 성막에 앞서 부분적으로 절단된다. 이로 인해, 캡슐는 전자적 구성요소의 후면뿐만 아니라 측면도 커버할 수 있다.
도 15a-15c는 회로, 회로(1510)에 인접한 일부 영역을 도시하고 있다. 회로 (1510)는 도 3-14에 대해 위에서 설명된 공정에 따라 처리된다. 도 15a의 정면도 (1510)는 포스트(1520)상의 전도층(1580)을 도시하고 있다. 포스트(1520)간의 트렌치(1540)는, 적절히 포스트(1520)를 지지하고 일시적 단락 회로로부터 전도성 영역을 보호하는 캡슐(1550)로 코팅된다. 포스트(1520)상의 전도층(1580)는 금속 빔(1570)과 접촉하고, 전자적 구성요소의 표면에서 접촉영역(1530)과 전기적으로 연결되어 있따. 전자적 구성요소상에서 어떠한 접촉영역(1530)과도 접촉하지 않는 금속 영역(1575)일 수 있다. 일실시예에서, 금속 빔(1570,1575)은 대략 3-12 밀만큼 회로(1510)의 말단으로 뻗어 있다. 일실시예에서, 웨이퍼상의 각 회로사이는 대략 10 밀이다. 이러한 10밀에서, 하부 능동 영역이 존재하지 않는다. 반도체 기판의 도 15b의 후면(1560)은 얇다. 일실시예에서, 반도체 기판의 후면(1560)은 3-10 밀로 얇게 도니다. 일반적으로, 반도체 기판(1590)은 상대적 얇지만 기판 부근에 능동 소자만을 가지고 있다. 기판(1590)의 두께는 공정을 간단하게 한다. 반도체 기판(1590)은 분사, 그라인딩, 에칭, 및 다른 공지 기술에 의해 얇게 된다. 반도체(1590)의 에칭된 후면(1560)은 상대적으로 평평한 반도체 표면이다.
도 16a-16c는 트렌치(1620)를 가진 도 15의 회로를 도시하고 있다. 트렌치는 전자적 구성요소상에, 실질적으로 금속 빔(1575) 아래에 위치한다. 트렌치(1620)위에 존재하는 금속 빔(1575)은 어떠한 접촉 영역(1530)과도 전기적으로 연결되어 있지 않다. 일실시예에서, 트렌치(1620)는 두 단계의 공정으로 형성된다. 먼저, 금속 빔(1575)에서 거의 아래로 절단하기 위해 절단 블레이드가 사용된다. 일실시예에서, 절단 블레이드는 2 또는 4 밀의 블레이드이다. 그 다음, 이러한 절단된 부분은 트렌치(1620)를 금속 빔(1575)으로 향하도록 추가 에칭된다. 습식 에칭인 이러한 에칭은 트렌치(1620)를 넓고 깊게 한다. 일실시예에서, 트렌치(1620)는 대략 3-8 밀의 폭이고, 트렌치(1620)의 바닥(1630)은 포스트(1520)의 말단으로부터 대략 1-3 밀이다. 일실시예에서, 사용된 에칭이 트렌치(1620)를 형성하기 충분히 정확하다면 절단 단계는 건너띈다. 절단은 에칭을 보다 정밀하게 방향성있게 한다.
도 17a-17c는 회로의 바닥(1630)위에 금속층(1720)이 성막된 도 16의 회로를 도시하고 있다. 일실시예에서, 금속층(1720)은 회로의 전체 후면(1560)을 커버한다. 대안으로, 금속층(1720)은 회로의 후면(1560)의 일부만을 커버할 수 있다. 금속층(1720)은 적어도 하나의 금속 빔(1575)과 전기적으로 연결되어 있다. 일실시예에서, 금속층(1720)은 금속 빔(1570,1575) 일부와 접촉한다. 특히, 접지로서 사용되는 금속 빔(1575)만이 금속층(1720)에 전기적으로 접속되어 있다. 더욱이, 금속층(1720)은 드레인을 사용하는 회로의 드레인으로서 추가로 작용할 수 있다. 금속층(1720)은 히트 싱크로서 추가로 작용할 수 있다. 일실시예에서, 금속층(1720)은 니켈 도금층이다. 일실시예에서, 금속층(1720)은 산화를 방지하기 위해, 플래시 금층으로 추가로 커버된다.
도 18a-18c는 캡슐(1820)이 회로의 후면(1560)을 커버하는 도 17의 회로를 도시하고 있다. 일실시예에서, 캡슐(1820)은 에폭시이다. 일실시예에서, 캡슐 (1820)의 성막에 앞서, 트렌치없이 회로의 측면을 절단하는데 두꺼운 블레이드가 사용된다. 두꺼운 절단 블레이드는, 일실시예에서, 6밀의 블레이드는 캡슐(1820)로 커버된 슬롯(1830)을 형성한다. 캡슐(1820)은 반도체 부품의 측면의 일부와 후면(1560)을 주위 환경과 추가 공정으로부터 보호하면서 커버한다. 캡슐(1820)은, 회로의 후면(1560)이 실질적으로 평평하도록 트렌치(1620)와 슬롯(1830)을 또한 커버한다. 이로 인해 회로의 추가 조작을 간단하게 하고, 보다 단단하게 한다.
일실시예에서, 도 15-18에 도시된 공정은 기판의 작동면상에 포스트를 형성하기에 앞서 실행될 수 있다. 이러한 방식으로, 포스트상의 전도층 또는 포스트를 손상할 위험성은 최소화된다. 단순하게, 이 예에서는, 작동면과 후면 공정은 분리되어 있다.
도 19는 본 발명에 따라 처리된 다이의 일실시예를 도시하고 있다. 기판 (1910)은 복수의 접점(1920)을 가진 전자적 구성요소을 포함한다. 접점(1920)간 영역은 패시베이션층(1970)으로 커버된다. 금속 빔(1925)은 접점(1920) 위에 입히고, 접점(1920)을 지나 뻗어 있다. 금속 빔(1925)은, 드레인이 필요하지만 하부 접점(1920)이 없는 위치에 추가로 배치될 수 있다. 일실시예에서, 금속 빔(1925)은 금으로 구성되어 있다. 일실시예에서, 금속 빔(1925)은 기판(1910)의 에지로 뻗어 있다.
금속 빔(1925)간의 영역은 절연층(1930)으로 커버되어 있다. 일실시예에서, 절연층(1930)은 폴리이미드이다.
포스트(1935)는 절연층(1930)에 오버레이되고, 금속 빔(1925)상에 부분적으로 오버레이된다. 포스트(1935)는 전자적 구성요소의 기판의 작동면에 접착된 캡을 에칭함으로써 형성된다. 대안으로, 포스트(1935)는 포스트(1935)의 물질상에 스텐실함으로써 캡슐로부터 형성된다. 대안으로, 포스트(1935)는 개별 공정으로 형성되고 전자적 구성요소에 부착된다. 대안으로, 포스트(1935)를 성막하는데 포토리소그래피, 마스킹, 또는 다른 공지 기술이 사용된다.
포스트(1935)는 금으로 이루어진 전도층(1945)으로 커버된다. 전도층(1945)는 금속 빔(1925)과 전기적으로 연결되어 있다. 따라서, 포스트(1935)의 최상부에 성막된 전도층(1945)은 전자적 구성요소의 접점(1920)과 전기적으로 연결되어 있다.
중심부(1940)는 포스트(1935)와 동일 시간에 처리된다. 중심부(1940)의 최상부는 금속층(1950)으로 커버되고, 이것은 기판(1910)으로부터 열을 외부로 전도하는 히트 싱크로서 작용할 수 있다. 일실시예에서, 금속층(1950)은 전도층(1945)와 동일 물질이고, 동일 공정 사이클로 성막된다.
포스트(1935)와 중심부(1940)사이의 영역은 금속 빔(1925)을 절연하기 위해, 그리고 적절히 포스트(1935)를 지지하기 위해, 폴리이미드와 같은 캡슐(1975)로 커버된다.
기판(1910)의 후면은 트렌치(1980)을 형성하도록 에칭된다. 트렌치(1980)는 금속 빔(1925)이 노출되어 있는 금속 빔(1925)의 후면으로 뻗어 있다. 후면 전도층 (1960)는 트렌치(1980)의 측면을 포함한 기판(1910)의 후면을 커버한다. 후면층 (1960)은 접점(1920)과 접촉하지 않는 금속 빔(1925)의 적어도 일부와 전기적으로 연결되어 있다. 후미층(1960)은 필요하다면 드레인 및/또는 히트 싱크로서 작용할 수 있다.
여기서 전기 전도성인 다이의 후면은 절연하고 보호하기 위해 캡슐(1965)에 의해 커버된다. 일실시예에서, 캡슐(1965)는 스텐실함으로써 오버레이되고 이것은 에폭시이다. 캡슐(1965)는 다이의 경화 후면을 보호하도록 설계되어 있다. 캡슐(1965)는 다이의 적어도 일부의 측면을 추가로 커버한다. 캡슐(1965)는 실질적으로 평평한 회로의 후면을 형성하는 트렌치(1960)을 추가로 커버한다.
도 20는 본 공정으로 처리되는 최종 다이의 대체 실시예이다. 기판(2010)는 전자적 구성요소이다. 전자적 구성요소의 접촉 영역(2015)은 다이의 표면상에서 노출된다. 패시베이션층(2020)은 접점(2015)사이의 영역을 커버한다. 접착층(2025)은 기판(2010)에 포스트(2030)와 중심부(2036)를 부착시킨다. 포스트(2030) 또는 중심부 (2035) 어떤 것도 전체적으로 접촉 영역(2015)을 커버하지 못한다. 일실시예에서, 접착층 (2025)은 에폭시이다. 절연층(2040)은 포스트(2030)와 중심부(2035)를 포함하는 회로에 오버레이된다. 포스트(203)는 서로 상이한 크기이고, 각 포스트(2030)의 크기는 포스트(2030)의 사용에 따라 다르다. 절연층(2040)은 접촉 영역(2015)을 커버하지 못한다. 이러한 절연층(2040)은, 회로가 결과적으로 고정되는 인쇄 회로 기판의 확장과 수축의 결과로서 회로에 작용되는 힘을 감소시키면서, 회로에 컴플라이언스가 제공된다. 전도층(2045)은 접촉 영역(2015)위에, 그리고 절연층(2040)위의 포스트 (2030)의 측면과 최상부위에 성막된다. 전도층(2045)은 접촉 영역(2015)과 전기적으로 연결되어 있다. 일실시예에서, 전도층(2045)은 티타늄 텅스텐 및 금의 제 1 장벽층이고, 금으로 이루어진 제 2 층이다.
중심부(2035)의 최상부는 제 1 전도층(2045)과 동일할 수 있는 제 2 전도층 (2050)으로 추가로 코팅될 수 있다. 등각 코팅층(2050)은, 포스트(2030)의 최상부상에 전도층(2045)가 존재하고, 노출된 중심부(2035)의 최상부상에 전도층(2050)이 존재하는 회로의 면위에 성막된다. 코팅층(2055)은 접촉 영역(2015)과 전도층 (2045)을 보호하고, 적절히 포스트(2030)를 고정하는데 도움이 된다. 노출상태인 전도층(2045)의 영역은 접촉층(2065)로 커버될 수 있다. 접촉층(2065)는, 회로가 인쇄 회로 기판상에 부착될 때, 인쇄 회로 기판상에 납땜과 트레이스를 접촉시키기 위한 것이다.
회로의 후면은 캡슐(2060)에 의해 보호된다. 캡슐(2060)는 회로의 후면의 손상을 방지한다.
본 패키지 발명은 여러 목적으로 사용된다. 종래의 전자적 구성요소을 패키지하는데 사용된다. 패키지 발명의 구조를 이용하는 일부 특정 응용예가 아래에 설명된다.
도 21a-21b는 본 발명에 따라 기판상에 구현된 저항을 도시하고 있다. 기판 (2110)는 실리콘이거나, 다른 공지 기판 물질이다. 패시베이션층(2115)은 기판위에 성막된다. 패시베이션층(2115)은 도 5를 참조하여 설명된 절연층이다.
박막(2120)은 패시베이션층위에 성막된다. 박막(2120)은 바람직한 저항값에 대응하는 길이를 가진 좁은 선으로 성막되어 있다. 일실시예에서, 박막(2120)은 직사각형으로 성막된다. 박막(2120)의 형태는 유도를 최소하도록 설계되고 변형된다. 박막(2120)은 저항으로서 작용한다. 일실시예에서, 박막(2120)은 탄타늄 질화물이다. 대안으로, 박막(2120)은 니크롬, 산화 주석, 또는 다른 공지 박막 물질이다.
접촉 영역(2125)은 박막(2120)위에 위치한다. 접촉 영역(2125)은, 전도층 (2140)이 결합된 박막상의 위치에 지정되어 있다. 일실시예에서, 접촉 영역(2125)은 박막(2120)의 하나의 끝단에 있다. 패시베이션층(2130)은 접촉 영역이 노출된 제 1 패시베이션층(2115)을 커버한다. 포스트(2135)는 패시베이션층(2115)에 오버레이된다. 포스트(2135)는 실리콘, 금속, 플라스틱, 또는 전도층(2140)을 구조적으로 지지할 수 있는 다른 물질로 구성되어 있다. 전도층(2140)은 포스트(2135)에 오버레이되고, 접촉 영역(2125)과 전기적으로 연결되어 있다. 전도층(2140)은 금, 또는 금과 니켈층이다. 포스트(2135)사이의 영역은 고정 패시베이션층(2145), 일실시예에서는 폴리이미드와 같은 캡슐로 커버된다. 고정 패시베이션층(2145)은 포스트 (2135)를 적절히 유지하기 위한 것이고, 포스트(2135)의 측면상의 접촉 영역(2125)과 전도층(2140)을 전기적으로 절연하기 위한 것이다. 전도층(2140)은 금 플래시에 의해 커버된 니켈과 같은 접촉층(2150)에 의해 접촉 영역에서 추가로 커버된다. 접촉층(2150)은 인쇄 회로 기판와 접촉한다. 따라서, 박막(2120)에 의해 형성된 저항은 패키지되고 단일 공정으로 형성된다. 이러한 공정은 기판상에 저항을 형성할 때 일반적으로 필요한 알루미늄 접촉의 형성과 와이어 배선을 필요로 하지 않는다.
도 22a-22b는 본 발명에 따라 기판(2210)상에 구현된 커패시터를 도시하고 있다. 패시베이션층(2215)은 기판(2210)상에 성막된다. 기판(2210)은 다른 전자적 구성요소을 포함할 수 있다. 본 발명의 커패시터는 전자적 구성요소의 일부인 하나의 접촉 영역위에 성막되지 않는다. 박막(2220)은 패시베이션 층(2215)위에 성막된다. 박막 (2220)은 커패시터를 형성하는 플레이트중 하나이다. 접촉 영역(2225)은 박막 (2220)상에 표시되어 있다. 절연층(2230)은 금속층(2220)과 패시베이션층(2215)사이에 오버레이되지만, 접촉 영역(2225)이 노출되어 있다. 절연층(2230)은 커패시터에 대한 유전체로서 작용한다.
포스트(2235)는 절연층(2230)에 오버레이된다. 포스트(2235)는 포스트(2235)에 오버레이된 전도층(2240)을 지지하도록 설계되어 있다. 한편으로, 전도층(2240)은 확장된 전도층(2245)을 형성하는 포스트(2235)로부터 뻗어 있다. 확장된 전도층 (2245)은 박막(2220)에 실질적으로 평행하고, 절연층(2230)위에 뻗어 있다. 다른 한편으로, 전도층(2240)은 포스트(2235)에서 박막(2240)상의 표시된 접촉 영역 (2225)으로 진행한다. 확장된 전도층(2245)은 커패시터의 제 2 플레이트를 형성한다. 박막(2220), 절연층(2230), 및 확장된 전도층(2245)은 함께 커패시터를 형성한다. 포스트(2235)사이의 영역은, 폴리이미드와 같은 캡슐인 고정된 패시베이션층 (2250)으로 커버된다. 고정된 패시베이션층(2250)은 적절히 포스트(2235)를 유지하기 위한 것이다. 접촉층(2255)은 전도층(2240)을 보호하도록 설계된다. 포스트 (2235)의 최상부에 있는 접촉층(2255)이 인쇄 회로 기판와 접촉하도록 배치된다.
도 23a-23b는 본 발명에 따라 기판상에 구현된 인덕터를 도시하고 있다. 패시베이션층(2320)은 기판(2310)상에 성막된다. 절연층(2330)은 패시베이션층(2320)상에 성막된다. 내부 포스트(2360)와 외부 포스트(2370)는 절연층(2330)에 오버레이되어 있다. 도전층(2350)는 포스트(2360,2370)의 최상부에 성막된다. 전도층(2350)는 절연층(2330)상에 패턴 전도층(2355)으로서 추가로 성막되어 있다. 일실시예에서, 패턴 전도층(2355)은 중앙 포스트(2360)에서 외부 포스트(2370)으로 뻗어 있는 나선형의 패턴상에 성막된다. 나선형의 패턴은 패턴 전도층(2355)에 인덕턴스를 유도한다. 따라서, 패턴 전도층(2355)의 패턴 형태는 필요한 인덕턴스를 가지도록 설계된다. 포스트(2360,2370)사이의 영역은 폴리이미드와 같은 캡슐인 고정 패시베이션층(2380)으로 커버된다. 고정 패시베이션층(2380)은, 적절히 포스트(2360,2370)를 지지하기 위한 그리고 포스트(2360,2370)의 측면상에 전도층(2350)과 패턴 전도층(2355)을 절연하기 위한 것이다. 전도층(2390)은 포스트(2360,2370)상의 전도층 (2380)상에 추가로 성막될 수 있다. 접촉층(2390)은 전도층(2380)을 보호하도록 설계된다. 포스트(2235)의 최상부에 있는 접촉층(2390)은 인쇄 회로 기판와 접촉하게 배치되어 있다.
도 24a-24b는 본 발명에 따라 기판상에 구현된 다이오드를 도시하고 있다. 기판(2410)은 기판에 매입된 PN 접합부(2415)를 가지고 있다. PN 접합부(2415)는 종래의 기술을 이용하여 형성된다. 접촉 영역(2420)이 한정된다. 접촉 영역(2420)중 하나는 PN 접합부(2415)와 접촉한다. 패시베이션층(2425)은 접촉 영역(2420)이 노출된 회로위에 성막된다. 절연층(2430)은 접촉 영역(2420)이 노출된 회로위에 성막된다. 대안으로, 절연층(2430)과 패시베이션층(2425) 모두는 접촉 영역(2420)을 노출시키기 위해 에칭된다.
캐소드 포스트(2445)와 애노드 포스트(2440)는 절연층(2430)에 오버레이된다. 전도층(2450)은 포스트(2440,2450)위에 성막된다. 전도층(2450)은 접촉 영역(2420)으로 뻗어 있다. 전도층(2450)은 또한 포스트(2440,2445)의 최상부로 뻗어 있다. 포스트(2440,2445)사이의 영역은 폴리이미드와 같은 캡슐인 고정 패시베이션층 (2455)으로 커버된다. 고정 패시베이션층(2455)은 적절히 포스트(2440,2445)를 지지하기 위한 것이다. 접촉층(2460)은 포스트(2440,2445)의 최상부의 전도층(2450)상에 추가로 성막될 수 있다. 접촉층(2460)은 전도층(2450)을 보호하도록 설계되어 있다. 접촉층(2460)은 인쇄 회로 기판와 접촉하도록 배치되어 있다.
앞선 명세서에서, 본 발명은 특정 실시예를 기준으로 설명되어 있다. 그러나, 본 발명의 사상과 범위에서 벗어나지 않고 여러 수정과 변경이 가능하다는 것은 분명하다. 따라서, 명세서와 도면은 제한적인 것보다 예시적인 것으로 간주된다.

Claims (38)

  1. 기판의 능동 측면상에 복수의 접촉 영역을 갖는 전자적 구성요소의 전자적 구성요소 패키지를 만드는 방법에 있어서,
    기판의 능동 측면상에 복수의 포스트를 형성하는 단계;
    복수의 포스트중 각각의 하나를 갖는 복수의 접촉 영역중 각각의 하나를 전기적으로 접속하며, 인쇄 회로 기판상에 트레이스를 더 접촉하는 전도층을 성막하는 단계;를 포함하는 것을 특징으로 하는 방법.
  2. 제 1 항에 있어서, 복수의 포스트를 형성하는 상기 단계는
    기판의 능동 측면에 캡을 부착하는 단계;
    복수의 포스트를 정의하는 복수의 트렌치를 형성하도록 캡을 패터닝하는 단계;를 포함하는 것을 특징으로 하는 방법.
  3. 제 2 항에 있어서, 캡을 부착하는 상기 단계는 캡을 기판의 능동 측면에 접속하는 단계를 포함하는 것을 특징으로 하는 방법.
  4. 제 2 항에 있어서, 캡을 부착하는 상기 단계는 캡슐 물질로 만들어진 캡상에 스피닝하는 단계를 포함하는 것을 특징으로 하는 방법.
  5. 제 2 항에 있어서, 캡을 부착하는 상기 단계는 기판의 능동 측면상에 캡을 성장시키는 단계를 포함하는 것을 특징으로 하는 방법.
  6. 제 2 항에 있어서, 캡을 패터닝하는 상기 단계는 캡 물질을 포토 이미징하는 단계를 포함하는 것을 특징으로 하는 방법.
  7. 제 2 항에 있어서, 캡을 패터닝하는 상기 단계는 캡 물질을 에칭하는 단계를 포함하는 것을 특징으로 하는 방법.
  8. 제 2 항에 있어서, 캡을 패터닝하는 상기 단계는 캡 물질을 스텐실링하는 단계를 포함하는 것을 특징으로 하는 방법.
  9. 제 2 항에 있어서, 복수의 포스트를 형성하는 상기 단계는 복수의 포스트를 기판의 능동 측면상에 스텐실링하는 단계를 포함하는 것을 특징으로 하는 방법.
  10. 제 1 항에 있어서, 복수의 포스트를 형성하는 상기 단계는 기판의 능동 측면에 복수의 포스트를 포함하는 수행 물질의 시트를 접속하는 단계를 포함하는 것을 특징으로 하는 방법.
  11. 제 1 항에 있어서, 복수의 포스트를 형성하기에 앞서 복수의 접촉 영역에 걸쳐 제 1 절연층을 성막하는 단계를 더 포함하는 것을 특징으로 하는 방법.
  12. 제 1 항에 있어서, 복수의 포스트에 걸쳐 제 2 절연층을 성막하는 단계를 더 포함하는 것을 특징으로 하는 방법.
  13. 제 1 항에 있어서, 복수의 포스트를 형성하는 단계는 중심 영역을 더 형성하는 것을 특징으로 하는 방법.
  14. 제 13 항에 있어서, 전도층을 형성하는 상기 단계는 중심 영역이 히트 싱크로써 동작하도록 하면서 중심 영역의 최상부에 걸쳐 전도층을 더 형성하는 것을 특징으로 하는 방법.
  15. 제 2 항에 있어서, 캡을 패터닝하는 단계에 앞서 캡을 얇게하는 단계를 더 포함하는 것을 특징으로 하는 방법.
  16. 제 15 항에 있어서, 캡을 얇게하는 상기 단계는 캡을 분사하고 에칭하는 것을 포함하는 것을 특징으로 하는 방법.
  17. 제 15 항에 있어서, 캡을 얇게하는 상기 단계는 캡을 그라인딩하는 것을 포함하는 것을 특징으로 하는 방법.
  18. 제 15 항에 있어서, 캡을 얇게하는 상기 단계는 높이가 3-15 밀사이에 있을때까지 캡을 얇게하는 것을 포함하는 것을 특징으로 하는 방법.
  19. 제 1 항에 있어서, 복수의 포스트를 형성하는 단계에 앞서 상기 접촉 영역을 연장하기 위해 상기 접촉 영역에 걸쳐 복수의 금속빔을 성막하는 단계를 더 포함하는 것을 특징으로 하는 방법.
  20. 제 19 항에 있어서, 금속빔을 성막하기에 앞서 접촉 영역에 걸쳐 장벽층을 성막하는 것을 더 포함하는 것을 특징으로 하는 방법.
  21. 복수의 접점을 갖는 전자적 구성요소에 대하여 전자적 구성요소 패키지를 만드는 방법에 있어서,
    복수의 접점과 전기적으로 접촉하는 금 빔을 복수의 접점에 걸쳐 성막하는 단계;
    금속빔을 커버링하는 전자적 구성요소에 걸쳐 제 1 절연층을 성막하는 단계;
    제 1 절연층을 커버링하는 전자적 구성요소에 캡을 접속하는 단계;
    복수의 포스트와 중심 영역을 정의하고 금속빔에 걸쳐 제 1 절연층을 노출시키는 복수의 트렌치를 형성하기 위해 캡을 패터닝하는 단계;
    포스트와 중심 영역을 커버링하면서 전자적 구성요소에 걸쳐 제 2 절연층을 성막하는 단계;
    적어도 금 빔을 노출시키도록 금 빔위의 모든 층을 에칭하는 단계; 및
    금 빔과 복수의 포스트사이에 전기적 접촉을 만드는 전도층을 복수의 포스트에 걸쳐 성막하는 단계;를 포함하는 것을 특징으로 하는 방법.
  22. 능동 측면상에 복수의 접촉 영역을 갖는 전자적 구성요소의 전자적 구성요소 패키지에 있어서,
    전자적 구성요소의 기판의 능동 측면상의 복수의 포스트;
    복수의 포스트중 각각의 하나를 갖는 복수의 접촉 영역중 각각의 하나를 전기적으로 접속하며, 인쇄 회로 기판상에 트레이스를 더 접촉하는 전도층;를 포함하는 것을 특징으로 하는 전자적 구성요소 패키지.
  23. 제 22 항에 있어서, 상기 복수의 포스트는
    복수의 트렌치를 형성하기 위해 패터닝된 캡; 및
    복수의 포스트를 정의하는 복수의 트렌치;를 포함하는 것을 특징으로 하는 전자적 구성요소 패키지.
  24. 제 23 항에 있어서, 캡은 접착제를 사용하여 기판의 능동 측면에 부착되는 것을 특징으로 하는 전자적 구성요소 패키지.
  25. 제 22 항에 있어서, 상기 복수의 포스트는 스텐실된 물질이 포함되는 것을 특징으로 하는 전자적 구성요소 패키지.
  26. 제 22 항에 있어서, 상기 복수의 포스트는 캡슐 물질상의 스펀을 포함한느 것을 특징으로 하는 전자적 구성요소 패키지.
  27. 제 22 항에 있어서, 상기 복수의 포스트는 기판의 능동 측면상에 성장되는 물질을 포함하는 것을 특징으로 하는 전자적 구성요소 패키지.
  28. 제 22 항에 있어서, 상기 복수의 포스트는 포토이미징된 물질을 포함하는 것을 특징으로 하는 전자적 구성요소 패키지.
  29. 제 22 항에 있어서, 상기 복수의 포스트는 에칭된 물질인 것을 특징으로 하는 전자적 구성요소 패키지.
  30. 제 22 항에 있어서, 상기 복수의 포스트는 스텐실된 물질인 것을 특징으로 하는 전자적 구성요소 패키지.
  31. 제 22 항에 있어서, 상기 복수의 포스트는 복수의 포스트를 포함하는 수행 물질의 시트를 포함하는 것을 특징으로 하는 전자적 구성요소 패키지.
  32. 제 22 항에 있어서, 복수의 포스트아래에 복수의 접촉 영역에 걸친 제 1 절연층을 더 포함하는 것을 특징으로 하는 전자적 구성요소 패키지.
  33. 제 22 항에 있어서, 복수의 포스트에 걸친 제 2 절연층을 더 포함하는 것을 특징으로 하는 전자적 구성요소 패키지.
  34. 제 22 항에 있어서, 중심 영역을 더 포함하는 전자적 구성요소 패키지.
  35. 제 34 항에 있어서, 상기 전도층은 중심 영역이 히트 싱크로써 동작하게 하면서 중심 영역의 최상부를 더 오버레이하는 것을 특징으로 하는 전자적 구성요소 패키지.
  36. 제 23 항에 있어서, 캡은 높이가 3-15 밀 사이인 것을 특징으로 하는 전자적 구성요소 패키지.
  37. 제 22 항에 있어서, 복수의 포스트 아래에 상기 접촉 영역을 연장하기 위해 상기 접촉 영역에 걸친 복수의 금속빔을 더 포함하는 것을 특징으로 하는 전자적 구성요소 패키지.
  38. 제 37 항에 있어서, 금속빔 아래의 접촉 영역에 걸친 장벽층을 더 포함하는 것을 특징으로 하는 전자적 구성요소 패키지.
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