KR20010010011A - 반도체장치의 제조방법 - Google Patents
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Abstract
본 발명은 반도체장치의 제조방법을 개시한다. 이에 의하면, 반도체기판 상에 텅스텐배선을 형성하고 나서 암모니아 플라즈마 처리공정에 의해 텅스텐배선들의 표면에 질화텅스텐(WNx)계의 박리방지막을 형성하고 그 위에 층간절연막을 적층한다.
따라서, 본 발명은 텅스텐배선들과 층간절연막 사이의 박리를 방지하여 제품의 신뢰성을 향상시킨다.
Description
본 발명은 반도체장치의 제조방법에 관한 것으로, 더욱 상세하게는 텅스텐배선과 층간절연막과의 박리를 방지하여 신뢰성을 확보하도록 한 반도체장치의 제조방법에 관한 것이다.
일반적으로 널리 알려진 바와 같이, 반도체메모리장치의 고집적화에 맞추어 반도체메모리장치의 메모리셀 등의 면적이 최소한으로 축소되고 있는데, 이를 위해 금속배선의 선폭을 지속적으로 미세화시키는 기술이 개발되어 왔다. 지금까지는 금속배선으로서 알루미늄배선이 높은 전기전도도의 장점으로 널리 사용되어 왔다. 최근에는 알루미늄배선의 스텝커버리지가 불량하기 때문에 알루미늄배선 대신에 텅스텐 재질이 전기전도도가 다소 낮지만 콘택홀을 완전히 채울 수 있는 장점으로 콘택플러그로서 뿐만 아니라 비트라인을 위한 텅스텐배선으로서 함께 사용되기 시작하였다.
종래에는 도 1에 도시된 바와 같이, 반도체기판(10), 예를 들어 실리콘기판 상에 텅스텐배선들(11)이 일정 간격을 두고 이격하여 배선된다. 텅스텐배선들(11)을 포함한 반도체기판(10) 상에 제 1 층간절연막으로서 플라즈마화학기상증착공정에 의한 산화막(13)이 균일한 두께로 적층되고, 그 위에 제 2 층간절연막으로서 USG막(undoped silicate glass layer)(15)이 반도체기판(10)의 표면 평탄화에 필요한 두꺼운 두께로 적층된다.
이와 같이 구성된 구조를 형성하기 위한 방법을 살펴보면, 먼저, 반도체기판(10), 예를 들어 실리콘기판 상에 텅스텐배선들(11)을 위한 두께로 텅스텐층을 적층한다. 이때, 텅스텐층은 1.0E10의 높은 인장 스트레스(tensile stress)를 받는다. 물론, 설명의 편의상 도면에 도시되지 않았으나 반도체소자를 위한 확산영역, 게이트전극, 게이트 산화막, 커패시터, 필드산화막 등이 반도체기판(10)에 형성되어 있음은 이 분야에 통상을 지식을 가진 자에게는 자명한 사실이다.
이후, 사진식각공정을 이용하여 상기 텅스텐층을 일정 간격을 두고 이격하며 나란히 배열된 텅스턴배선들(11)의 패턴을 형성한다.
그런 다음, 텅스텐배선들(11)의 패턴을 포함한 반도체기판(10)의 표면 상에 플라즈마 화학기상증착공정에 의해 제 1 절연막인 산화막(13)을 균일한 두께로 적층한다. 여기서, 산화막(13)의 막질 자체의 스트레스는 압축스트레스(compressive stress)이다.
이어서, 반도체기판(10)의 표면 평탄화에 필요한 두꺼운 두께로 제 2 절연막인 USG막(15)을 산화막(13) 상에 적층한다.
여기서, USG막(15)은 산화막(13)을 개재하여 적층되는데 이는 USG막(15)이 하지막 의존성이 크기 때문이다. 즉, USG막이 텅스텐배선(11)과, 텅스텐배선(11)을 제외한 영역의 반도체기판(10) 상에 직접 적층되면, USG막은 텅스텐배선(11) 상에 적층된 두께와 반도체기판(10) 상에 적층된 두께가 서로 달리하는 하지막 의존성을 갖기 때문이다.
그런데, 이와 같이 구성되는 종래의 반도체장치에서는 텅스텐배선(11)이 1.0E10의 높은 인장 스트레스를 받고 산화막(13)이 압축 스트레스를 받으므로 이들 사이의 접착력이 불량해지기 쉽다.
이로 인해, 산화막(13)의 형성단계 이후의 공정에서 열처리될 때, 텅스텐배선(11)의 측면부와 산화막(13) 사이의 계면 A이나 산화막(13)의 측면부와 USG막(15) 사이의 계면 B에서 박리현상이 다발한다. 이는 박리된 공간으로의 수분 침투를 유발하여 제품의 신뢰성 저하를 가져온다.
따라서, 본 발명의 목적은 텅스텐배선과 층간절연막 사이에서의 박리현상을 방지하여 신뢰성을 향상하도록 한 반도체장치의 제조방법을 제공하는데 있다.
도 1은 종래 기술에 의한 반도체기판장치의 텅스텐배선과 층간절연막사이의 박리 발생을 나타낸 단면구조도.
도 2 내지 도 5는 본 발명에 의한 반도체장치의 제조방법을 나타낸 단면공정도.
이와 같은 목적을 달성하기 위한 본 발명에 의한 반도체장치의 제조방법은
반도체기판 상에 텅스텐배선들을 형성하는 단계;
암모니아 플라즈마 처리공정을 이용하여 상기 텅스텐배선의 표면에 박리방지를 위한 박리방지막을 형성하는 단계; 그리고
상기 박리방지막 상에 층간절연막을 적층하는 단계를 포함하는 것을 특징으로 한다.
바람직하게는 상기 박리방지막이 질화텅스텐(WNx)계 물질로 이루어진다. 또한, 상기 박리방지막이 상기 층간절연막의 하층인, 플라즈마 화학기상증착공정에 의한 산화막을 적층할 때 상기 텅스텐배선의 보호막으로서 작용한다.
따라서, 본 발명은 텅스텐배선과 층간절연막의 박리를 방지하여 제품의 신뢰성을 향상한다.
이하, 본 발명에 의한 반도체장치의 제조방법을 첨부된 도면을 참조하여 상세히 설명하기로 한다. 종래의 부분과 동일 구성과 동일 작용을 갖는 부분에는 동일 부호를 부여한다.
도 2 내지 도 5는 본 발명에 의한 반도체장치의 제조방법을 나타낸 단면공정도이다.
도 2에 도시된 바와 같이, 먼저, 반도체기판(10), 예를 들어 실리콘기판 상에 텅스텐배선들(11)을 위한 두께로 텅스텐층을 적층한다. 이때, 텅스텐층은 1.0E10의 높은 인장 스트레스(tensile stress)를 받는다. 물론, 설명의 편의상 도면에 도시되지 않았으나 반도체소자를 위한 확산영역, 게이트전극, 게이트 산화막, 커패시터, 필드산화막 등이 반도체기판(10)에 형성되어 있음은 이 분야에 통상을 지식을 가진 자에게는 자명한 사실이다.
이후, 사진식각공정을 이용하여 상기 텅스텐층을 일정 간격을 두고 이격하며 나란히 배열된 텅스턴배선들(11)의 패턴을 형성한다.
도 3에 도시된 바와 같이, 암모니아(NH3) 플라즈마 처리공정을 이용하여 텅스텐배선들(11)의 표면은 물론 그 외의 노출된 반도체기판(10) 상에 박리방지막(17)을 25-30Å의 두께로 적층한다.
여기서, 박리방지막(17)은 질화텅스텐(WNx)계의 물질로 이루어지며, 텅스텐배선들(11)과 후속의 제 1 절연막인 산화막(13)과의 접착력을 강화하고 산화막(13)의 적층 때에 텅스텐배선들(11)의 보호막으로서도 작용한다.
도 4에 도시된 바와 같이, 그런 다음, 사진식각공정을 이용하여 박리방지막(17)을 텅스텐배선들(11)의 표면 상에만 남기고 나머지 박리방지막(17)을 그 아래의 반도체기판(10)이 노출될 때까지 식각하여 제거한다.
도 5에 도시된 바와 같이, 마지막으로, 남은 박리방지막(17)을 포함한 반도체기판(10) 상에 플라즈마 화학기상증착공정에 의해 제 1 절연막인 산화막(13)을 균일한 두께로 적층한다. 여기서, 산화막(13)의 막질 자체의 스트레스는 압축스트레스(compressive stress)이다.
이어서, 반도체기판(10)의 표면 평탄화에 필요한 두꺼운 두께로 제 2 절연막인 USG막(15)을 산화막(13) 상에 적층한다.
여기서, USG막(15)은 산화막(13)을 개재하여 적층되는데 이는 USG막(15)이 하지막 의존성이 크기 때문이다. 즉, USG막이 텅스텐배선(11)과, 텅스텐배선(11)을 제외한 영역의 반도체기판(10) 상에 직접 적층되면, USG막은 텅스텐배선(11) 상에 적층된 두께와 반도체기판(10) 상에 적층된 두께가 서로 달리하는 하지막 의존성을 갖기 때문이다.
따라서, 본 발명은 박리방지막을 텅스텐배선들과 층간절연막 사이에 개재하여 후속 공정에 의한 열처리 때에도 텅스텐배선들과 층간절연막의 박리를 방지할 수 있다.
이상에서 살펴본 바와 같이, 본 발명에 의한 반도체장치의 제조방법은 반도체기판 상에 텅스텐배선을 형성하고, 암모니아 플라즈마 처리공정에 의해 텅스텐배선들의 표면에 WNx계의 박리방지막을 형성하고 그 위에 층간절연막을 적층한다.
따라서, 본 발명은 텅스텐배선들과 층간절연막 사이의 박리를 방지하여 제품의 신뢰성을 향상시킨다.
한편, 본 발명은 도시된 도면과 상세한 설명에 기술된 내용에 한정하지 않으며 본 발명의 사상을 벗어나지 않는 범위 내에서 다양한 형태의 변형도 가능함은 이 분야에 통상의 지식을 가진 자에게는 자명한 사실이다.
Claims (3)
- 반도체기판 상에 텅스텐배선들을 형성하는 단계;암모니아 플라즈마 처리공정을 이용하여 상기 텅스텐배선들의 표면에 박리방지막을 형성하는 단계; 그리고상기 박리방지막 상에 층간절연막을 적층하는 단계를 포함하는 반도체장치의 제조방법.
- 제 1 항에 있어서, 상기 박리방지막을 형성하는 단계는상기 텅스텐배선들을 포함한 상기 반도체기판 상에 상기 박리방지막을 적층하는 단계; 그리고사진식각공정을 이용하여 상기 박리방지막을 상기 텅스텐배선들의 표면에만 남기는 단계를 포함하는 것을 특징으로 하는 반도체장치의 제조방법.
- 제 1 항에 있어서, 상기 박리방지막을 암모니아 플라처리공정에 의해 질화텅스텐(WNx)계 물질로 형성하는 것을 특징으로 하는 반도체장치의 제조방법.
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Cited By (1)
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| KR101006502B1 (ko) * | 2003-07-04 | 2011-01-10 | 매그나칩 반도체 유한회사 | 반도체 소자의 제조방법 |
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1999
- 1999-07-15 KR KR1019990028683A patent/KR20010010011A/ko not_active Application Discontinuation
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101006502B1 (ko) * | 2003-07-04 | 2011-01-10 | 매그나칩 반도체 유한회사 | 반도체 소자의 제조방법 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| WITN | Withdrawal due to no request for examination |