KR20010008811A - 반도체 메모리 장치의 리던던시 디코더 - Google Patents

반도체 메모리 장치의 리던던시 디코더 Download PDF

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KR20010008811A
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Abstract

본 발명은 반도체 메모리 장치의 리던던시 디코더를 공개한다. 본 발명은 인에이블 퓨즈가 절단되면 인에이블되는 제 1 제어신호를 발생시키는 제 1 제어신호 발생부와; 상기 불량 메모리 셀의 어드레스에 따라 선택적으로 절단되는 복수개의 퓨즈들이 절단되면 상기 불량 메모리 셀의 해당 어드레스에 응답하여 제 1 레벨 신호를 출력하고, 상기 불량 메모리 셀의 해당 어드레스를 제외한 다른 어드레스에 응답하여 제 2 레벨 신호를 출력하는 복수개의 어드레스 입력부들과; 상기 복수개의 어드레스 입력부들에서 모두 제 1 레벨 신호가 출력될 때만 인에이블되어 상기 불량 메모리 셀과 대체된 리던던시 라인이 액세스되도록 하는 제 2 제어신호를 발생시키는 제 2 제어신호 발생부와; 데이터 입출력 개수의 증감에 따라 레벨이 달라지는 제 3 제어신호를 출력하는 옵션 패드와; 상기 데이터 입출력 개수가 감소되면 상기 제 3 제어신호에 응답하여 소정 어드레스 입력부와 상기 제 2 제어신호 발생부 사이를 차단시키는 동시에 상기 제 2 제어신호 발생부에 상기 제 2 제어신호의 인에이블에 영향을 미치지 않는 소정 레벨 신호를 공급하고, 상기 데이터 입출력 개수가 증가되면 상기 어드레스 입력부와 상기 제 2 제어신호 발생부 사이를 연결시키는 스위칭부를 구비하여, 데이터 입출력 개수의 변경이 가능한 반도체 메모리 장치의 동작 신뢰성을 향상시킨다.

Description

반도체 메모리 장치의 리던던시 디코더{A redundancy decoder of a semiconductor memory device}
본 발명은 반도체 메모리 장치에 관한 것으로서, 특히 데이터 입출력 개수의 변경이 가능한 반도체 메모리 장치에서 소정 리던던시(redundancy) 라인의 액세스에 관여하는 제어신호(디코딩 신호)를 발생시키는 반도체 메모리 장치의 리던던시 디코더에 관한 것이다.
일반적으로 반도체 메모리 장치는 데이터를 저장하거나 읽어내는 기본 소자인 메모리 셀들이 매트릭스 형태로 배열되어 형성된 메모리 셀 어레이를 포함하고 있으며, 보통 메모리 셀 어레이의 횡방향을 "로우(low)" 종방향을 "칼럼(column)"이라 한다. 또한, 메모리 용량의 대형화에 따라 메모리 셀 어레이를 하나의 매트릭스 형태로 구성하는데는 한계가 있어 메모리 셀 어레이를 여러 개의 매트릭스 형태로 분리하여 구성하는데 이를 "블록"이라 한다.
반도체 메모리 장치의 소정 블록에서 불량 메모리 셀이 검출된 경우, 이 불량 메모리 셀을 구제하기 위한 방법에는 불량 메모리 셀이 포함된 로우 라인(low line)을 리던던시 로우 라인으로 대체하거나, 불량 메모리 셀이 포함된 칼럼 라인(column line)을 리던던시 칼럼 라인으로 대체하는 방법이 일반화되어 있다.
그 중, 불량 메모리 셀이 포함된 칼럼 라인을 소정의 리던던시 칼럼 라인으로 대체하는 방법(이하, 칼럼 리페어라 함)에는 불량 메모리 셀이 포함된 칼럼 라인을 동일한 블록 내에 존재하는 소정의 리던던시 칼럼 라인으로 대체하는 방법이 있다.
하지만, 동일 블록 내에서의 칼럼 리페어는 불량 메모리 셀이 포함된 칼럼 라인의 개수에 비례하여 동일 블록 내에 존재하는 리던던시 칼럼 라인의 개수가 증가되어 반도체 메모리의 칩 사이즈가 증가한다는 단점을 가진다.
상기한 단점을 보완하기 위하여 종래에는 1개 블록 내에서 다수개의 칼럼성 오류가 발생할 때 불량 메모리 셀이 포함된 칼럼 라인을 다른 블록에 존재하는 리던던시 칼럼 라인으로 대체하는 방법(block free column repair)을 주로 사용하였다.
한편, 반도체 메모리 장치는 제품의 효율성 향상을 위하여 여러 가지 모드에서 동작할 수 있도록 설계되는 것이 바람직하며, 사용자가 편의에 따라 데이터 입출력 개수를 변경할 수 있도록 설계된 반도체 메모리 장치가 그런 취지에 부합된 것이다. 예를 들어, 1M 용량을 가진 반도체 메모리 장치의 경우 데이터 입출력 방식을 ×16 모드와 ×8 모드 사이에서 상호 변경하여 사용할 수 있었다. 여기서, 데이터 입출력 개수가 ×16 일 때는 16개의 어드레스 핀들이 사용되지만 ×8 일 때는 17개의 어드레스 핀들이 사용되므로, ×16 모드에서는 어드레스 핀들 중 하나를 외부 입력이 가해지지 않는 플로팅(floating) 상태로 만들어 반도체 메모리 장치가 ×16 모드로 동작하는 동안에는 내부 로직의 조합에 의해 사용되지 않는 어드레스 핀에 대응되는 어드레스 버퍼의 출력 신호가 "하이" 레벨이나 "로우" 레벨로 고정되도록 하였다.
그러나, 상기와 같이 데이터 입출력 개수의 변경에 따라 소정 어드레스 핀이 플로팅 상태가 되어 소정 어드레스 버퍼의 출력 신호가 "하이" 레벨이나 "로우" 레벨로 고정되면 어드레스 버퍼들의 출력 신호에 응답하여 해당 리던던시 라인의 액세스에 관여하는 제어신호(디코딩 신호)를 발생시키는 리던던시 디코더가 경우에 따라 오동작을 하여 반도체 메모리 장치의 동작 신뢰성이 떨어지는 문제점이 있었다.
본 발명은 상기와 같은 문제점을 해결하기 위하여 안출된 것으로서, 데이터 입출력 개수의 변경시 옵션 패드(option pad)를 통해 입력되는 소정의 제어신호에 응답하여 "하이" 레벨이나 "로우" 레벨로 고정된 어드레스 버퍼의 출력 신호에 영향을 받지 않은 정확한 디코딩 신호를 발생시키는 반도체 메모리 장치의 리던던시 디코더를 제공하는데 그 목적이 있다.
상기한 목적을 달성하기 위하여 본 발명에 의한 반도체 메모리 장치의 리던던시 디코더는 불량 메모리 셀과의 대체 여부에 따라 선택적으로 절단되는 인에이블 퓨즈를 포함하여 상기 인에이블 퓨즈가 절단되면 인에이블되는 제 1 제어신호를 발생시키는 제 1 제어신호 발생부와; 상기 인에이블 퓨즈가 절단될 때 상기 불량 메모리 셀의 어드레스에 따라 선택적으로 절단되는 복수개의 퓨즈들을 포함하여 상기 퓨즈들이 절단되면 상기 불량 메모리 셀의 해당 어드레스에 응답하여 제 1 레벨 신호를 출력하고, 상기 불량 메모리 셀의 해당 어드레스를 제외한 다른 어드레스에 응답하여 제 2 레벨 신호를 출력하는 복수개의 어드레스 입력부들과; 상기 복수개의 어드레스 입력부들에서 모두 제 1 레벨 신호가 출력될 때만 인에이블되어 상기 불량 메모리 셀과 대체된 리던던시 라인이 액세스되도록 하는 제 2 제어신호를 발생시키는 제 2 제어신호 발생부와; 데이터 입출력 개수의 증감에 따라 레벨이 달라지는 제 3 제어신호를 출력하는 옵션 패드와; 상기 복수개의 어드레스 입력부들 중 하나와 상기 제 2 제어신호 발생부 사이에 연결되어 상기 데이터 입출력 개수가 감소되면 상기 제 3 제어신호에 응답하여 상기 어드레스 입력부와 상기 제 2 제어신호 발생부 사이를 차단시키는 동시에 상기 제 2 제어신호 발생부에 상기 제 2 제어신호의 인에이블에 영향을 미치지 않는 소정 레벨 신호를 공급하고, 상기 데이터 입출력 개수가 증가되면 상기 어드레스 입력부와 상기 제 2 제어신호 발생부 사이를 연결시키는 스위칭부를 구비한 것을 특징으로 한다.
도 1 및 도 2는 종래 기술의 일례에 따른 칼럼 리던던시 디코더의 회로도,
도 3은 본 발명의 일 실시예에 따른 칼럼 리던던시 디코더의 일부 회로도이다.
본 발명의 설명에 앞서 종래 기술에 의한 반도체 메모리 장치의 리던던시 디코더를 설명한다.
도 1 및 도 2는 종래 기술의 일례에 따른 칼럼 리던던시 디코더의 회로도로서, 도 1에는 제 1 제어신호 발생부의 회로도가, 도 2에는 나머지 구성요소들의 회로도가 각각 도시되어 있다.
종래 기술의 일례에 따른 칼럼 리던던시 디코더는 도 1 및 도 2에 도시된 바와 같이 불량 메모리 셀과의 대체 여부에 따라 선택적으로 절단되는 인에이블 퓨즈(F11)를 포함하여 상기 인에이블 퓨즈(F11)가 절단되면 인에이블되는 제 1 제어신호(A, Ab)를 발생시키는 제 1 제어신호 발생부(10)와; 상기 인에이블 퓨즈(F11)가 절단될 때 상기 불량 메모리 셀의 칼럼 어드레스에 따라 선택적으로 절단되는 퓨즈들(F21, F22, F21', F22')을 각각 2개씩 포함하여 상기 퓨즈들(F21∼F22')이 절단되면 상기 불량 메모리 셀의 해당 칼럼 어드레스에 응답하여 "하이" 레벨 신호를 출력하고, 상기 불량 메모리 셀의 해당 칼럼 어드레스를 제외한 다른 칼럼 어드레스에 응답하여 "로우" 레벨 신호를 출력하는 n개의 어드레스 입력부들(20-1∼20-n)과; 상기 복수개의 어드레스 입력부들(20-1∼20-n)에서 모두 "하이" 레벨 신호가 출력될 때만 인에이블되어 상기 불량 메모리 셀이 포함된 칼럼 라인과 대체된 리던던시 칼럼 라인이 액세스되도록 하는 제 2 제어신호(디코딩 신호, RCOL)를 발생시키는 제 2 제어신호 발생부(30)를 구비하고 있다.
상기 각 구성요소들의 세부 회로 구성은 다음과 같다.
상기 제 1 제어신호 발생부(10)는 도 1에 도시된 바와 같이 전원과 노드 ⓐ 사이에 연결된 인에이블 퓨즈(F11)와, 상기 노드 ⓐ와 접지 사이에 상호 직렬로 연결된 5개의 NMOS 트랜지스터들(N11∼N15)과, 상기 노드 ⓐ와 접지 사이에 연결된 커패시터(C11)와, 제 1 제어신호(Ab)에 해당되는 상기 노드 ⓐ의 전위를 반전시켜 제 1 제어신호(A)를 발생시키는 인버터(I11)와, 상기 노드 ⓐ와 접지에 드레인과 소스가 각각 연결되고 상기 인버터(I11)의 출력이 게이트로 인가되는 NMOS 트랜지스터(N16)로 구성되어 있다.
상기와 같이 구성된 제 1 제어신호 발생부(10)는 리페어 공정에서 인에이블 퓨즈(F11)가 절단되지 않아 연결된 상태이면 노드 ⓐ의 전위가 "하이" 레벨이 되어 인버터(I11)와 NMOS 트랜지스터(N16)에 의해 제 1 제어신호(Ab)는 "하이" 레벨, 제 1 제어신호(A)는 "로우" 레벨로 각각 래치된다. 반대로, 리페어 공정에서 인에이블 퓨즈(F11)가 절단되면 5개의 NMOS 트랜지스터들(N11∼N15)과 커패시터(C11)에 의해 노드 ⓐ의 전위가 "로우" 레벨이 되어 제 1 제어신호(Ab)는 "로우" 레벨로, 제 1 제어신호(A)는 "하이" 레벨로 각각 인에이블되고, 이후 인버터(I11)와 NMOS 트랜지스터(N16)에 의해 제 1 제어신호(Ab, A)가 각각 "로우" 레벨과 "하이" 레벨로 래치된다.
상기 n개의 어드레스 입력부들(20-1∼20-n) 각각은 세부 회로 구성이 모두 동일하다. 보다 구체적으로 1개의 어드레스 입력부(예를 들어, 20-1)는 n개의 칼럼 어드레스(RA1b∼RAnb) 중 하나(RA1b)가 드레인에 인가되고 제 1 제어신호(Ab)가 게이트에 인가되는 PMOS 트랜지스터(P21)와, 상기 PMOS 트랜지스터(P21)의 드레인과 소스에 소스와 드레인이 각각 연결되고 제 1 제어신호(A)가 게이트에 인가되는 NMOS 트랜지스터(N21)와, 상기 PMOS 트랜지스터(P21)의 드레인과 상기 NMOS 트랜지스터(N21)의 소스 연결점 및 제 2 제어신호 발생부(30) 사이에 연결되어 해당 칼럼 어드레스(RA1b)의 레벨에 따라 리페어 공정에서 선택적으로 절단되는 제 1 퓨즈(F21)와, 상기 칼럼 어드레스(RA1b)를 반전시키는 인버터(R21)와, 상기 인버터(R21)와 상기 제 2 제어신호 발생부(30) 사이에 연결되어 해당 칼럼 어드레스(RA1b)의 레벨에 따라 리페어 공정에서 선택적으로 절단되는 제 2 퓨즈(F22)로 구성되어 있다. 여기서, n개의 칼럼 어드레스(RA1b∼RAnb)는 어드레스 버퍼들(도면상 도시되지 않음)의 출력 신호에 해당된다.
상기와 같이 구성된 1개의 어드레스 입력부(20-1)에 구비된 2개의 퓨즈들(F21, F22)은 해당 칼럼 어드레스(RA1b)가 "로우" 레벨인 경우 제 1 퓨즈(F21)만 절단되고, 해당 칼럼 어드레스(RA1b)가 "하이" 레벨인 경우 제 2 퓨즈(F22)만 절단된다. 이와 같이 n개의 어드레스 입력부들(20-1∼20-n)에 각각 구비된 2개의 퓨즈들(F21∼F22')이 리페어 공정에서 해당 칼럼 어드레스의 레벨에 따라 선택적으로 절단되고, 이후 반도체 메모리 장치의 리드 또는 라이트 동작시 n개의 어드레스 입력부(20-1∼20-n)에 불량 메모리 셀의 칼럼 어드레스에 해당되는 n개의 칼럼 어드레스(RA1b∼RAnb)가 하나씩 입력되면 n개의 어드레스 입력부들(20-1∼20-n)에서 모두 "하이" 레벨 신호가 출력되어 제 2 제어신호 발생부(30)에 인가된다.
상기 제 2 제어신호 발생부(30)는 n개 어드레스 입력부들(20-1∼20-n)의 출력을 반전 논리곱 연산하여 출력하는 NAND 게이트(NAND31)와, 상기 NAND 게이트(NAND31)의 출력을 반전시키는 제 1 인버터(I31)와, 상기 제 1 인버터(I31)의 출력을 반전시키는 제 2 인버터(I32)와, 상기 제 2 인버터(I32)의 출력을 반전시켜 제 2 제어신호(RCOL)로 출력하는 제 3 인버터(I33)로 구성되어 있다.
상기와 같이 구성된 제 2 제어신호 발생부(30)는 n개 어드레스 입력부들(20-1∼20-n)의 출력이 모두 "하이" 레벨일 때만 NAND 게이트(NAND31)의 출력이 "로우" 레벨이 되어 "하이" 레벨의 제 2 제어신호(RCOL)를 발생시킨다. 이런 "하이" 레벨의 제 2 제어신호(RCOL)에 의해 해당 리던던시 칼럼 라인의 액세스가 가능해진다.
상기와 같이 구성된 종래 기술의 일례에 따른 리던던시 디코더의 동작은 다음과 같다.
먼저, 반도체 메모리 장치의 테스트 공정에서 불량 메모리 셀이 검출되면 다음 리페어 공정에서는 칼럼 리던던시 디코더에 구비된 퓨즈들을 적절하게 절단하여 불량 메모리 셀이 포함된 칼럼 라인이 소정의 리던던시 칼럼 라인으로 대체되도록 한다.
다음에서는 불량 메모리 셀이 포함된 칼럼 라인이 다른 블록에 존재하는 소정의 리던던시 칼럼 라인과 대체된 경우를 예로 들어 설명한다. 상기 불량 메모리 셀이 포함된 칼럼 라인이 소정의 리던던시 칼럼 라인과 대체된 경우 리페어 공정에서 도 1의 제 1 제어신호 발생부(10)에 포함된 인에이블 퓨즈(F11)는 절단된 상태이고, 도 2의 n개 어드레스 입력부들(20-1∼20-n)에 포함된 퓨즈들(F21∼F22')도 불량 메모리 셀의 칼럼 어드레스에 따라 적절하게 절단된 상태이다. 또한, 인에이블 퓨즈(F11)의 절단으로 인해 제 1 제어신호(Ab)는 "로우" 레벨로, 제 1 제어신호(A)는 "하이" 레벨로 각각 래치된 상태이다.
상기와 같은 상태에서 n개의 어드레스 입력부들(20-1∼20-n)에 불량 메모리 셀의 칼럼 어드레스에 해당되는 n개의 칼럼 어드레스(RA1b∼RAnb)가 하나씩 인가되면 n개의 어드레스 입력부들(20-1∼20-n)에서 모두 "하이" 레벨 신호가 출력되어 제 2 제어신호 발생부(30)의 NAND 게이트(NAND31)에 인가된다. 그 결과, NAND 게이트(NAND31)의 출력은 "로우" 레벨이 되고, 인버터(I33)의 출력에 해당되는 제 2 제어신호(RCOL)는 "하이" 레벨이 되어 불량 메모리 셀이 포함된 칼럼 라인과 대체된 리던던시 칼럼 라인의 액세스가 가능해진다.
반대로, n개의 어드레스 입력부들(20-1∼20-n)에 불량 메모리 셀의 칼럼 어드레스 대신 다른 칼럼 어드레스가 인가되면 n개의 어드레스 입력부들(20-1∼20-n) 중 적어도 하나 이상에서 "로우" 레벨 신호가 출력되어 제 2 제어신호 발생부(30)의 NAND 게이트(NAND31)에 인가된다. 그 결과, NAND 게이트(NAND31)의 출력은 "하이" 레벨이 되고, 인버터(I33)의 출력에 해당되는 제 2 제어신호(RCOL)는 "로우" 레벨이 되어 해당 리던던시 칼럼 라인의 액세스가 방지된다.
한편, 반도체 메모리 장치의 데이터 입출력 개수를 ×2m-1에서 ×2m으로 증가시키기 위해서는 반도체 메모리 장치의 패키지에 구비된 어드레스 핀들 중 하나를 외부 입력이 인가되지 않는 플로팅 상태로 만들어 플로팅 상태가 된 어드레스 핀에 대응되는 어드레스 버퍼의 출력 신호가 내부 로직의 조합에 의하여 "하이" 레벨 또는 "로우" 레벨로 고정되도록 한다.
그러나, 상기와 같이 불량 메모리 셀이 포함된 칼럼 라인이 소정의 리던던시 칼럼 라인으로 대체된 상태에서 데이터 입출력 개수의 증가에 따라 칼럼 리던던시 디코더의 n개 어드레스 입력부들 중 하나에 인가되는 어드레스 버퍼의 출력 신호가 "하이" 레벨 또는 "로우" 레벨로 고정되면 해당 어드레스 입력부에서 "하이" 레벨 신호 대신 "로우" 레벨 신호가 출력될 수 있기 때문에 제 2 제어신호(RCOL)가 "하이" 레벨로 인에이블되지 못해 오동작이 발생하는 문제점이 있었다.
이하, 본 발명의 바람직한 실시예에 의한 반도체 메모리 장치의 리던던시 디코더를 설명하면 다음과 같다.
도 3은 본 발명의 일 실시예에 따른 칼럼 리던던시 디코더의 일부 회로도로서, 본 발명의 일 실시예에 따른 칼럼 리던던시 디코더는 종래 기술에 따른 칼럼 리던던시 디코더의 회로 구성(제 1 제어신호 발생부 + n개의 어드레스 입력부들 + 제 2 제어신호 발생부)에 옵션 패드(도면상 도시되지 않음)와 스위칭부(40)가 추가된 구성을 가진다. 따라서, 다음에서는 옵션 패드와 스위칭부(40)의 구성에 대해서만 상세하게 설명하기로 한다. 아울러, 도 3에서 종래 기술의 구성요소와 동일한 역할을 수행하는 구성요소는 도 1 및 도 2에 도시된 종래 기술과 동일한 참조번호로 나타내었다.
상기 옵션 패드는 반도체 메모리 장치의 데이터 입출력 개수의 증감에 따라 레벨이 달라지는 제 3 제어신호(OP)를 스위칭부(40)에 출력한다. 상기 옵션 패드 대신 옵션 마스크(option mask)가 사용되어도 무방하나, 옵션 마스크의 경우 마스크 제작 비용과 제품의 동작을 공정 진행시 결정해야 하는 등 사용자의 요구에 신속히 대응할 수 없는 단점이 있으므로 본 발명에서는 옵션 패드를 사용한다. 상기 옵션 패드는 도면상 도시된 바는 없으나 2가지 방식으로 형성될 수 있다. 첫 번째 방식은 옵션 패드가 반도체 메모리 장치의 패키지에 구비된 여분의 핀과 스위칭부(40) 사이에 연결되어 상기 여분의 핀을 통해 외부에서 입력받은 제 3 제어신호(OP)를 상기 스위칭부(40)에 전달하도록 형성되는 것이다. 두 번째 방식은 옵션 패드가 반도체 메모리 장치의 전원 패드와 접지 패드 사이에 본딩이 가능하도록 배치되어 상기 전원 패드나 상기 접지 패드와의 본딩 여부에 따라 논리 "하이" 또는 "로우" 레벨의 제 3 제어신호(OP)를 스위칭부(40)에 전달하도록 형성되는 것이다.
상기와 같이 구성된 옵션 패드는 반도체 메모리 장치의 데이터 입출력 개수가 ×2m-1에서 ×2m으로 변경되는 경우에는 "하이" 레벨의 제 3 제어신호(OP)를 출력하고, 데이터 입출력 개수가 ×2m에서 ×2m-1로 변경되는 경우에는 "로우" 레벨의 제 3 제어신호(OP)를 출력한다.
상기 스위칭부(40)는 n개의 어드레스 입력부들(20-1∼20-n) 중 첫 번째 어드레스 입력부(20-1)와 제 2 제어신호 발생부(30) 사이에 연결되어 반도체 메모리 장치의 데이터 입출력 개수가 ×2m에서 ×2m-1로 감소되면 "로우" 레벨의 제 3 제어신호(OP)에 응답하여 어드레스 입력부(20-1)와 제 2 제어신호 발생부(30) 사이를 차단시키는 동시에 상기 제 2 제어신호 발생부(30)에 제 2 제어신호(RCOL)의 인에이블에 영향을 미치지 않는 "하이" 레벨 신호를 공급하고, 데이터 입출력 개수가 ×2m-1에서 ×2m으로 증가되면 "하이" 레벨의 제 3 제어신호(OP)에 응답하여 어드레스 입력부(20-1)와 제 2 제어신호 발생부(30) 사이를 연결시킨다.
보다 구체적으로, 상기 스위칭부(40)는 제 3 제어신호(OP)를 반전시키는 인버터(I41)와, 어드레스 입력부(20-1)의 2개 퓨즈들(F21, F22)과 제 2 제어신호 발생부(30)의 NAND 게이트(NAND31)에 소스와 드레인이 각각 연결되고 상기 제 3 제어신호(OP)가 게이트에 인가되는 PMOS 트랜지스터(P41)와, 상기 PMOS 트랜지스터(P41)의 소스와 드레인에 드레인과 소스가 각각 연결되고 상기 인버터(I41)의 출력이 게이트에 인가되는 NMOS 트랜지스터(N41)와, 상기 PMOS 및 NMOS 트랜지스터들(P41, N41)과 NAND 게이트(NAND31) 사이에 드레인이 전원에 소스가 연결되며 상기 인버터(I41)의 출력이 게이트에 인가되는 PMOS 트랜지스터(P42)로 구성되어 있다. 여기서, 제 3 제어신호(OP)가 "로우" 레벨로 인가되면 PMOS 트랜지스터(P41)와 NMOS 트랜지스터(N41)는 온되고, PMOS 트랜지스터(P42)는 오프되어 어드레스 입력부(20-1)의 출력이 그대로 제 2 제어신호 발생부(30)의 NAND 게이트(NAND31)에 전달되고, 제 3 제어신호(OP)가 "하이" 레벨로 인가되면 PMOS 트랜지스터(P41)와 NMOS 트랜지스터(N41)는 오프되고, PMOS 트랜지스터(P42)는 온되어 어드레스 입력부(20-1)의 출력은 차단되고 그 대신 PMOS 트랜지스터(P42)에 의해 제 2 제어신호 발생부(30)의 NAND 게이트(NAND31)에 "하이" 레벨 신호가 인가된다.
상기와 같이 구성된 본 발명의 일 실시예에 따른 칼럼 리던던시 디코더의 동작을 상세하게 설명한다. 아울러, 다음에서는 첫 번째 방식으로 형성된 옵션 패드가 사용된 경우를 예로 들어 설명한다.
먼저, 반도체 메모리 장치의 테스트 공정에서 불량 메모리 셀이 검출되면 다음 리페어 공정에서는 칼럼 리던던시 디코더에 구비된 퓨즈들을 적절하게 절단하여 불량 메모리 셀이 포함된 칼럼 라인이 소정의 리던던시 칼럼 라인으로 대체되도록 한다.
다음에서는 불량 메모리 셀이 포함된 칼럼 라인이 다른 블록에 존재하는 소정의 리던던시 칼럼 라인과 대체된 경우를 예로 들어 설명한다. 상기 불량 메모리 셀이 포함된 칼럼 라인이 소정의 리던던시 칼럼 라인과 대체된 경우 리페어 공정에서 제 1 제어신호 발생부에 포함된 인에이블 퓨즈는 절단된 상태이고, 도 3의 n개 어드레스 입력부들(20-1∼20-n)에 포함된 퓨즈들(F21∼F22')도 불량 메모리 셀의 칼럼 어드레스에 따라 적절하게 절단된 상태이다. 또한, 인에이블 퓨즈의 절단으로 인해 제 1 제어신호(Ab)는 "로우" 레벨로, 제 1 제어신호(A)는 "하이" 레벨로 각각 래치된 상태이다.
상기와 같은 상태에서 반도체 메모리 장치의 데이터 입출력 개수를 ×2m-1과 ×2m중 ×2m-1으로 설정하기 위하여 옵션 패드와 연결된 여분의 핀에 "로우" 레벨의 제 3 제어신호(OP)가 인가되고, n개의 어드레스 입력부들(20-1∼20-n)에 불량 메모리 셀의 칼럼 어드레스에 해당되는 n개의 칼럼 어드레스(RA1b∼RAnb)가 인가되면 n개의 어드레스 입력부들(20-1∼20-n)에서는 모두 "하이" 레벨 신호가 출력되고, 스위칭부(40)에 의해 어드레스 입력부(20-1)와 제 2 제어신호 발생부(30)의 NAND 게이트(NAND31) 사이가 연결되어 NAND 게이트(NAND31)에는 n개 어드레스 입력부들(20-1∼20-n)의 "하이" 레벨 출력이 각각 전달된다. 그 결과, NAND 게이트(NAND31)의 출력은 "로우" 레벨이 되고, 인버터(I33)의 출력에 해당되는 제 2 제어신호(RCOL)는 "하이" 레벨이 되어 불량 메모리 셀이 포함된 칼럼 라인과 대체된 리던던시 칼럼 라인의 액세스가 가능해진다.
하지만, n개의 어드레스 입력부들(20-1∼20-n)에 불량 메모리 셀의 칼럼 어드레스 대신 다른 칼럼 어드레스가 인가되면 종래 기술과 마찬가지로 n개의 어드레스 입력부들(20-1∼20-n) 중 적어도 하나 이상에서 "로우" 레벨 신호가 출력되어 제 2 제어신호 발생부(30)의 NAND 게이트(NAND31)에 인가된다. 그 결과, NAND 게이트(NAND31)의 출력은 "하이" 레벨이 되고, 인버터(I33)의 출력에 해당되는 제 2 제어신호(RCOL)는 "로우" 레벨이 되어 해당 리던던시 칼럼 라인의 액세스가 방지된다.
반대로, 반도체 메모리 장치의 데이터 입출력 개수를 ×2m-1과 ×2m중 ×2m으로 설정하기 위하여 옵션 패드와 연결된 여분의 핀에 "하이" 레벨의 제 3 제어신호(OP)가 인가되고, 반도체 메모리 장치의 패키지에 구비된 어드레스 핀들 중 최하위 비트의 칼럼 어드레스에 대응되는 어드레스 핀이 플로팅 상태가 되어 어드레스 입력부(20-1)에 인가되는 칼럼 어드레스(RA1b)가 "하이" 레벨 또는 "로우" 레벨로 고정되고, n개의 어드레스 입력부들(20-1∼20-n) 중 첫 번째 어드레스 입력부(20-1)를 제외한 나머지 어드레스 입력부들에 불량 메모리 셀의 칼럼 어드레스에 해당되는 n-1개의 칼럼 어드레스가 인가되면 첫 번째 어드레스 입력부(20-1)를 제외한 나머지 어드레스 입력부들에서는 모두 "하이" 레벨 신호가 출력되고, 스위칭부(40)에 의해 어드레스 입력부(20-1)와 제 2 제어신호 발생부(30)의 NAND 게이트(NAND31) 사이가 차단되는 대신 NAND 게이트(NAND31)에는 칼럼 어드레스(RA1b)의 입력 레벨에 관계없이 항상 "하이" 레벨 신호가 인가된다. 그 결과, NAND 게이트(NAND31)의 출력은 "로우" 레벨이 되고, 인버터(I33)의 출력에 해당되는 제 2 제어신호(RCOL)는 "하이" 레벨이 되어 불량 메모리 셀이 포함된 칼럼 라인과 대체된 리던던시 칼럼 라인의 액세스가 가능해진다.
상기와 같이 소정 어드레스 핀의 플로팅 상태로 인해 어드레스 입력부(20-1)의 칼럼 어드레스(RA1b) 입력이 "하이" 레벨이나 "로우" 레벨로 고정될 때 어드레스 입력부(20-1)의 부정확한 출력 신호 대신 스위칭부(40)의 PMOS 트랜지스터(P42)를 통해 NAND 게이트(NAND31)에 "하이" 레벨 신호가 인가되도록 하면 종래 기술의 부정확한 제 2 제어신호(RCOL)로 인해 발생되던 오동작이 방지된다.
이와 같이 본 발명에 의한 반도체 메모리 장치의 리던던시 디코더는 데이터 입출력 개수의 변경에 따라 소정 어드레스 핀이 플로팅 상태가 되어 해당 어드레스 버퍼의 출력 신호가 "하이" 레벨이나 "로우" 레벨로 고정되는 경우에도 리던던시 칼럼 라인의 액세스에 관여하는 제어신호(디코딩 신호)를 정확하게 발생시킬 수 있기 때문에 데이터 입출력 개수의 변경이 가능한 반도체 메모리 장치의 동작 신뢰성을 향상시킬 수 있는 효과가 있다.

Claims (3)

  1. 불량 메모리 셀과의 대체 여부에 따라 선택적으로 절단되는 인에이블 퓨즈를 포함하여 상기 인에이블 퓨즈가 절단되면 인에이블되는 제 1 제어신호를 발생시키는 제 1 제어신호 발생부와;
    상기 인에이블 퓨즈가 절단될 때 상기 불량 메모리 셀의 어드레스에 따라 선택적으로 절단되는 복수개의 퓨즈들을 포함하여 상기 퓨즈들이 절단되면 상기 불량 메모리 셀의 해당 어드레스에 응답하여 제 1 레벨 신호를 출력하고, 상기 불량 메모리 셀의 해당 어드레스를 제외한 다른 어드레스에 응답하여 제 2 레벨 신호를 출력하는 복수개의 어드레스 입력부들과;
    상기 복수개의 어드레스 입력부들에서 모두 제 1 레벨 신호가 출력될 때만 인에이블되어 상기 불량 메모리 셀과 대체된 리던던시 라인이 액세스되도록 하는 제 2 제어신호를 발생시키는 제 2 제어신호 발생부와;
    데이터 입출력 개수의 증감에 따라 레벨이 달라지는 제 3 제어신호를 출력하는 옵션 패드와;
    상기 복수개의 어드레스 입력부들 중 하나와 상기 제 2 제어신호 발생부 사이에 연결되어 상기 데이터 입출력 개수가 감소되면 상기 제 3 제어신호에 응답하여 상기 어드레스 입력부와 상기 제 2 제어신호 발생부 사이를 차단시키는 동시에 상기 제 2 제어신호 발생부에 상기 제 2 제어신호의 인에이블에 영향을 미치지 않는 소정 레벨 신호를 공급하고, 상기 데이터 입출력 개수가 증가되면 상기 어드레스 입력부와 상기 제 2 제어신호 발생부 사이를 연결시키는 스위칭부를 구비한 것을 특징으로 하는 반도체 메모리 장치의 리던던시 디코더.
  2. 제 1 항에 있어서,
    상기 옵션 패드는 상기 반도체 메모리 장치의 패키지에 구비된 여분의 핀과 상기 스위칭부 사이에 연결되어 상기 여분의 핀을 통해 외부에서 입력받은 상기 제 3 제어신호를 상기 스위칭부에 전달하는 것을 특징으로 하는 반도체 메모리 장치의 리던던시 디코더.
  3. 제 1 항에 있어서,
    상기 옵션 패드는 상기 반도체 메모리 장치의 전원 패드와 접지 패드 사이에 본딩이 가능하도록 배치되어 상기 전원 패드나 상기 접지 패드와의 본딩 여부에 따라 논리 "하이" 또는 "로우" 레벨의 제 3 제어신호를 상기 스위칭부에 전달하는 것을 특징으로 하는 반도체 메모리 장치의 리던던시 디코더.
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