KR20010004607A - 에스램 디바이스 및 그 제조방법 - Google Patents

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Abstract

본 발명은 셀 면적을 증대시키지 않는 범위에서 노드 콘택 라인의 전도성에 영향을 미치지 않으면서 안정된 저항치를 갖는 부하 저항을 구비한 SRAM 디바이스의 제조방법에 관한 것이다.
이러한 본 발명은, 콘택 라인 및 Vcc 라인이 상부에 층간 절연막을 형성하고, 상기 층간 절연막내에 홈부를 형성한다음, 콘택 라인 및 Vcc 라인과 콘택되도록 층간 절연막 표면에 저항을 형성한다. 그러면, 층간 절연막의 홈부에 의하여 저항이 굴곡을 갖게되어, 저항의 길이가 길어져서, 고저항값을 갖는다.

Description

에스램 디바이스 및 그 제조방법{SRAM device and method for manufacturing the same}
본 발명은 에스램(SRAM) 디바이스 및 그 제조방법에 관한 것으로, 보다 구체적으로는 부하 저항의 저항치를 높게 유지시킬 수 있는 SRAM 디바이스 및 그 제조방법에 관한 것이다.
반도체 메모리 소자는 기억방식에 따라 디램(이하 DRAM; Dynamic Random Access Memory)과 에스램(이하 SRAM; Static Random Access Memory)으로 분류된다. SRAM은 빠른 스피드와 저전력 소모 및 단순작동으로 구동되는 소자로서 매우 각광받는 메모리 소자이다. 또한 DRAM과는 달리 주기적으로 저장된 정보를 리프레시할 필요가 없을 뿐만 아니라 설계가 용이한 장점을 갖는다.
일반적으로, SRAM 셀은 2개의 풀다운(pull-down, 이하 드라이브 트랜지스터) 소자와, 2개의 억세스(access) 소자 및 2개의 풀업(pull-up)소자로 구성되고, 풀업 소자의 구성에 따라 완전 CMOS형과, 고부하저항(HLR; High Load Resistor)형과, 박막 트랜지스터(TFT; Thin Film Transistor)형의 3가지 구조로 분류된다. 완전 CMOS형은 P채널 벌크 모스펫(P-channel bulk MOSFET)이 풀업 소자로 사용되고, HLR형은 높은 저항값을 갖는 폴리실리콘층이 풀업소자로 사용되며, TFT형은 P채널 폴리실리콘 TFT가 풀업 소자로 사용된다.
도 1은 종래의 HLR형 SRAM 디바이스의 단면도로서, 도면을 통하여 종래의 HLR형 SRAM 디바이스의 제조방법을 개략적으로 설명한다.
소자와 소자간을 분리하는 필드 산화막(2)이 구비된 반도체 기판(1)에 게이트 절연막을 형성하고, 공지된 증착방식에 의하여, 제 1 폴리실리콘막을 증착한다. 이어서, 제 1 폴리실리콘막을 소정 부분 패터닝하여, 억세스 트랜지스터의 게이트 전극(3A)과 드라이브 트랜지스터의 게이트 전극(3B)을 형성한다. 여기서, 미설명 부호 5는 게이트 측벽에 형성되는 스페이서를 나타낸다. 게이트 전극(3A, 3B) 양측의 반도체 기판(1)에 불순물을 주입하여, 각각 트랜지스터의 소오스, 드레인 영역(6A,6B)이 형성된다. 이때, 도면에서 소오스 영역(6A)은 억세스 트랜지스터와 드라이브 트랜지스터 및 이후 형성될 부하 저항과의 공통 접속 노드이고, 드레인 영역(6B)은 이후 비트 라인과 콘택될 부분이다.
그후에, 전체 구조물 상부에 제 1 층간 절연막(7)을 증착한다음, 억세스 트랜지스터의 드레인 영역(6B)이 노출되도록 제 1 층간 절연막(7)을 식각한다. 그후, 노출된 드레인 영역(6B)과 콘택되도록 제 2 폴리실리콘막을 증착한다음, 소정 부분 식각하여 비트 라인(8)을 형성한다.
그후, 비트 라인(8) 및 제 1 층간 절연막(7) 상부에 제 2 층간 절연막(9)을 증착한다. 이어서, 억세스 트랜지스터의 소오스 영역(6A)이 노출되도록 제 2 및 제 1 층간 절연막(9,7)을 식각하여, 노드 콘택홀(H)을 형성한다.
이어서, 노드 콘택홀(H) 내벽 및 제 2 층간 절연막(9) 상부에 제 3 폴리실리콘막을 증착한다. 여기서, 제 1 및 제 2 폴리실리콘막은 불순물이 도핑된 폴리실리콘막이고, 제 3 폴리실리콘막은 불순물의 측면 확산을 방지하기 위하여 불순물이 도핑되지 않은 상태로 증착된다. 그후, 콘택홀 주변에 있는 제 3 폴리실리콘막에만 선택적으로 불순물을 이온 주입하여, 노드 콘택 라인(100A)을 형성한다. 이때, 불순물이 이온 주입되지 않은 부분은 부하 저항(100B)이 된다.
일반적으로 부하 저항은 누설 전류가 적게 발생되도록 하기 위하여, 높은 저항치를 갖음이 바람직하다. 저항치를 증대시키려면, 저항의 면적을 증대시키든지, 또는 저항의 두께를 얇게 하여야 한다. 하지만, 저항의 면적을 증대시키게 되면, 셀 면적이 증대되어, 반도체 소자의 고집적화를 이룰 수 없다. 또한, 저항의 두께를 얇게하면, 저항과 동시에 형성되는 노드 콘택 라인의 전도성이 낮아진다.
이러한 문제점을 해결하기 위하여, 저항에 굴곡을 부여하는 기술과 불순물을 이온 주입하는 공정이 제안되었다.
하지만, 상기 두 방법은 공정 분위기에 따라 저항치가 쉽게 변동되어, 안정된 저항치를 얻기 어렵다.
따라서, 본 발명의 목적은 셀 면적을 증대시키지 않는 범위에서 노드 콘택 라인의 전도성에 영향을 미치지 않으면서 안정된 저항치를 갖는 부하 저항을 구비한 SRAM 디바이스 및 그 제조방법을 제공하는 것이다.
도 1은 일반적인 고부하 저항을 갖는 SRAM 디바이스를 개략적으로 나타낸 단면도.
도 2a 내지 도 2f는 본 발명에 따른 SRAM 디바이스의 제조방법을 설명하기 위한 각 공정별 단면도.
(도면의 주요 부분에 대한 부호의 설명)
11 - 반도체 기판 12 - 필드 산화막
13 - 게이트 절연막 14A,14B - 게이트 전극
15 - 스페이서 16 - 소오스, 드레인 영역
16A - 공통 노드 영역 17 - 제 1 층간 절연막
18 - 비트 라인 19 - 제 2 층간 절연막
20 - 노드 콘택 라인 21 - Vcc 라인
22 - 제 3 층간 절연막 23 - 제 1 레지스트 패턴
24 - 텅스텐 플러그 25 - 제 4 층간 절연막
26 - 제 2 레지스트 패턴 27 - 부하 저항
상기한 본 발명의 목적을 달성하기 위하여, 본 발명의 일 실시예에 따르면, 억세스 트랜지스터, 드라이브 트랜지스터 및 억세스 트랜지스터와 드라이브 트랜지스터의 공통 노드 영역이 구비된 반도체 기판상에 제 1 층간 절연막을 형성하는 단계와, 상기 제 1 층간 절연막 상부에 비트 라인을 형성하는 단계와, 상기 비트 라인이 형성된 제 1 층간 절연막 상부에 제 2 층간 절연막을 형성하는 단계와, 상기 제 2 및 제 1 층간 절연막의 소정 부분을 식각하여, 공통 노드 영역을 노출시키는 노드 콘택홀을 형성하는 단계와, 상기 결과물 상부에 폴리실리콘막을 증착한 후, 소정 부분 패터닝하여, 공통 노드와 콘택되는 노드 콘택 라인과, Vcc 라인을 형성하는 단계와, 노드 콘택 라인 및 Vcc 라인이 형성된 제 2 층간 절연막 상부에 제 3 층간 절연막을 형성하는 단계와, 상기 노드 콘택 라인이 노출되도록 제 3 층간 절연막을 식각하는 단계와, 상기 노드 콘택 라인과 콘택되도록 상기 노드 콘택홀내에 플러그 금속막을 형성하는 단계와, 상기 제 3 층간 절연막 및 플러그 금속막 상부에 제 4 층간 절연막을 형성하는 단계와, 상기 플러그 금속막 및 Vcc 라인이 노출되도록, 제 4 및 제 3 층간 절연막의 소정 부분을 식각하는 단계로, 상기 제 4 및 제 3 층간 절연막 식각시, 플러그 금속막 및 Vcc 라인 사이의 제 3 층간 절연막이 적어도 한 부분 이상 노출되도록 제 4 및 제 3 층간 절연막을 식각하는 단계, 및 상기 플러그 금속막 및 Vcc 라인과 콘택되도록 제 3 및 제 4 층간 절연막 표면에 폴리실리콘막을 증착한다음 소정 부분 식각하여, 저항을 형성하는 단계를 포함한다.
여기서, 상기 노드 콘택 라인이 노출되도록 제 3 층간 절연막을 식각하는 단계는, 상기 제 3 층간 절연막상에 노드 콘택 라인이 노출될 수 있도록 레지스트 패턴을 형성하는 단계; 상기 레지스트 패턴을 형태로 제 3 층간 절연막의상부가 등방성 형태가 되도록 건식 및 습식 식각하여 노드 콘택 라인을 노출시키는 단계; 및 상기 레지스트 패턴을 제거하는 단계를 포함한다.
또한, 상기 금속 플러그막을 형성하는 단계는 결과물 상부에 텅스텐 금속막을 증착하는 단계, 및 상기 텅스텐 금속막을 제 3 층간 절연막 표면이 노출되도록 블랭킷 식각하는 단계를 포함한다.
또한, 본 발명의 다른 견지에 의하면, 공통 노드 영역에 형성된 노드 콘택 라인과 전원 단자인 Vcc 라인이 구비된 반도체 기판과, 상기 반도체 기판상에 형성되며, 상기 콘택 라인과 Vcc 라인을 노출시키는 홀이 구비된 층간 절연막, 및 상기 노출된 콘택 라인 및 Vcc 라인과 콘택되도록 층간 절연막상에 형성되는 저항을 포함하며, 상기 콘택 라인과 Vcc 라인 사이의 층간 절연막에서는 소정 깊이의 홈부가 형성되어 있으며, 상기 저항은 홈부 표면에 피복되어 있는 것을 특징으로 한다.
본 발명에 의하면, 콘택 라인 및 Vcc 라인이 상부에 층간 절연막을 형성하고, 상기 층간 절연막내에 홈부를 형성한다음, 콘택 라인 및 Vcc 라인과 콘택되도록 층간 절연막 표면에 저항을 형성한다. 그러면, 층간 절연막의 홈부에 의하여 저항이 굴곡을 갖게되어, 저항의 길이가 길어져서, 고저항값을 갖는다.
(실시예)
이하 첨부한 도면에 의거하여 본 발명의 바람직한 실시예를 자세히 설명하도록 한다.
첨부한 도면 도 2a 내지 도 2f는 본 발명에 따른 SRAM 디바이스의 제조방법을 설명하기 위한 각 공정별 단면도이다.
도 2a를 참조하여, 반도체 기판(11) 상부에 액티브 영역을 한정하도록 필드 산화막(16)을 형성한다. 반도체 기판(11) 상부에 게이트 절연막(13)과 제 1 폴리실리콘막을 증착한다음, 소정 부분 패터닝하여, 억세스 트랜지스터의 게이트 전극(14A)과 드라이브 트랜지스터의 게이트 전극(14B)을 형성한다. 그후, 각 게이트 전극(14A,14B )양측벽에 공지의 방법으로 측벽 스페이서(15)를 형성한다음, 스페이서(15) 양측 기판 영역에 불순물을 이온 주입하여, 소오스, 드레인 영역(16)을 형성한다. 이에따라, 억세스 트랜지스터와 드라이브 트랜지스터가 완성된다. 이때, 억세스 트랜지스터와 드라이브 트랜지스터는 공통 드레인 영역(16A, 이하 공통 노드 영역)을 갖는다. 그후, 결과물 상부에 제 1 층간 절연막(17)을 형성한다음, 제 1 층간 절연막(17) 상부에 제 2 폴리실리콘막으로 비트 라인(18)을 형성한다. 이어서, 비트 라인(18)이 형성된 제 1 층간 절연막(17) 상부에 제 2 층간 절연막(19)을 형성한다. 그다음, 공통 노드 영역(16A)이 노출되도록 제 2 및 제 1 층간 절연막(19,17)을 소정 부분 식각하여, 노드 콘택홀(H)을 형성한다.
그 다음, 도 2b에 도시된 바와 같이, 노출된 공통 노드 영역(16A)과 콘택되도록 제 2 층간 절연막(19) 상부에 제 3 폴리실리콘막을 증착한다. 이어서, 제 3 폴리실리콘막을 소정 부분 패터닝하여, 노드 콘택홀(H)내에 형성되는 노드 콘택 라인(20)을 형성하고, 동시에 제 2 층간 절연막(19) 상부에는 Vcc 라인(21)을 형성한다.
그후, 도 2c에서와 같이, 결과물 상부에 제 3 층간 절연막(22)을 형성한다. 그리고나서, 제 3 층간 절연막(22) 상부에 상기 노드 콘택홀(H) 부분이 노출될 수 있도록 제 1 레지스트 패턴(23)을 공지의 포토리소그라피 공정으로 형성한다. 그후, 제 1 레지스트 패턴(23)을 마스크로 하여, 상기 노드 콘택 라인(20)이 노출될 수 있도록, 제 3 층간 절연막(22)을 식각한다. 이때, 제 3 층간 절연막(22)의 식각은 건식 및 습식 식각을 병행하여, 제 3 층간 절연막(22)내에 형성되는 홀이 입구부는 넓고 접촉부는 좁은 깔대기 형상으로 형성한다. 제 3 층간 절연막(22)내에 형성되는 홀 부분의 입구부를 넓게 하는 것은 이후 형성될 부하 저항의 면적을 증대시키기 위함이다.
도 2d를 참조하여, 결과물 상부에 상기 노드 콘택홀(H)이 충분히 매립될 만큼의 텅스텐 금속막을 증착한다. 그후, 텅스텐 금속막을 상기 제 3 층간 절연막(22) 표면이 노출되도록 블랭킷 에칭하여, 노드 콘택홀(H)내에 텅스텐 플러그(24)를 형성한다. 이때, 텅스텐 플러그는 상기 노드 콘택 라인(20)과 콘택된다.
그 다음, 도 2e에 도시된 바와 같이, 텅스텐 플러그(24) 및 제 3 층간 절연막(25) 상부에 제 4 층간 절연막(25)을 증착한다. 이때, 제 4 층간 절연막(25)의 두께는 비교적 두껍게 형성함이 바람직하다. 그리고나서, 제 4 층간 절연막(25) 상부에, 텅스텐 플러그(24) 및 Vcc 라인(21)과, 텅스텐 플러그(24)와 Vcc 라인(21) 사이의 제 3 층간 절연막(22)이 적어도 한 부분 이상이 노출될 수 있도록, 제 2 레지스트 패턴(26)을 형성한다.
그러고나서, 제 2 레지스트 패턴(26)의 형태로 제 4 및 제 3 층간 절연막(25,22)을 식각하여 텅스텐 플러그(24) 및 Vcc 라인(21)을 오픈시킨다. 이과정에서, 텅스텐 플러그(24)와 Vcc 라인(21) 사이의 제 3 층간 절연막(22)이 적어도 한군데 이상 노출되어, 텅스텐 플러그(24)와 Vcc 라인(21) 사이에는 적어도 하나 이상의 홈부(r)가 형성된다. 그후, 제 2 레지스트 패턴(26)을 공지의 방법으로 제거한다. 이어서, 노출된 텅스텐 플러그(24)와 Vcc 라인(21)과 콘택되도록, 제 3 및 제 4 층간 절연막(22,25) 표면에 제 4 폴리실리콘막을 증착하고, 소정 부분 패터닝하여, 부하 저항(27)을 형성한다. 이때, 부하 저항(27)은 텅스텐 플러그(24)와 Vcc 라인(21)와 콘택되면서, 제 4 및 제 3 층간 절연막(25,22)내에 소정의 홈부를 피복하도록 형성되어, 부하 저항(27)의 길이가 홈부의 내표면 길이만큼 증대된다. 더욱이 제 4 층간 절연막(25)을 두껍게 형성하였으므로, 부하 저항(27)의 길이는 더 증가된다. 또한, 제 3 층간 절연막내에 형성된 홀 상측부가 깔대기 형태로 넓게 형성되었으므로, 부하 저항(27)이 피복되는 길이가 증대된다. 더욱이, 부하 저항(27)이 별도로 형성되므로, 부하 저항(27)의 두께를 비교적 얇게 형성하여도 콘택 라인 및 Vcc 라인의 전도 특성에 영향을 미치지 않는다.
이상에서 자세히 설명된 바와 같이, 본 발명에 의하면, 콘택 라인 및 Vcc 라인이 상부에 층간 절연막을 형성하고, 상기 층간 절연막내에 홈부를 형성한다음, 콘택 라인 및 Vcc 라인과 콘택되도록 층간 절연막 표면에 저항을 형성한다. 그러면, 층간 절연막의 홈부에 의하여 저항이 굴곡을 갖게되어, 저항의 길이가 길어져서, 고저항값을 갖는다.
또한, 상기 저항은 층간 절연막내의 홈부 내표면에 피복되에 의하여, 길이가 증대되는 것이므로, 저항의 차지하는 면적은 증대되지 않는다.
또한, 저항에 이온 주입을 한다든지, 저항 표면에 굴곡을 주지 않으므로, 저항치의 변동이 없다.
더욱이, 저항이 콘택 라인 및 Vcc 라인과 별도로 형성되므로, 부하 저항의 두께를 비교적 얇게 형성하여도 콘택 라인 및 Vcc 라인의 전도 특성에 영향을 미치지 않는다.
노드 콘택 라인으로서 콘택 플러그가 사용되었으므로, 노드 콘택 저항이 크게 개선된다.
기타, 본 발명은 그 요지를 일탈하지 않는 범위에서 다양하게 변경하여 실시할 수 있다.

Claims (4)

  1. 억세스 트랜지스터, 드라이브 트랜지스터 및 억세스 트랜지스터와 드라이브 트랜지스터의 공통 노드 영역이 구비된 반도체 기판상에 제 1 층간 절연막을 형성하는 단계;
    상기 제 1 층간 절연막 상부에 비트 라인을 형성하는 단계;
    상기 비트 라인이 형성된 제 1 층간 절연막 상부에 제 2 층간 절연막을 형성하는 단계;
    상기 제 2 및 제 1 층간 절연막의 소정 부분을 식각하여, 공통 노드 영역을 노출시키는 노드 콘택홀을 형성하는 단계;
    상기 결과물 상부에 폴리실리콘막을 증착한 후, 소정 부분 패터닝하여, 공통 노드와 콘택되는 노드 콘택 라인과, Vcc 라인을 형성하는 단계;
    노드 콘택 라인 및 Vcc 라인이 형성된 제 2 층간 절연막 상부에 제 3 층간 절연막을 형성하는 단계;
    상기 노드 콘택 라인이 노출되도록 제 3 층간 절연막을 식각하는 단계;
    상기 노드 콘택 라인과 콘택되도록 상기 노드 콘택홀내에 플러그 금속막을 형성하는 단계;
    상기 제 3 층간 절연막 및 플러그 금속막 상부에 제 4 층간 절연막을 형성하는 단계;
    상기 플러그 금속막 및 Vcc 라인이 노출되도록, 제 4 및 제 3 층간 절연막의 소정 부분을 식각하는 단계로, 상기 제 4 및 제 3 층간 절연막 식각시, 플러그 금속막 및 Vcc 라인 사이의 제 3 층간 절연막이 적어도 한 부분 이상 노출되도록 제 4 및 제 3 층간 절연막을 식각하는 단계; 및
    상기 플러그 금속막 및 Vcc 라인과 콘택되도록 제 3 및 제 4 층간 절연막 표면에 폴리실리콘막을 증착한다음 소정 부분 식각하여, 저항을 형성하는 단계를 포함하는 것을 특징으로 하는 SRAM 디바이스의 제조방법.
  2. 제 1 항에 있어서, 상기 노드 콘택 라인이 노출되도록 제 3 층간 절연막을 식각하는 단계는, 상기 제 3 층간 절연막상에 노드 콘택 라인이 노출될 수 있도록 레지스트 패턴을 형성하는 단계; 상기 레지스트 패턴을 형태로 제 3 층간 절연막의상부가 등방성 형태가 되도록 건식 및 습식 식각하여 노드 콘택 라인을 노출시키는 단계; 및 상기 레지스트 패턴을 제거하는 단계를 포함하는 것을 특징으로 하는 SRAM 디바이스의 제조방법.
  3. 제 1 항에 있어서, 상기 금속 플러그막을 형성하는 단계는 결과물 상부에 텅스텐 금속막을 증착하는 단계; 및 상기 텅스텐 금속막을 제 3 층간 절연막 표면이 노출되도록 블랭킷 식각하는 단계를 포함하는 것을 특징으로 하는 SRAM 디바이스의 제조방법.
  4. 공통 노드 영역에 형성된 노드 콘택 라인과 전원 단자인 Vcc 라인이 구비된 반도체 기판;
    상기 반도체 기판상에 형성되며, 상기 콘택 라인과 Vcc 라인을 노출시키는 홀이 구비된 층간 절연막; 및
    상기 노출된 콘택 라인 및 Vcc 라인과 콘택되도록 층간 절연막상에 형성되는 저항을 포함하며,
    상기 콘택 라인과 Vcc 라인 사이의 층간 절연막에서는 소정 깊이의 홈부가 형성되어 있으며, 상기 저항은 홈부 표면에 피복되어 있는 것을 특징으로 하는 SRAM 디바이스.
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