KR20010003405A - 입력 패드 제어 회로 - Google Patents

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Abstract

본 발명은 입력 패드 제어 회로에 관한 것으로, 동일한 어드레스를 입력으로 하는 제 1 및 제 2 입력 패드와, 상기 제 1 및 제 2 입력 패드와 각각 접속되어 상기 제 1 및 제 2 입력 패드를 선택하기 위한 제 1 및 제 2 스위칭 수단과, 셀의 프로그램 및 소거 여부에 따라 상기 제 1 및 제 2 스위칭 수단을 선택적으로 구동시키는 제어 신호를 발생시키기 위한 제어 신호 발생 수단으로 이루어진 것을 특징으로 한다.

Description

입력 패드 제어 회로{Control circuit for input pad}
본 발명은 입력 패드 제어 회로에 관한 것으로, 특히 같은 입력을 가지는 기준 패드와 더미 패드(dummy pad)를 형성하고 이를 퓨즈 블록을 통해 제어하므로써 용도에 맞는 다양한 패키지가 가능한 메모리 제품을 개발할 수 있는 입력 패드 제어 회로에 관한 것이다.
현재 메모리 제품은 개발에 앞서 소비자가 요구하는 다양한 패키지(package) 형태에 맞추어 패드(pad) 배치를 설계한다. 또한, 다양한 제품군을 개발하는데 있어 메모리 용량이 큰 제품에서 컷다운(cutdown)하는 것이 일반적이다. 그런데 예를들어 도 1의 TSOP 패키지의 패드 배열과 같이 듀얼 인 라인(dual in line)으로 배치하여 설계된 제품을 컷다운할 경우 도 2의 SOP 패키지와 같은 패키지가 불가능할 경우가 발생할 수 있다. 즉, 도시된 바와 같이 11번과 12번, 33번과 34번 리드 프레임이 단락될 수 있다. 따라서 두가지 패키지가 모두 가능하게 하기 위해서는 도 3과 같이 리드 프레임이 단락되지 않도록 새로운 패드 배치를 설계해야 한다. 이 경우 컷다운 제품임에도 불구하고 새로운 형태로 구성해야 하고 좌우 패드를 새로 배치함에 따라 X-방향으로 칩 사이즈가 증가할 수 있다.
따라서, 본 발명은 같은 입력을 가지는 더미 패드(dummy pad)를 설정하므로써 유연성있게 패키지할 수 있어 상술한 문제점을 해결할 수 있는 입력 패드 제어 회로를 제공하는데 그 목적이 있다.
상술한 목적을 달성하기 위한 본 발명은 동일한 어드레스를 입력으로 하는 제 1 및 제 2 입력 패드와, 상기 제 1 및 제 2 입력 패드와 각각 접속되어 상기 제 1 및 제 2 입력 패드를 선택하기 위한 제 1 및 제 2 스위칭 수단과, 셀의 프로그램 및 소거 여부에 따라 상기 제 1 및 제 2 스위칭 수단을 선택적으로 구동시키는 제어 신호를 발생시키기 위한 제어 신호 발생 수단을 포함하여 이루어진 것을 특징으로 한다.
도 1은 TSOP 패키지의 평면도.
도 2는 SOP 패키지의 평면도.
도 3은 SOP 패키지를 가능하도록 하기 위한 패드의 변경 형태를 도시한 평면도.
도 4는 본 발명에 따른 입력 패드 제어 회로의 블록도.
도 5는 본 발명에 따른 퓨즈 블록의 상세 블록도.
도 6은 파워 업 리셋 회로도.
도 7은 디코더 회로도.
도 8은 셀 프로그램 선택 회로도.
도 9는 논리 회로도.
도 10은 기준 퓨즈 셀 회로도.
도 11은 퓨즈 셀 회로도.
도 12는 퓨즈 셀이 프로그램되었을 경우의 파형도.
도 13은 퓨즈 셀이 소거되었을 경우의 파형도.
<도면의 주요 부분에 대한 부호의 설명>
100 : 제 1 스위칭 수단 200 : 제 2 스위칭 수단
300 : 퓨즈 블록
10 : 파워 업 리셋 회로 20 : 디코더 회로
30 : 셀 프로그램 선택 회로 40 : 논리 회로
50 : 기준 퓨즈 셀 회로 60 : 퓨즈 셀 회로
첨부된 도면을 참조하여 본 발명을 상세히 설명하기로 한다.
도 4는 본 발명에 따른 입력 패드 제어 회로의 블록도이다. 도시된 바와 같이 퓨즈 블록(300)의 출력 신호에 따라 제 1 스위칭 수단(100) 및 제 2 스위칭 수단(200)이 선택적으로 구동되도록 구성되어 제 1 및 제 2 패드(PAD1 및 PAD2)를 선택적으로 출력한다. 제 1 스위칭 수단(100)은 제 1 패드(PAD1)를 출력하도록 구성 되고, 제 2 스위칭 수단(200)은 제 2 패드(PAD2)를 출력하도록 구성된다 그런데, 제 1 및 제 2 패드(PAD1 및 PAD2)는 동일한 입력을 가지도록 구성된다.
제 1 스위칭 수단(100)은 제 1 패드(PAD1)와 접지 단자(Vss) 사이에 접속되며 퓨즈 블록(300)의 출력 신호를 반전시키는 제 1 인버터(I11)의 출력 신호에 따라 구동되는 제 1 NMOS 트랜지스터(N11)와, 제 1 패드(PAD1)와 출력 단자 사이에 접속되며 퓨즈 블록(300)의 출력 신호에 따라 구동되는 제 2 NMOS 트랜지스터(N12)로 구성된다. 한편, 제 2 스위칭부(200)는 제 2 패드(PAD2)와 접지 단자(Vss) 사이에 접속되며 퓨즈 블록(300)의 출력 신호에 따라 구동되는 제 3 NMOS 트랜지스터 (N13)와, 제 2 패드(PAD2)와 출력 단자 사이에 접속되며 퓨즈 블록(300)의 출력 신호를 반전시키는 제 2 인버터(I12)의 출력 신호에 의해 구동되는 제 4 NMOS 트랜지스터(N14)로 구성된다.
상기와 같이 구성되는 본 발명에 따른 입력 패드 제어 회로의 구동 방법을 설명하면 다음과 같다.
먼저, 퓨즈 블록(300)의 출력 신호가 하이 상태일 경우, 제 1 스위칭 수단 (100)의 제 1 인버터(I11)을 통해 로우 상태로 반전되고, 이 신호에 의해 제 1 NMOS 트랜지스터(N11)가 턴오프되어 접지 단자(Vss)로의 패스가 차단된다. 그리고, 하이 상태의 퓨즈 블록(300)의 출력 신호에 의해 제 2 NMOS 트랜지스터(N12)가 턴온되어 제 1 패드(PAD1)를 출력시킨다. 한편, 하이 상태의 퓨즈 블록(300)의 출력 신호는 제 2 스위칭 수단(200)의 제 2 인버터(I12)를 통해 로우 상태로 반전되고, 이 신호에 의해 제 4 NMOS 트랜지스터(N14)가 턴오프된다. 그리고, 하이 상태의 신호에 의해 제 3 NMOS 트랜지스터(N13)가 턴온되어 제 2 패드(PAD2)와 접지 단자 (Vss) 사이에 패스를 형성한다. 따라서, 퓨즈 블록(300)의 출력 신호가 하이 상태일 경우 제 1 패드(PAD1)가 출력된다.
퓨즈 블록(300)의 출력 신호가 로우 상태일 경우 제 1 스위칭 수단(100)의 제 1 인버터(I11)을 통해 하이 상태로 반전되고, 이 신호가 제 1 NMOS 트랜지스터 (N11)를 턴온시켜 제 1 패드(PAD1)와 접지 단자(Vss) 사이에 패스를 형성한다. 그리고, 로우 상태의 퓨즈 블록(300)의 출력 신호가 제 2 NMOS 트랜지스터(N12)를 턴오프시켜 제 1 패드(PAD1)를 출력시키지 못한다. 한편, 로우 상태의 퓨즈 블록 (300)의 출력 신호에 의해 제 3 NMOS 트랜지스터(N13)가 턴오프되어 제 2 패드 (PAD2)와 접지 단자(Vss) 사이에 패스를 차단한다. 그리고, 로우 상태의 퓨즈 블록(300)의 출력 신호는 제 2 스위칭 수단(200)의 제 2 인버터(I12)를 통해 하이 상태로 반전되고, 이 신호가 제 4 NMOS 트랜지스터(N14)를 턴온시켜 제 2 패드 (PAD2)를 출력시킨다. 따라서, 퓨즈 블록(300)의 출력 신호가 로우 상태일 경우 제 2 패드(PAD2)가 출력된다.
상술한 바와 같이 퓨즈 블록(300)의 출력 신호가 하이 상태일 경우 제 1 패드(PAD1)가 출력되고, 로우 상태일 경우 제 2 패드(PAD2)가 출력된다.
도 5는 도 4의 퓨즈 블록의 상세 블록도로서, 다음과 같이 구성된다.
파워 업 리셋 회로(10)는 전원 전압이 소정의 상승 시간을 가지고 상승할 때 이를 감지하여 소정의 시간에 리셋 신호(RST)와 리셋 바 신호(RSTb)를 생성한다.
디코더 회로(20)는 프로그램 전압과 독출 전압을 인가하는 제 1 전원(VPPI), 소거시 소거 전압 VEE를 인가하고 그렇지 않을 경우 접지되는 제 2 전원(VEEI), 퓨즈 셀 리셋 신호(XRST) 및 논리 회로(40)로부터 디코더 신호(XPREA)를 입력하여 퓨즈 셀의 게이트 단자에 입력되는 퓨즈 셀 게이트 신호(CGATE)를 생성한다.
셀 프로그램 선택 회로(30)는 프로그램 전압을 인가하는 제 4 전원(VPPY)과 셀 프로그램 인에이블 신호(TPACEN)를 입력하여 셀 프로그램 선택 신호(TPACSEL)를 생성한다.
논리 회로(40)는 셀 프로그램 인에이블 신호(TPACEN), 셀 소거 인에이블 신호(TERACEN) 및 기준 퓨즈 셀 회로(50)로부터 기준 퓨즈 셀 신호(REFCAMb)를 입력하여 기준 퓨즈 셀 독출 신호(CAMSAON), 기준 전압(VREF) 및 디코더 신호(XPREA)를 생성한다.
기준 퓨즈 셀 회로(50)는 셀 포스트프로그램 인에이블 신호(TREPRECEN), 파워 업 리셋 회로(10)로부터 리셋 신호(RST) 및 리셋 바 신호(RSTb), 디코더 회로 (20)로부터 퓨즈 셀 게이트 신호(CGATE), 논리 회로(40)로부터 퓨즈 셀 독출 신호 (CAMSAON), 셀 프로그램 인에이블 신호(TPACEN), 셀 소거 인에이블 신호(TERACEN), 논리 회로(40)로부터 기준 전압(VREF), 그리고 소오스 라인 소거를 위한 제 4 전원 (VSSC)을 각각 입력하여 기준 퓨즈 셀 신호(REFCAMb)를 생성한다.
퓨즈 셀 회로(60)는 파워 업 리셋 회로(10)로부터 리셋 신호(RST) 및 리셋 바 신호(RSTb), 디코더 회로(20)로부터 퓨즈 셀 게이트 신호(CGATE), 셀 프로그램 인에이블 신호(TPACEN), 논리 회로(40)로부터 기준 전압(VREF), 제 4 전원(VSSC), 그리고 셀 프로그램 선택 회로(30)로부터 셀 프로그램 선택 신호(TPACSEL)를 입력하여 제 1 스위칭 수단(100) 및 제 2 스위칭 수단(200)을 선택적으로 구동하는 제어 신호(PKGON)를 생성한다.
도 6은 파워 업 리셋 회로도로서, 다음과 같이 구성된다.
전원 단자와 제 2 노드(Q2) 사이에는 제 1 및 제 2 PMOS 트랜지스터(P21 및 P22)가 접속되는데, 제 1 PMOS 트랜지스터(P21)는 제 1 노드(Q1)의 전위에 따라 구동되고, 제 2 PMOS 트랜지스터(P22)는 다이오드 역할을 한다. 제 1 내지 제 5 NMOS 트랜지스터(N21 내지 N25)는 제 2 노드(Q2)와 접지 단자(Vss) 사이에 접속되며, 게이트 단자가 전원 단자와 접속되어 항상 턴온 상태를 유지한다. 제 6 NMOS 트랜지스터(N26)는 전원 단자와 제 2 노드(Q2) 사이에 접속되며, 게이트 단자가 제 2 노드(Q2)에 접속된다. 제 2 노드(Q2)와 접지 단자(Vss) 사이에는 제 2 캐패시터 (C12)가 접속된다. 전원 단자와 제 3 노드(Q3) 사이에는 제 3 및 제 4 PMOS 트랜지스터(P23 및 P24)가 접속되는데, 제 3 PMOS 트랜지스터(P23)는 제 1 노드(Q1)의 전위에 따라 구동되고, 제 4 PMOS 트랜지스터(P24)는 접지 단자(Vss)와 접속되어 항상 턴온 상태를 유지하게 된다. 제 3 노드(Q3)와 접지 단자(Vss) 사이에는 제 7 내지 제 9 NMOS 트랜지스터(N27 내지 N29)가 접속되는데, 이들의 게이트 단자는 각각 제 2 노드(Q2)와 접속된다. 전원 단자와 제 3 노드(Q3) 사이에 제 3 캐패시터(C13)가 접속되고, 제 3 노드(Q3)와 접지 단자(Vss) 사이에는 제 10 내지 제 13 NMOS 트랜지스터(N30 내지 N33)가 접속되는데, 이들의 게이트 단자는 각각 제 1 노드(Q1)와 접속된다. 제 3 노드(Q3)의 전위는 제 1 내지 제 4 인버터(I21 내지 I24)를 통해 지연되어 리셋 신호(RST)를 출력하고, 이 신호가 제 5 인버터(I25)를 통해 반전된 리셋 바 신호(RSTb)를 출력한다. 한편, 전원 단자와 제 1 노드(Q1) 사이에는 직렬로 접속된 다수의 PMOS 트랜지스터와 제 14 NMOS 트랜지스터(N34)가 접속되고, 제 15 NMOS 트랜지스터(N35)가 접속된다. 직렬로 접속된 다수의 PMOS 트랜지스터는 각각의 게이트 단자가 접지 단자(Vss)와 접속된다. 제 1 노드(Q1)와 접지단자 (Vss) 사이에는 제 1 캐패시터(C11)가 접속된다.
상기와 같이 구성되는 파워 업 리셋 회로의 구동 방법을 설명하면 다음과 같다.
초기 상태에서 제 1 노드(Q1)는 로우 상태를 유지하고 있기 때문에 PMOS 트랜지스터의 문턱 전압(Vpn) 이상으로 전원 전압(Vcc)이 공급되면 제 1 및 제 3 PMOS 트랜지스터(P21 및 P23)는 턴온된다. 전원 전압(Vcc)은 턴온된 제 1 PMOS 트랜지스터(P21)와 제 2 PMOS 트랜지스터(P22)를 통해 제 2 노드(Q2)로 공급된다. 그러나, 전원 단자가 게이트와 접속되고 제 2 노드(Q2)와 접지 단자(Vss) 사이에 접속된 제 1 내지 제 5 NMOS 트랜지스터(N21 내지 N25)를 통해 제 2 노드(Q2)의 전위는 로우 상태를 유지하게 된다. 제 1 내지 제 5 NMOS 트랜지스터(N21 내지 N25)를 통해 전원 전압이 접지 전압으로 강하되기 전 제 2 노드(Q2)는 하이 상태를 유지하므로 제 6 NMOS 트랜지스터(N26)가 턴온되어 전원 전압(Vcc)이 제 6 NMOS 트랜지스터(N26)를 통해 제 2 노드(Q2)로 공급되고, 이 전위는 제 2 캐패시터(C12)에 차지된다. 그리고, 제 1 내지 제 5 NMOS 트랜지스터(N21 내지 N25)가 턴온되면서 제 2 캐패시터(C12)에 차지되어 있던 전하가 방전되면서 접지 전압(Vss)으로 강하된다. 따라서, 제 2 노드(Q2)는 로우 상태가 되고, 이로 인해 제 2 노드(Q2)와 게이트가 접속되고 제 3 노드(Q3)와 접지 단자(Vss) 사이에 접속된 제 7 내지 제 9 NMOS 트랜지스터(N27 내지 N29)는 턴오프된다. 한편, 전원 전압(Vcc)은 턴온된 제 3 PMOS 트랜지스터(P23)와 제 4 PMOS 트랜지스터(P24)를 통해 제 3 노드(Q3)에 공급되고, 제 7 내지 제 9 NMOS 트랜지스터(N27 내지 N29)가 턴오프되어 있기 때문에 제 3 노 드(Q3)는 하이 상태를 유지하게 된다. 그런데, 게이트 단자가 제 1 노드(Q1)와 접속되고, 제 3 노드(Q3)와 접지 단자(Vss) 사이에 접속된 제 10 내지 제 13 NMOS 트랜지스터(N30 내지 N33)가 로우 상태를 유지하고 있는 제 1 노드(Q1)의 전위에 의해 턴오프되어 있기 때문에 제 3 노드(Q3)는 하이 상태를 유지하게 된다. 하이 상태를 유지하는 제 3 노드(Q3)의 전위는 제 1 내지 제 4 인버터(I21 내지 I24)를 통해 소정 시간 지연되어 리셋 신호(RST)를 출력하여 칩을 리셋시키고, 이 신호가 제 5 인버터(I25)를 통해 반전되어 리셋 바 신호(RSTb)를 출력시킨다.
그런데, 점차적으로 상승되는 전원 전압(Vcc)은 직렬로 연결된 다수의 PMOS 트랜지스터와 제 14 NMOS 트랜지스터(N34) 및 제 1 캐패시터(C11)에 의해 소정 시간 지연되어 제 1 노드(Q1)로 공급되고, 이 전압에 의해 제 1 노드(Q1)의 전위는 상승하게 된다. 이로 인해 제 1 및 제 3 PMOS 트랜지스터(P21 및 P23)는 턴오프되어 전원 전압(Vcc)의 공급이 차단되고, 제 10 내지 제 13 NMOS 트랜지스터(N30 내지 N33)는 턴온되어 제 3 노드(Q3)의 전위를 로우 상태로 만든다. 이로써 제 1 내지 제 4 인버터(I21 내지 I24)를 통해 로우 상태의 신호가 출력되므로 리셋 동작을 멈추게 된다.
도 7은 디코더 회로의 상세 회로도로서, 다음과 같이 구성된다.
제 1 PMOS 트랜지스터(P31)는 제 1 전원(VPPX)과 제 1 노드(Q11) 사이에 접속되며, 퓨즈 셀 리셋 신호(XRST)에 따라 동작된다. 제 2 PMOS 트랜지스터(P32)는 제 1 전원(VPPX)과 제 1 노드(Q11) 사이에 접속되며, 출력 단자(CGATE)의 전위에 따라 동작된다. 제 3 PMOS 트랜지스터(P33)는 제 1 전원(VPPX)과 출력 단자(CGATE) 사이에 접속되며, 제 1 노드(Q11)의 전위에 따라 동작된다. 제 1 NMOS 트랜지스터 (N31)는 제 1 노드(Q11)와 접지 단자(Vss) 사이에 접속되며, 디코더 신호(XPREA)에 따라 동작된다. 트리플 웰 NMOS 트랜지스터인 제 2 NMOS 트랜지스터(N32)는 제 2 전원(VEEX)과 출력 단자(CGATE) 사이에 접속되며, 전원 전압(Vcc)과 제 2 전원 (VEEX)에 따라 동작된다. 출력 단자로 출력되는 퓨즈 셀 게이트 신호(CGATE)는 기준 회로(50)과 퓨즈 셀 회로(60)로 입력된다.
상기와 같이 구성되는 디코더의 구동 바이어스 조건은 [표 1]과 같으며, 이를 이용하여 그 구동 방법을 설명하면 다음과 같다.
프로그램 소거 독출
VPPX VPPI 2V Vcc
XRST VPPI 0V 0V
VNWELL Vcc Vcc Vcc
XPREA Vcc 0V Vcc
VEEX 0V -9V 0V
CGATE VPPI -9V Vcc
먼저, 프로그램 모드의 동작을 설명하면, 제 1 전원(VPPX)은 포지티브 펌프 (positive pump)가 펌핑 동작을 수행하여 포지티브 펌핑 전압(VPPI) 레벨을 유지한다. 퓨즈 셀 리셋 신호(XRST)는 0V 전압 레벨에서 포지티브 펌프가 펌핑 동작을 수행하여 포지티브 펌핑 전압(VPPI) 레벨까지 상승된다. 또한, 디코더 신호(XPREA) 및 N웰 전압(VNWELL)은 전원 전압(Vcc) 레벨을 유지하므로, 즉, 퓨즈 셀 게이트 신호(CGATE)는 펌핑 전압(VPPI) 레벨을 유지한다.
퓨즈 셀 리셋 신호(XRST)로부터 공급된 펌핑 전압(VPPI)에 의해 제 1 PMOS 트랜지스터(P31)는 턴오프된다. 하이 상태의 디코더 신호(XPREA)가 제 1 NMOS 트랜지스터(N31)를 턴온시켜 접지 단자로 경로가 형성되므로 제 1 노드(Q11)는 로우 상태로 된다. 제 1 노드(Q11)의 전위를 각각 입력으로 하는 제 3 PMOS 트랜지스터 (P33)는 턴온되고, 트리플 웰 NMOS 트랜지스터인 제 2 NMOS 트랜지스터(N32)는 턴오프된다. 따라서, 출력 단자에 펌핑 전압(VPPI)이 공급되고, 이로 인해 제 2 PMOS 트랜지스터(P32)는 턴오프된다.
소거 모드의 동작을 설명하면, 제 1 전원(VPPX)은 2V의 전압을 유지하고, 퓨즈 셀 리셋 신호(XRST)는 0V의 전압, 제 2 전원(VEEX)은 -9V의 전압을 유지하도록 한다. 또한, 디코더 신호(XPREA)는 0V의 전압, N웰 전압(VNWELL)은 전원 전압(Vcc) 레벨을 유지하도록 하여 퓨즈 셀 게이트 신호(CGATE)는 -9V가 유지되도록 한다.
0V의 디코더 신호(XPREA)가 제 1 NMOS 트랜지스터(N31)를 턴오프시키고, 0V의 퓨즈 셀 리셋 신호(XRST)가 제 1 PMOS 트랜지스터(P31)를 턴온시켜 제 1 노드 (Q11)는 제 1 전원(VPPX)에 의해 2V의 전압이 공급되어 하이 상태를 유지한다. 하이 상태의 제 1 노드(Q11)의 전위에 의해 트리플 웰 NMOS 트랜지스터인 제 2 NMOS 트랜지스터(N32)는 턴온되고, 제 3 PMOS 트랜지스터(P33)는 턴오프되어 출력 단자는 제 2 전원(VEEX)에 의해 공급된 -9V의 전위를 유지하게 된다. -9V를 유지하는 출력 단자의 전위에 의해 제 2 PMOS 트랜지스터(P32)가 턴온되어 제 1 노드(Q11)는 하이 상태를 계속 유지하게 된다.
독출 모드의 동작을 설명하면, 제 1 전원(VPPX)은 전원 전압(Vcc)의 전압을 유지하고, 퓨즈 셀 리셋 신호(XRST)는 0V의 전압, 제 2 전원(VEEX)은 0V의 전압을 유지하도록 한다. 또한, 디코더 신호(XPREA)는 전원 전압(Vcc), N웰 전압(VNWELL)은 전원 전압(Vcc) 레벨을 유지하도록 하여 퓨즈 셀 게이트 신호 (CGATE)는 전원 전압(Vcc)이 유지되도록 한다.
디코더 신호(XPREA)에 의해 전원 전압(Vcc)이 공급되어 제 1 NMOS 트랜지스터(N31)는 턴온되고, 0V의 퓨즈 셀 리셋 신호(XRST)에 의해 제 1 PMOS 트랜지스터 (P31)는 턴온되지만 제 1 노드(Q11)는 로우 상태를 유지하여 제 2 NMOS 트랜지스터 (N32)가 턴오프되고, 제 3 PMOS 트랜지스터(P33)가 턴온되어 출력 단자는 제 1 전원(VPPX)에 의해 공급된 전원 전압(Vcc)의 전위를 유지하게 된다. 전원 전압(Vcc)을 유지하는 출력 단자의 전위에 의해 제 2 PMOS 트랜지스터(P32)가 턴오프되어 제 1 노드(Q11)는 로우 상태를 계속 유지하게 된다.
도 8은 셀 프로그램 선택 회로의 상세 회로도로서, 다음과 같이 구성된다.
제 1 PMOS 트랜지스터(P41)는 독출 및 프로그램 전압을 공급하는 제 3 전원 (VPPY)과 제 1 노드(Q21) 사이에 접속되며, 제 2 노드(Q22)의 전위에 따라 동작된다. 제 2 PMOS 트랜지스터(P42)는 제 3 전원(VPPY)과 제 2 노드(Q22) 사이에 접속되며, 제 1 노드(Q21)의 전위에 따라 동작된다. 제 1 노드(Q21)와 제 1 NMOS 트랜지스터(N41) 사이에 접속된 제 3 NMOS 트랜지스터(N43) 및 제 2 노드(Q22)와 제 2 NMOS 트랜지스터(N42) 사이에 접속된 제 4 NMOS 트랜지스터(N44)는 전원 전압(Vcc)이 게이트 단자에 인가되어 항상 턴온 상태를 유지한다. 제 1 NMOS 트랜지스터 (N41)는 제 3 NMOS 트랜지스터(N43)와 접지 단자(Vss) 사이에 접속되어 제 1 인버터(I41)를 통해 반전된 셀 프로그램 인에이블 신호(TPACEN)에 따라 동작되며, 제 2 NMOS 트랜지스터(N42)는 제 4 NMOS 트랜지스터(N44)와 접지 단자(Vss) 사이에 접속되어 셀 프로그램 인에이블 신호(TPACEN)에 따라 동작된다. 제 3 전원(VPPY)과 출력 단자 사이에 접속된 제 3 PMOS 트랜지스터(P43)와 출력 단자와 접지 단자(Vss) 사이에 접속된 제 5 NMOS 트랜지스터(N45)는 제 2 노드(Q22)의 전위에 따라 출력 단자로 출력되는 셀 프로그램 선택 신호(TPACSEL)의 전위를 조절한다. 프로그램 선택 회로에 의해 출력된 셀 프로그램 선택 신호(TPACSEL)는 퓨즈 셀 회로(60)로 입력된다.
상기와 같이 구성되는 셀 프로그램 선택 회로의 구동 방법을 설명하면 다음과 같다.
먼저, 제 3 및 제 4 NMOS 트랜지스터(N43 및 N44)는 각각의 게이트 단자에 전원 전압(Vcc)이 인가되어 항상 턴온 상태를 유지한다. 이 상태에서 셀을 프로그램하기 위해 하이 상태의 셀 프로그램 인에이블 신호(TPACEN)가 입력되면 제 1 인버터(I41)를 통해 로우 상태로 반전되어 제 1 NMOS 트랜지스터(N41)를 턴오프시키고, 제 1 인버터(I41)를 통하지 않은 하이 상태의 셀 프로그램 인에이블 신호 (TPACEN)에 의해 제 2 NMOS 트랜지스터(N42)가 턴온된다. 턴온된 제 4 및 제 2 NMOS 트랜지스터(N44 및 N42)에 의해 접지 단자(Vss)로 패스가 형성되므로 제 2 노드(Q22)는 로우 상태를 유지하게 된다. 로우 상태를 유지하는 제 2 노드(Q22)의 전위에 의해 제 1 PMOS 트랜지스터(P41)가 턴온되고, 이를 통해 제 3 전원(VPPY)이 제 1 노드(Q21)에 공급되어 제 1 노드(Q21)의 전위를 하이 상태로 만든다. 하이 상태를 유지하는 제 1 노드(Q21)의 전위에 의해 제 2 PMOS 트랜지스터(P42)가 턴오프되어 제 2 노드(Q22)는 로우 상태를 유지하게 된다. 로우 상태를 유지하는 제 2 노드(Q22)의 전위에 의해 제 3 PMOS 트랜지스터(P43)는 턴온되고, 제 5 NMOS 트랜지스터(N45)는 턴오프되어 제 3 전원(VPPY)의 전압이 셀 프로그램 선택 신호 (TPACSEL)로 출력된다.
제 3 및 제 4 NMOS 트랜지스터(N43 및 N44)는 각각의 게이트 단자에 전원 전압(Vcc)이 인가되어 항상 턴온 상태를 유지한다. 이 상태에서 셀을 독출 또는 소거하기 위해 로우 상태의 셀 프로그램 인에이블 신호(TPACEN)가 입력되면 제 1 인버터(I41)를 통해 하이 상태로 반전되어 제 1 NMOS 트랜지스터(N41)를 턴온시키고, 제 1 인버터(I41)를 통하지 않은 로우 상태의 셀 프로그램 인에이블 신호(TPACEN)에 의해 제 2 NMOS 트랜지스터(N42)가 턴오프된다. 턴온된 제 3 및 제 1 NMOS 트랜지스터(N43 및 N41)에 의해 접지 단자(Vss)로 패스가 형성되므로 제 1 노드(Q21)는 로우 상태를 유지하게 된다. 로우 상태를 유지하는 제 1 노드(Q21)의 전위에 의해 제 2 PMOS 트랜지스터(P42)가 턴온되고, 이를 통해 제 3 전원(VPPY)이 제 2 노드 (Q21)에 공급되어 제 2 노드(Q22)의 전위를 하이 상태로 만든다. 하이 상태를 유지하는 제 2 노드(Q21)의 전위에 의해 제 1 PMOS 트랜지스터(P41)가 턴오프되어 제 1 노드(Q21)는 로우 상태를 유지하게 된다. 하이 상태를 유지하는 제 2 노드(Q21)의 전위에 의해 제 3 PMOS 트랜지스터(P43)는 턴오프되고, 제 5 NMOS 트랜지스터(N45)는 턴온되어 접지 단자로 패스가 형성된다. 이로 인해 로우 상태의 신호가 셀 프로그램 선택 신호(TPACSEL)로 출력된다.
상기한 바와 같이 셀 프로그램 선택 회로는 셀 프로그램 인에이블 신호 (TPACEN)가 하이 상태로 인가될 경우 제 3 전원(VPPY)을 셀 프로그램 선택 신호 (TPACSEL)로 출력하고, 로우 상태로 인가될 경우 로우 상태의 신호를 셀 프로그램 선택 신호(TPACSEL)로 출력한다.
도 9는 논리 회로의 상세 회로도로서, 다음과 같이 구성된다.
제 1 NAND 게이트(11)는 셀 프로그램 인에이블 신호(TPACEN)와 제 1 인버터 (I51)를 통해 반전된 셀 소거 인에이블 신호(TERACEN)를 입력하여 논리 조합한다. 제 2 NAND 게이트(12)는 제 1 NAND 게이트(11)의 출력 신호와 퓨즈 셀 독출 바 신호(CAMSAONb) 신호를 입력하고, 이를 논리 조합한 디코더 신호(XPREA)를 디코더로 출력한다. 제 1 및 제 2 PMOS 트랜지스터(P51 및 P52)는 전원 단자와 출력 노드 (Q31) 사이에 접속되며, 제 1 PMOS 트랜지스터(P51)는 기준 퓨즈 셀 신호(REFCAMb)에 따라 구동되며, 제 2 PMOS 트랜지스터(P52)는 출력 노드(Q31)의 전위에 따라 구동된다. 기준 퓨즈 셀 신호(REFCAMb)는 파워업시 로우 상태를 유지하다가 칩의 리셋이 종료된 후 소정 시간 지연되어 하이 상태를 유지한다. 제 1 및 제 2 NMOS 트랜지스터(N51 및 N52)는 출력 노드(Q31)와 접지 단자(Vss) 사이에 접속되고, 제 1 NMOS 트랜지스터(N51)는 출력 노드(Q31)의 전위에 따라 구동되어 다이오드 역할을 하며, 제 2 NMOS 트랜지스터(N52)는 제 1 NMOS 트랜지스터(N51)에 의해 입력되는 전위에 따라 구동되는 다이오드 역할을 한다. 출력 노드(Q31)과 접지 단자(Vss) 사이에 접속된 제 3 NMOS 트랜지스터(N53)는 기준 퓨즈 셀 신호(REFCAMb)에 따라 구동된다. 출력 노드(Q31)의 전위는 기준 전압 (VREF)으로 기준 퓨즈 셀 회로로 출력된다.
상기와 같이 구성되는 본 발명에 따른 논리 회로의 구동 방법을 설명하면 다음과 같다.
먼저, 기준 셀 회로로부터 입력되는 기준 퓨즈 셀 신호(REFCAMb)가 로우 상태로 입력되면, 제 1 PMOS 트랜지스터(P51)는 턴온되어 전원 전압(Vcc)이 공급된다. 전원 전압(Vcc)은 로우 상태를 유지하는 출력 노드(Q31)에 의해 턴온된 제 2 PMOS 트랜지스터(P52)를 통해 출력 노드(Q31)로 공급되는데, 제 2 PMOS 트랜지스터 (P52)의 문턱 전압만큼 상승되다가 그 문턱 전압 이상이 되면 제 2 PMOS 트랜지스터(P52)가 턴오프되어 출력 노드(Q31)의 전위 상승은 중단된다. 이때, 출력 노드(Q31)의 전위는 제 1 및 제 2 NMOS 트랜지스터(N51 및 N52)의 문턱 전압보다 낮기 때문에 이들은 턴오프 상태를 유지한다. 또한, 로우 상태의 기준 퓨즈 셀 신호(REFCAMb)에 의해 제 3 NMOS 트랜지스터(N53)가 턴오프되어 출력 노드(Q31)의 전위가 기준 전압(VREF)으로 출력된다. 한편, 로우 상태의 기준 퓨즈 셀 신호 (REFCAMb)는 제 2 인버터(I52), 제 1 캐패시터(C51), 제 3 인버터(I53) 및 제 2 캐패시터(C52)를 통해 소정시간 지연되어 제 3 NAND 게이트(13)로 입력된다. 제 3 NAND 게이트(13)는 이 신호 이외에 로우 상태의 기준 퓨즈 셀 신호(REFCAMb)와 제 1 인버터(I51)를 통해 반전된 셀 소거 인에이블 신호(TERACEN)를 입력하고, 이들을 논리 조합하여 퓨즈 셀 독출 신호(CAMSAON)를 출력한다. 셀 프로그램 인에이블 신호(TPACEN)가 하이 상태로 입력되고, 셀 소거 인에이블 신호(TERACEN)가 로우 상태로 입력될 경우, 제 1 NAND 게이트(11)는 하이 상태의 셀 프로그램 인에이블 신호(TPACEN)와 제 1 인버터(I51)을 통해 하이 상태로 반전된 셀 소거 인에이블 신호(TERACEN)를 입력하여 로우 상태의 신호를 출력한다. 따라서, 제 3 NAND 게이트(13)는 로우 상태의 지연된 기준 퓨즈 셀 신호(REFCAMb) 및 하이 상태의 반전된 셀 소거 인에이블 신호(TERACEN)를 입력하여 하이 상태의 퓨즈 셀 독출 신호(CAMSAON)를 출력한다. 제 2 NAND 게이트(12)는 로우 상태의 제 1 NAND 게이트(11)의 출력 신호와 로우 상태의 퓨즈 셀 독출 바 신호(CAMSAONb)를 입력하여 하이 상태의 디코더 신호(XPREA)를 디코더 회로로 출력한다.
여기서, 셀 프로그램 인에이블 신호(TPACEN)가 로우 상태로 입력되고, 셀 소거 인에이블 신호(TERACEN)가 하이 상태로 입력될 경우, 제 1 NAND 게이트(11)는 로우 상태의 셀 프로그램 인에이블 신호(TPACEN)와 제 1 인버터(I51)을 통해 로우 상태로 반전된 셀 소거 인에이블 신호(TERACEN)를 입력하여 하이 상태의 신호를 출력한다. 따라서, 제 3 NAND 게이트(13)는 하이 상태의 지연된 기준 퓨즈 셀 신호(REFCAMb) 및 로우 상태의 반전된 셀 소거 인에이블 신호(TERACEN)를 입력하여 하이 상태의 퓨즈 셀 독출 신호(CAMSAON)를 출력한다. 제 2 NAND 게이트(12)는 하이 상태의 제 1 NAND 게이트(11)의 출력 신호와 하이 상태의 퓨즈 셀 독출 바 신호(CAMSAONb)를 입력하여 로우 상태의 디코더 신호(XPREA)를 디코더 회로로 출력한다.
다음, 기준 셀 회로로부터 입력되는 기준 퓨즈 셀 신호(REFCAMb)가 하이 상태로 입력되면, 제 1 PMOS 트랜지스터(P51)는 턴오프되어 전원 전압(Vcc)이 공급되지 못한다. 또한, 제 3 NMOS 트랜지스터(N53)은 턴온되어 접지 단자(Vss)로 패스가 형성된다. 따라서, 출력 노드(Q31)는 로우 상태를 유지하게 되고, 이 전위를 기준 전압(VREF)으로 출력하게 된다. 한편, 하이 상태의 기준 퓨즈 셀 신호(REFCAMb)는 제 2 인버터(I52), 제 1 캐패시터(C51), 제 3 인버터(I53) 및 제 2 캐패시터(C52)를 통해 소정시간 지연되어 제 3 NAND 게이트(13)로 입력된다. 제 3 NAND 게이트 (13)는 이 신호 이외에 하이 상태의 기준 퓨즈 셀 신호(REFCAMb)와 셀 프로그램 인에이블 신호(TPACEN)를 입력하고, 이들을 논리 조합하여 퓨즈 셀 독출 신호 (CAMSAON)를 출력한다. 셀 프로그램 인에이블 신호(TPACEN)가 하이 상태로 입력되고, 셀 소거 인에이블 신호(TERACEN)가 로우 상태로 입력될 경우, 제 1 NAND 게이트(11)는 하이 상태의 셀 프로그램 인에이블 신호(TPACEN)와 제 1 인버터(I51)을 통해 하이 상태로 반전된 셀 소거 인에이블 신호(TERACEN)를 입력하여 로우 상태의 신호를 출력한다. 따라서, 제 3 NAND 게이트(13)은 하이 상태의 지연된 기준 퓨즈 셀 신호(REFCAMb) 및 하이 상태로 반전된 셀 소거 인에이블 신호(TERECEN)를 입력하여 로우 상태의 퓨즈 셀 독출 신호(CAMSAON)를 출력한다. 제 2 NAND 게이트(12)는 로우 상태의 제 1 NAND 게이트(11)의 출력 신호와 하이 상태의 퓨즈 셀 독출 바 신호(CAMSAONb)를 입력하여 하이 상태의 디코더 신호(XPREA)를 디코더 회로로 출력한다.
여기서, 셀 프로그램 인에이블 신호(TPACEN)가 로우 상태로 입력되고, 셀 소거 인에이블 신호(TERACEN)가 하이 상태로 입력될 경우, 제 1 NAND 게이트(11)는 로우 상태의 셀 프로그램 인에이블 신호(TPACEN)와 제 1 인버터(I51)을 통해 로우 상태로 반전된 셀 소거 인에이블 신호(TERACEN)를 입력하여 하이 상태의 신호를 출력한다. 따라서, 제 3 NAND 게이트(13)는 하이 상태의 지연된 기준 퓨즈 셀 신호 (REFCAMb), 하이 상태의 기준 퓨즈 셀 신호(REFCAMb) 및 로우 상태의 반전된 셀 프로그램 인에이블 신호(TPACEN)를 입력하여 하이 상태의 퓨즈 셀 독출 신호 (CAMSAON)를 출력한다. 제 2 NAND 게이트(12)는 하이 상태의 제 1 NAND 게이트(11)의 출력 신호와 하이 상태의 퓨즈 셀 독출 바 신호(CAMSAONb)를 입력하여 로우 상태의 디코더 신호(XPREA)를 디코더 회로로 출력한다.
상술한 바와 같이 하이 상태의 기준 퓨즈 셀 신호(REFCAMb)와 하이 상태의 셀 프로그램 인에이블 신호(TPACEN) 및 로우 상태의 셀 소거 인에이블 신호 (TERACEN)가 입력되면, 로우 상태의 퓨즈 셀 독출 신호(CAMSAON)와 하이 상태의 디코더 신호(XPREA)를 출력하고, 하이 상태의 기준 퓨즈 셀 신호(REFCAMb)와 로우 상태의 셀 프로그램 인에이블 신호(TPACEN) 및 하이 상태의 셀 소거 인에이블 신호 (TERACEN)가 입력되면, 하이 상태의 퓨즈 셀 독출 신호(CAMSAON)와 로우 상태의 디코더 신호(XPREA)를 출력한다.
도 10은 기준 퓨즈 셀 회로의 상세 회로도로서, 다음과 같이 구성된다.
제 1 PMOS 트랜지스터(P61)는 전원 단자와 제 1 노드(Q41) 사이에 접속되며, 제 1 인버터(I61)을 통해 반전된 셀 포스트프로그램 인에이블 신호(TREPRECEN)에 의해 동작된다. 제 1 노드(Q41)와 접지 단자(Vss) 사이에는 제 1 및 제 2 NMOS 트랜지스터(N61 및 N62)가 접속된다. 제 1 NMOS 트랜지스터(N61)는 제 1 인버터 (I61)에 의해 반전된 셀 포스트프로그램 인에이블 신호(TREPRECEN)에 의해 동작되고, 제 2 NMOS 트랜지스터(N62)는 NAND 게이트(21)의 출력 신호에 따라 동작된다. NAND 게이트(21)은 퓨즈 셀 독출 신호(CAMSAON)와 제 2 인버터(I62)에 의해 반전된 셀 프로그램 인에이블 신호(TPACEN)를 논리 조합하여 출력한다. 기준 퓨즈 셀(22)은 게이트 단자로 퓨즈 셀 게이트 신호(CGATE)를 입력하고, 소오스 단자로 소오스로 소거시키기 위한 제 4 전원(VSSC)이 인가되며, 드레인 단자는 제 3 NMOS 트랜지스터 (N63)와 접속된다. 제 3 및 제 4 NMOS 트랜지스터(N63 및 N64)는 기준 퓨즈 셀(22)과 래치 회로(23) 사이에 접속되며, 제 3 NMOS 트랜지스터(N63)는 기준 전압 (VREF)에 따라 동작되고, 제 4 NMOS 트랜지스터(N64)는 리셋 바 신호(RSTb)에 따라 동작된다. 제 2 PMOS 트랜지스터(P62)는 전원 단자와 래치 회로(23) 사이에 접속되어 리셋 바 신호(RSTb)에 따라 동작된다. 제 4 NMOS 트랜지스터(N64)와 제 2 PMOS 트랜지스터(P62) 사이에 접속된 제 3 및 제 4 인버터(I63 및 I64)로 구성된 래치 회로(23)은 기준 퓨즈 셀(22)을 센싱하여 그 데이터를 래치한다. 래치 회로(23)의 출력단과 접지 단자 사이에 접속된 제 5 NMOS 트랜지스터(N65)는 리셋 신호(RST)에 따라 동작된다. 래치 회로(23)의 출력 신호는 제 5 인버터(I65)를 통해 반전되고, 이 신호가 제 6 인버터(I66), 제 1 캐패시터(C61), 제 7 인버터(I67), 제 2 캐패시터(C62), 제 8 인버터(I68) 및 제 3 캐패시터(C63)을 통해 반전 지연되어 NOR 게이트(24)에 입력된다. NOR 게이트(24)에는 지연된 래치 회로(23)의 출력 신호 뿐만 아니라 셀 포스트프로그램 인에이블 신호(TREPRECEN) 및 셀 소거 인에이블 신호 (TERACEN)를 입력한 후 논리 조합하여 출력한다. NOR 게이트(24)의 출력 신호는 제 9 인버터(I69)를 통해 반전되어 기준 퓨즈 셀 신호(REFCAMb)로 논리 회로에 입력된다.
상기와 같이 구성되는 기준 회로의 구동 바이어스 조건은 [표 2]와 같으며, 이를 이용하여 기준 회로의 구동 방법을 설명하면 다음과 같다.
소거 포스트프로그램 독출
VPPX 2V Vcc Vcc
XRST 0V 0V 0V
VNWELL Vcc Vcc Vcc
XPREA 0V 0V Vcc
VEEX -9V 0V 0V
CGATE -9V 0V Vcc
VSSC 4V 0V 0V
비트라인 플로팅 Vcc 플로팅
먼저, 기준 퓨즈 셀의 소거시 구동 방법을 설명하면 다음과 같다. 셀 포스트프로그램 인에이블 신호(TREPRECEN) 및 셀 프로그램 인에이블 신호(TPACEN)는 로우 상태로 입력되고, 퓨즈 셀 독출 신호(CAMSAON) 및 셀 소거 인에이블 신호(TERACEN)는 하이 상태로 입력된다. 이때, 기준 퓨즈 셀(22)에는 [표 2]에 나타낸 바와 같은 바이어스가 인가된다. 즉, 2V의 제 1 전원(VPPX), 0V의 퓨즈 셀 리셋 신호(XRST), Vcc의 N웰 전압(VNWELL), 0V의 디코더 신호(XPREA), -9V의 제 2 전원(VEEX)에 의해 -9V의 퓨즈 셀 게이트 신호(CGATE)가 생성되어 게이트 단자에 인가된다. 또한, 소오스에는 4V의 제 4 전원(VSSC)이 인가되고, 드레인 단자(비트라인)는 플로팅된다. 이 상태에서 로우 상태로 입력되는 셀 포스트프로그램 인에이블 신호(TREPRECEN)는 제 1 인버터(I61)을 통해 하이 상태로 반전되어 제 1 PMOS 트랜지스터(P61)를 턴오프시키고, 제 1 NMOS 트랜지스터(N61)을 턴온시킨다. 또한, 하이 상태로 입력되는 퓨즈 셀 독출 신호(CAMSAON)와 제 2 인버터(I62)를 통해 하이 상태로 반전된 셀 프로그램 인에이블 신호(TPACEN)가 NAND 게이트(21)에 입력되어 로우 상태의 신호가 출력되고, 이 신호에 의해 제 2 NMOS 트랜지스터(N62)가 턴오프된다. 따라서, 제 2 NMOS 트랜지스터(N62)는 턴오프되어 제 1 노드(Q41), 즉 비트라인이 플로팅된다. 전원이 인가되어 초기에 하이 상태의 리셋 신호(RST)가 제 5 NMOS 트랜지스터(N65)를 턴온시키고, 로우 상태의 리셋 바 신호(RSTb)가 제 4 NMOS 트랜지스터(N64)를 턴오프시키고 제 2 PMOS 트랜지스터(P62)를 턴온시킨다. 따라서, 상승되는 전원 전압(Vcc)이 래치 회로(23)에 인가되고, 데이터를 래치하면서 로우 상태의 신호를 출력한다. 로우 상태로 출력되는 래치 회로(23)의 신호는 제 5 인버터(I65), 제 6 인버터(I66), 제 1 캐패시터 (C61), 제 7 인버터(I67), 제 2 캐패시터(C62), 제 8 인버터(I68), 제 3 캐패시터 (C63)를 통해 소정 시간 지연되어 NOR 게이트(24)에 입력된다. NOR 게이트(24)에는 소정 시간 지연된 래치 회로(23)의 출력 신호 뿐만 아니라 로우 상태의 셀 포스트프로그램 인에이블 신호(TREPRECEN)와 하이 상태의 셀 소거 인에이블 신호 (TERACEN)가 입력되어 로우 상태의 신호가 출력되고, 이 신호가 제 9 인버터(I69)를 통해 반전되어 기준 퓨즈 셀 신호(REFCAMb)로 논리 회로로 출력된다.
리셋이 종료되어 로우 상태의 리셋 신호(RST)가 제 5 NMOS 트랜지스터(N65)를 턴오프시키고, 하이 상태의 리셋 바 신호(RSTb)가 제 4 NMOS 트랜지스터(N64)를 턴온시키고 제 2 PMOS 트랜지스터(P62)를 턴오프시킨다. 이때 기준 퓨즈 셀 신호(REFCAMb)를 입력하여 기준 전압(Vref)에 의해 제 3 NMOS 트랜지스터(N63)가 턴온되면서 래치 회로의 전원 전압이 디스차지되어 로우 상태의 신호를 출력한다. 이 신호는 기준 퓨즈 셀 신호(REFCAMb)를 하이 상태로 만들어 기준 전압(Vref)을 접지시켜 제 3 NMOS 트랜지스터(N63)를 턴오프시킨다. 결국 기준 퓨즈 셀은 패키지 선택 셀을 센싱하는 소정의 시간, 즉 기준 퓨즈 셀 신호(REFCAMb)가 로우인 시간을 제공하게 된다.
퓨즈 셀 회로의 퓨즈 셀을 완벽하게 센싱하기 위해 기준 퓨즈 셀 회로의 기준 퓨즈 셀을 포스트프로그램시켜야 하는데, 기준 퓨즈 셀의 포스트프로그램시의 구동 방법을 설명하면 다음과 같다. 셀 포스트프로그램 인에이블 신호(TREPRECEN)는 하이 상태로 입력되고, 퓨즈 셀 독출 신호(CAMSAON), 셀 프로그램 인에이블 신호(TPACEN) 및 셀 소거 인에이블 신호(TERACEN)는 로우 상태로 입력된다. 이 상태에서 하이 상태로 입력되는 셀 포스트프로그램 인에이블 신호(TREPRECEN)는 제 1 인버터(I61)을 통해 로우 상태로 반전되어 제 1 PMOS 트랜지스터(P61)를 턴온시키고, 제 1 NMOS 트랜지스터(N61)를 턴오프시킨다. 또한, 로우 상태로 입력되는 퓨즈 셀 독출 신호(CAMSAON)와 제 2 인버터(I62)를 통해 하이 상태로 반전된 셀 프로그램 인에이블 신호(TPACEN)가 NAND 게이트(21)에 입력되어 하이 상태의 신호가 출력되고, 이 신호에 의해 제 2 NMOS 트랜지스터(N62)가 턴온된다. 따라서, 턴온된 제 1 PMOS 트랜지스터(P61)를 통해 전원 전압(Vcc)가 공급되어 제 1 노드(Q41)는 하이 상태를 유지하게 되어 결국 셀의 비트라인에 전원 전압(Vcc)이 인가되어 포스트프로그램을 실시하게 된다. 이러한 조건에서의 논리 회로의 입출력을 살펴보면, 기준 퓨즈 셀(22)에는 [표 2]에 나타낸 바와 같이 Vcc의 제 1 전원(VPPX), 0V의 퓨즈 셀 리셋 신호(XRST), Vcc의 N웰 전압(VNWELL), Vcc의 디코더 신호(XPREA), 0V의 제 2 전원(VEEX)이 인가되어 0V의 퓨즈 셀 게이트 신호(CGATE)를 생성하여 게이트 단자에 인가된다. 또한, 소오스에는 0V의 제 4 전원(VSSC)이 인가되고, 드레인 단자(비트라인)에는 Vcc가 인가된다.
기준 퓨즈 셀의 프로그램시 독출 방법을 설명하면, 셀 포스트프로그램 인에이블 신호(TREPRECEN), 셀 프로그램 인에이블 신호(TPACEN) 및 셀 소거 인에이블 신호(TERACEN)는 로우 상태로 입력되고, 퓨즈 셀 독출 신호(CAMSAON)는 하이 상태로 입력된다. 이때, 기준 퓨즈 셀(22)에는 [표 2]에 나타낸 바와 같이 Vcc의 제 1 전원(VPPX), 0V의 퓨즈 셀 리셋 신호(XRST), Vcc의 N웰 전압(VNWELL), Vcc의 디코더 신호(XPREA), 0V의 제 2 전원(VEEX)에 의해 Vcc의 퓨즈 셀 게이트 신호(CGATE)가 생성되어 게이트 단자에 인가된다. 또한, 소오스 단자에는 제 4 전원(VSSC)에 의해 0V가 인가되고, 드레인 단자(비트라인)에는 약 1V가 인가된다. 즉, 전원이 인가되어 초기에 하이 상태의 리셋 신호(RST)에 의해 제 5 NMOS 트랜지스터(N65)가 턴온되고, 로우 상태의 리셋 바 신호(RSTb)에 의해 제 4 NMOS 트랜지스터(N64)가 턴오프되고 제 2 PMOS 트랜지스터(P62)가 턴온된다. 따라서, 상승되는 전원 전압(Vcc)이 래치 회로(23)에 인가되고, 데이터를 래치하면서 로우 상태의 신호를 출력한다. 로우 상태로 출력되는 래치 회로(23)의 신호는 제 5 인버터(I65), 제 6 인버터(I66), 제 1 캐패시터(C61), 제 7 인버터(I67), 제 2 캐패시터(C62), 제 8 인버터(I68), 제 3 캐패시터(C63)를 통해 소정 시간 지연되어 NOR 게이트(24)에 입력된다. NOR 게이트(24)에는 소정 시간 지연된 래치 회로(23)의 출력 신호 뿐만 아니라 로우 상태의 셀 포스트프로그램 인에이블 신호(TREPRECEN)와 로우 상태의 셀 소거 인에이블 신호(TERACEN)가 입력되어 하이 상태의 신호가 출력되고, 이 신호가 제 9 인버터(I69)를 통해 로우 상태로 반전되어 기준 퓨즈 셀 신호(REFCAMb)로 논리 회로로 출력된다.
리셋이 종료되어 로우 상태의 리셋 신호(RST)에 의해 제 5 NMOS 트랜지스터 (N65)가 턴오프되고, 하이 상태의 리셋 바 신호(RSTb)에 의해 제 4 NMOS 트랜지스터(N64)가 턴온되고 제 2 PMOS 트랜지스터(P62)가 턴오프된다. 이때, 래치 회로 (23)에 충전된 Vcc는 기준 퓨즈 셀 신호(REFCAMb)의 로우 신호에 의해 만들어지는 기준 전압(Vref)에 의해 제 3 NMOS 트랜지스터(N63)를 턴온시켜 래치 회로(23)를 방전하고 결국 소정의 지연 시간 후에 하이 상태의 기준 퓨즈 셀 신호(REFCAMb)로 논리 회로로 출력된다.
도 11은 퓨즈 셀 회로의 상세 회로도로서, 다음과 같이 구성된다.
제 1 NMOS 트랜지스터(N71)는 셀 프로그램 선택 신호(TPACSEL)에 따라 구동되어 셀 프로그램 인에이블 신호(TPACEN)를 퓨즈 셀(31)에 인가한다. 퓨즈 셀(31)의 드레인 단자와 접지 단자(Vss) 사이에 접속된 제 2 NMOS 트랜지스터(N72)는 리셋 신호(RST)에 따라 동작된다. 퓨즈 셀(31)은 게이트 단자로 퓨즈 셀 게이트 신호 (CGATE)를 입력하고, 소오스 단자로 소오스로 소거시키기 위한 제 4 전원(VSSC)이 인가되며, 드레인 단자는 제 3 NMOS 트랜지스터(N73)와 접속된다. 제 3 및 제 4 NMOS 트랜지스터(N73 및 N74)는 퓨즈 셀(31)과 래치 회로(32) 사이에 접속되며, 제 3 NMOS 트랜지스터(N73)는 기준 전압(VREF)에 따라 동작되고, 제 4 NMOS 트랜지스터(N74)는 리셋 바 신호(RSTb)에 따라 동작된다. 제 1 PMOS 트랜지스터(P71)는 전원 단자와 래치 회로(32) 사이에 접속되어 리셋 바 신호(RSTb)에 따라 동작된다. 제 4 NMOS 트랜지스터(N74)와 제 1 PMOS 트랜지스터(P71) 사이에 접속된 제 1 및 제 2 인버터(I71 및 I72)로 구성된 래치 회로(32)은 퓨즈 셀(31)을 센싱하여 그 데이터를 래치한다. 래치 회로(32)의 출력 신호는 제 3 및 제 4 인버터(I73 및 I74)를 통해 지연되어 제 1 및 제 2 스위칭 수단을 구동하는 제어 신호(PKGON)를 출력한다.
상기와 같이 구성되는 퓨즈 셀 회로의 구동 방법을 인가 바이어스 조건을 나타낸 [표 3]과 퓨즈 셀의 프로그램시와 소거시의 구동 파형을 도시한 도 12 및 도 13을 참조하여 설명하면 다음과 같다.
소거 프로그램 독출
VPPX 2V 9V Vcc
XRST 0V 9V 0V
VNWELL Vcc Vcc Vcc
XPREA 0V Vcc 0V
VEEX -9V 0V 0V
CGATE -9V 9V 0V
VSSC 4V 0V 0V
비트라인 플로팅 Vcc 플로팅
먼저, 퓨즈 셀을 프로그램시킬 경우의 구동 방법을 설명하면 다음과 같다. 하이 상태로 인가되는 셀 프로그램 선택 신호(TPACSEL)에 의해 제 1 NMOS 트랜지스터(N71)이 턴온되어, 셀 프로그램 인에이블 신호(TPACEN)가 인가된다. 이러한 조건에서 퓨즈 셀(31)에는 [표 3]에 나타낸 바와 같이 9V의 제 1 전원(VPPX), 9V의 퓨즈 셀 리셋 신호(XRST), Vcc의 N웰 전압(VNWELL), Vcc의 디코더 신호(XPREA), 0V의 제 2 전원(VEEX)이 인가되어 9V의 퓨즈 셀 게이트 신호(CGATE)를 생성하여 게이트 단자에 인가된다. 또한, 소오스에는 제 4 전원(VSSC)에 의해 0V의 전압이 인가되고, 드레인 단자(비트라인)에는 Vcc가 인가된다. 이 상태에서 전원이 인가되어 초기에 하이 상태의 리셋 신호(RST)가 제 2 NMOS 트랜지스터(N72)를 턴온시켜 셀의 드레인을 접지 단자로 패스시킨다.
퓨즈 셀(31)이 프로그램된 상태에서 리셋이 종료되어 로우 상태의 리셋 신호 (RST)가 제 2 및 제 5 NMOS 트랜지스터(N72 및 N75)를 턴오프시키고, 하이 상태의 리셋 바 신호(RSTb)에 의해 제 4 NMOS 트랜지스터(N64)가 턴온되고 제 1 PMOS 트랜지스터(P71)가 턴오프된다. 또한, 기준 전압(VREF)에 의해 제 3 NMOS 트랜지스터 (N73)가 턴온된다. 따라서, 래치 회로(32)에 전원 전압(Vcc)의 공급이 중단되고, 퓨즈 셀(32)의 데이터를 센싱하여 래치한 후 로우 상태의 신호를 출력한다. 로우 상태의 출력 신호는 제 3 및 제 4 인버터(I73 및 I74)를 통해 소정 시간 지연되어 전되어 제어 신호(PKGON)를 출력한다.
도 12는 상기와 같이 구동되는 퓨즈 셀 회로의 파형도로서, 로우 상태로 출력되는 제어 신호(PKGON)에 의해 제 2 스위칭 수단이 동작되어 제 2 패드(PAD2)이 출력되는 것을 도시한다.
퓨즈 셀을 소거시킬 경우의 구동 방법을 설명하면 다음과 같다. 로우 상태로 인가되는 셀 프로그램 선택 신호(TPACSEL)에 의해 제 1 NMOS 트랜지스터(N71)가 턴오프되어, 셀 프로그램 인에이블 신호(TPACEN)가 인가되지 못한다. 이러한 조건에서 퓨즈 셀(31)에는 [표 3]에 나타낸 바와 같이 2V의 제 1 전원(VPPX), 0V의 퓨즈 셀 리셋 신호(XRST), Vcc의 N웰 전압(VNWELL), 0V의 디코더 신호(XPREA), -9V의 제 2 전원(VEEX)이 인가되어 -9V의 퓨즈 셀 게이트 신호(CGATE)를 생성하여 게이트 단자에 인가된다. 또한, 소오스에는 제 4 전원(VSSC)에 의해 4V의 전압이 인가되고, 드레인 단자(비트라인)는 플로팅된다. 이 상태에서 전원이 인가되어 초기에 하이 상태의 리셋 신호(RST)에 의해 제 5 NMOS 트랜지스터(N75)가 턴온되어 래치 회로 (32)를 초기화시킨다.
퓨즈 셀(31)이 소거된 상태에서 리셋이 종료되어 로우 상태의 리셋 신호 (RST)에 의해 제 5 NMOS 트랜지스터(N75)가 턴오프되고, 하이 상태의 리셋 바 신호 (RSTb)에 의해 제 4 NMOS 트랜지스터(N64)가 턴온되고 제 1 PMOS 트랜지스터(P71)가 턴오프된다. 또한, 기준 전압(VREF)에 의해 제 3 NMOS 트랜지스터(N73)이 턴온된다. 따라서, 래치 회로(32)에 전원 전압(Vcc)의 공급이 중단되고, 퓨즈 셀(32)의 데이터를 센싱하지만 퓨즈 셀(32)의 드레인 단자가 플로팅 상태로 있기 때문에 로우 상태의 신호를 래치한 후 하이 상태의 신호를 출력한다. 하이 상태의 출력 신호는 제 3 및 제 4 인버터(I73 및 I74)를 통해 소정 시간 지연되어 제어 신호(PKGON)를 출력한다.
도 13는 상기와 같이 구동되는 소거된 퓨즈 셀 회로의 파형도로서, 하이 상태로 출력되는 제어 신호(PKGON)에 의해 제 1 스위칭 수단이 동작되어 제 1 패드(PAD1)가 출력되는 것을 도시한다.
상술한 바와 같이 컷다운 제품을 개발할 때 어드레스 패드와 이와 동일한 어드레스를 입력으로 하는 더미 패드를 배치하여 퓨즈 블록의 제어에 따라 이들 패드를 선택하므로써 다양한 패키지 요구에 따라 유연하게 입력 패스를 조절할 수 있으므로 새로운 패키지를 구성할 수 있으며, 칩 사이즈가 증가되는 문제점을 쉽게 극복할 수 있다.

Claims (6)

  1. 동일한 어드레스 신호를 입력으로 하는 제 1 및 제 2 입력 패드와,
    상기 제 1 및 제 2 입력 패드중 어느 하나를 선택하여 출력하는 제어 신호를 발생시키는 제어 신호 발생 수단으로 이루어진 것을 특징으로 하는 입력 패드 제어 회로.
  2. 제 1 항에 있어서, 상기 제어 신호에 따라 상기 제 1 및 제 2 입력 패드를 선택적으로 출력하기 위한 제 1 및 제 2 스위칭 수단을 더 포함하여 이루어진 것을 특징으로 하는 입력 패드 제어 회로.
  3. 동일한 어드레스를 입력으로 하는 제 1 및 제 2 입력 패드와,
    상기 제 1 및 제 2 입력 패드와 각각 접속되어 상기 제 1 및 제 2 입력 패드를 선택하기 위한 제 1 및 제 2 스위칭 수단과,
    셀의 프로그램 및 소거 상태에 따라 상기 제 1 및 제 2 스위칭 수단을 선택적으로 구동시키는 제어 신호를 발생시키기 위한 제어 신호 발생 수단을 포함하여 이루어진 것을 특징으로 하는 입력 패드 제어 회로.
  4. 제 3 항에 있어서, 상기 제 1 스위칭 수단은 상기 제 1 입력 패드와 접지 단자 사이에 접속되어 상기 제어 신호의 반전 신호에 따라 구동되는 제 1 NMOS 트랜지스터와,
    상기 제 1 입력 패드와 출력 단자 사이에 접속되어 상기 제어 신호에 따라 구동되는 제 2 NMOS 트랜지스터로 이루어진 것을 특징으로 하는 입력 패드 제어 회로.
  5. 제 3 항에 있어서, 상기 제 2 스위칭 수단은 상기 제 2 입력 패드와 접지 단자 사이에 접속되어 상기 제어 신호에 따라 구동되는 제 1 NMOS 트랜지스터와,
    상기 제 2 입력 패드와 출력 단자 사이에 접속되어 상기 제어 신호의 반전 신호에 따라 구동되는 제 2 NMOS 트랜지스터로 이루어진 것을 특징으로 하는 입력 패드 제어 회로.
  6. 제 3 항에 있어서, 상기 제어 신호 발생 수단은 전원 전압이 소정의 상승 시간을 가지고 상승할 때 소정 시간에 리셋 신호와 리셋 바 신호를 생성하는 파워 업 리셋 회로와,
    제 1 전원, 제 2 전원, 퓨즈 셀 리셋 신호 및 디코더 신호를 각각 입력하여 셀 게이트 신호를 생성하는 디코더 회로와,
    제 3 전원 및 셀 프로그램 인에이블 신호를 각각 입력하여 셀 프로그램 선택 신호를 생성하는 셀 프로그램 선택 회로와,
    상기 셀 프로그램 인에이블 신호, 셀 소거 인에이블 신호 및 기준 퓨즈 셀 신호를 각각 입력하여 기준 퓨즈 셀 독출 신호, 기준 전압 및 디코더 신호를 생성하는 논리 회로와,
    셀 포스트프로그램 인에이블 신호, 상기 리셋 신호 및 리셋 바 신호, 상기 퓨즈 셀 게이트 신호, 상기 퓨즈 셀 독출 신호, 상기 셀 프로그램 인에이블 신호, 상기 셀 소거 인에이블 신호, 상기 기준 전압, 그리고 제 4 전원을 각각 입력하여 소정의 지연 시간을 갖는 기준 퓨즈 셀 신호를 생성하는 기준 퓨즈 셀 회로와,
    상기 리셋 신호 및 리셋 바 신호, 상기 퓨즈 셀 게이트 신호, 상기 셀 프로그램 인에이블 신호, 상기 기준 전압, 상기 제 4 전원, 상기 셀 프로그램 선택 신호를 각각 입력하여 셀의 프로그램 및 소거 상태에 따라 상기 제 1 및 제 2 패드를 선택하기 위한 제어 신호를 생성하는 퓨즈 셀 회로를 포함하여 이루어진 것을 특징으로 하는 입력 패드 제어 회로.
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