KR20000076213A - 피크 검출장치 - Google Patents

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KR20000076213A
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signal
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보오르만요하네스오.
라말로죠오엔.브이.엘.
룩트하르트마르셀루이스
Original Assignee
요트.게.아. 롤페즈
코닌클리케 필립스 일렉트로닉스 엔.브이.
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    • G01—MEASURING; TESTING
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    • G01R19/00—Arrangements for measuring currents or voltages or for indicating presence or sign thereof
    • G01R19/04—Measuring peak values or amplitude or envelope of ac or of pulses

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Abstract

정보신호에 있는 양 및 음의 극성을 갖는 피크를 검출하는 장치가 개시된다. 이 장치는, 상기한 정보신호에 있는 양의 피크를 검출하는 제 1 피크 검출수단(4, 10)과, 상기 정보신호에 있는 음의 피크를 검출하는 제 2 피크 검출수단(6, 8, 12)을 구비한다. 제 1 피크 검출수단(4, 10)은, 제 1 커패시터(32, 도 2)를 구비하고, 제 1 커패시터(32)를 충전시키기 위한 어택 시간과 이 제 1 커패시터를 방전시키기 위한 하강 시간을 가지며, 이때 어택 시간은 하강 시간보다 작다. 상기한 제 1 피크 검출수단은, 제 1 피크 검출수단이 상기한 제 1 커패시터를 충전하기 위한 충전 상태에 있을 때 제 1 출력 신호값을 갖고 제 1 피크 검출수단이 비충전 상태에 있을 때 제 2 출력 신호값을 갖는 출력 신호(42)를 발생하는 출력(14)을 갖는다. 이 제 1 피크 검출수단은, 정보신호 레벨이 상기한 제 1 레벨 아래에 있는 시간 간격 동안 충전된 제 1 커패시터를 제 1 레벨(Vt)로 유지하도록 구성되고, 이때, 상기한 제 1 레벨은 제로 신호 레벨보다 크며, 제 1 피크 검출수단은, 정보신호 레벨이 제 1 커패시터의 충전 레벨을 초과할 때 더 충전 상태로 존재한다. 제 2 피크 검출수단(6, 8, 12)은 제 2 커패시터(32, 도 2)를 구비하고, 제 1 커패시터를 충전하기 위한 어택 시간과 제 2 커패시터를 방전시키기 위한 하강 시간을 가지며, 이때 어택 시간은 하강 시간보다 작다. 상기한 제 2 피크 검출수단은, 제 2 피크 검출수단이 상기한 제 2 커패시터를 충전하기 위한 충전 상태에 있을 때 제 3 출력 신호값을 갖고 제 2 피크 검출수단이 비충전 상태에 있을 때 제 4 출력 신호값을 갖는 출력 신호를 발생하는 출력(16)을 갖는다. 이 제 2 피크 검출수단은, 상기한 정보신호 레벨의 절대값이 상기한 제 2 레벨 아래에 있는 시간 간격 동안 충전된 제 2 커패시터를 제 2 레벨(Vt)로 유지하도록 구성되고, 이때, 상기한 제 2 레벨은 제로 신호 레벨보다 크며, 제 2 피크 검출수단은, 상기한 정보신호 레벨의 절대값이 제 2 커패시터의 충전 레벨을 초과할 때 더 충전 상태로 더 존재한다.

Description

피크 검출장치{PEAK DETECTION APPARATUS}
본 발명은, 정보신호 내부에 있는 양 및 음의 극성을 갖는 피크를 검출하고, 상기 정보신호에 있는 양의 피크를 검출하는 제 1 피크 검출수단과, 상기 정보신호에 있는 음의 피크를 검출하는 제 2 피크 검출수단을 구비한 검출장치에 관한 것이다.
상기한 장치는 USP 4,736,163(PHN11.112)에 공지되어 있다. 이러한 종래의 장치는 오디오 신호 내부의 스크래치를 검출하여 이와 같은 스크래치를 무음화(mute)시키기 위한 것이다.
본 발명의 목적은, 하드 디스크로부터 정보를 재생하는 재생장치에 사용하기에 적합한 피크 검출장치를 제공함에 있다. 따라서, 본 발명에 따르면, 정보신호 내부에 있는 양의 극성과 같은 제 1 극성을 갖는 피크를 검출하는 장치는, 상기 정보신호에 있는 상기 제 1 극성을 갖는 피크를 검출하는 제 1 피크 검출수단을 구비하고,
- 상기 제 1 피크 검출수단은 제 1 커패시터를 구비하고, 이 제 1 피크 검출수단은 제 1 커패시터를 충전시키기 위한 어택 시간(attack time)과 제 1 커패시터를 방전시키기 위한 하강 시간(decay time)을 가지며, 상기 어택 시간은 하강 시간보다 작고, 상기 제 1 피크 검출수단은, 제 1 피크 검출수단이 상기 제 1 커패시터를 충전하기 위한 충전상태에 있을 때 제 1 출력 신호값을 갖고 상기 제 1 피크 검출수단이 비충전 상태에 있을 때 제 2 출력 신호값을 갖는 출력신호를 발생하는 출력을 가지며, 상기 제 1 피크 검출수단은 제 1 커패시터를 제 1 레벨로 방전하고, 정보신호 레벨이 상기 제 1 레벨 아래에 있는 기간 동안 충전된 제 1 커패시터를 상기 제 1 레벨로 더 유지하도록 구성되고, 상기 제 1 레벨은 제로 신호 레벨보다 크며, 상기 제 1 피크 검출수단은 정보신호 레벨이 제 1 커패시터의 충전 레벨을 초과한 경우에 충전상태에 있도록 구성된 것을 특징으로 한다.
상기한 정보신호 내부에 있는 음의 극성과 같은 제 2 극성을 갖는 피크를 더 검출하기 위해, 상기한 장치는 상기 정보신호에 있는 상기 제 2 극성을 갖는 피크를 검출하는 제 2 피크 검출수단을 더 구비하고,
- 상기 제 2 피크 검출수단은 제 2 커패시터를 구비하고, 이 제 2 피크 검출수단은 제 2 커패시터를 충전시키기 위한 어택 시간과 제 2 커패시터를 방전시키기 위한 하강 시간을 가지며, 상기 어택 시간은 하강 시간보다 작고, 상기 제 2 피크 검출수단은, 제 2 피크 검출수단이 상기 제 2 커패시터를 충전하기 위한 충전상태에 있을 때 제 3 출력 신호값을 갖고 상기 제 2 피크 검출수단이 비충전 상태에 있을 때 제 4 출력 신호값을 갖는 출력신호를 발생하는 출력을 가지며, 상기 제 2 피크 검출수단은 제 2 커패시터를 제 2 레벨로 방전하고, 상기 정보신호 레벨의 절대값이 상기 제 2 레벨 아래에 있는 기간 동안 충전된 제 2 커패시터를 상기 제 2 레벨로 더 유지하도록 구성되고, 상기 제 2 레벨은 제로 신호 레벨보다 크며, 상기 제 2 피크 검출수단은 상기 정보신호 레벨의 절대값이 제 2 커패시터의 충전 레벨을 초과한 경우에 충전상태에 있도록 더 구성된 것을 특징으로 한다.
본 발명은, 강건한(robust) 피크 검출장치를 제공하여, 이 피크 검출장치가 작은 스퓨리어스(spurious) 피크에 반응하지 않고 이들 피크의 최대 피크값이 발생하는 시간 상의 정확한 위치를 가능하게 하는 것에 착상을 두고 있다. 피크 검출수단 내부의 충전된 커패시터를 제로값보다 큰 특정한 v임계 레벨로 유지시킴으로써, 강건성이 실현된다. 더구나, (제 1 검출수단의 경우에) 제 1로부터 제 2 출력값으로의 피크 검출기의 출력신호의 변화는, 피크의 최대값의 시간상으로의 위치를 나타낸다.
본 발명의 이와 같은 발명내용 및 또 다른 발명내용은, 다음의 첨부도면을 사용한 상세한 설명으로부터 더욱 명백해질 것이다:
도 1은 본 발명에 따른 장치의 일 실시예를 나타낸 것이고,
도 2는 상기 장치 내부에 사용된 피크 검출기의 회로도이며,
도 3은 도 1의 장치에서 발생되는 시간의 함수로써의 일부 신호를 나타낸 것이고,
도 4는 피크 검출장치를 구비한 자동 이득 제어회로의 일 실시예를 나타낸 것이며,
도 5는 하드 디스크 상의 트랙에 존재하는 서보 패턴을 나타낸 것이다.
도 1은 본 발명에 따른 장치의 개략적 실시예를 나타낸 것이다. 이 장치는, 도 1에 신호 3 및 4로 표시된 것과 같이, 평형형을 갖는 정보신호를 수신하는 입력 단자(1, 2)를 구비한다. 이 정보신호는 하드 디스크로부터 판독된 신호일 수 있다. 상기한 입력 단자(1, 2)는, 정류부(5)의 개별적인 입력에 접속된다. 정류부(5)는, 피크 검출기 10 및 12의 개별적인 입력 9 및 13에 접속된 출력 6 및 7을 각각 갖는다. 피크 검출기 10 및 12의 출력 11 및 15는 각각 개별적인 출력 단자 14 및 16에 접속된다.
상기한 정류부(5)는, 신호 3 및 4를 수신하고, 이것에 응답하여 신호 3 및 4의 양의 주기 만을 통과시킴으로써 신호 3' 및 4'을 발생한다. 이와 같이 얻어진 신호 3' 및 4'은 각각 피크 검출기 10 및 12로 주어진다. 이에 따라, 피크 검출기 10은, 피크가 비평형 형태(non-balanced form)를 갖는 것으로 가정할 때, 정보신호에 있는 한 개의 극성을 갖는 피크를 검출하고, 피크 검출기 12는, 피크가 비평형 형태를 갖는 것으로 가정할 때, 정보신호에 있는 다른 극성을 갖는 피크를 검출한다.
도 2는 피크 검출기(10)와 같은 피크 검출기의 회로를 나타낸 것이다. 입력(9)은 트랜지스터 T1의 제어 전극(베이스)에 접속된다. 트랜지스터 T1의 제 1 주전극(컬렉터)은 저항(24)과 다이오드(22)의 직렬 접속을 통해 일정 전위 (-) 지점에 접속된다. 제 2 트랜지스터 T2는 저항(26)과 상기한 다이오드(22)의 직렬 접속을 통해 상기한 일정 전위 (-) 지점에 접속된다. 이들 트랜지스터의 제 2 주전극(에미터)은 상호접속되고, 전류 공급원(30)을 통해 일정 전위 (+)의 제 2 지점에 접속된다. 이하에서, 제 1 주전극을 '컬렉터'로 칭하고, 제 2 주전극을 '에미터'로 칭하며, 제어전극을 '베이스'로 칭한다. 트랜지스터 T2의 베이스는, 트랜지스터 T1의 컬렉터에 접속된 베이스를 갖는 트랜지스터 T3의 컬렉터에 접속된다. 트랜지스터 T3및 트랜지스터 T4의 에미터는 상호접속되며 트랜지스터 T5를 통해 일정 전위 (-)의 제 1 지점에 접속된다. 트랜지스터 T4의 컬렉터는 피크 검출기의 출력(11)에 접속된다. 또한, 트랜지스터 T4의 베이스는 트랜지스터 T2의 컬렉터에 접속된다. 트랜지스터 T5의 베이스는 트랜지스터 T6및 T7의 베이스에 접속된다. 양 트랜지스터 T6및 T7은 일정 전위 (-)의 제 1 지점에 접속된 에미터를 갖는다. 트랜지스터 T7의 베이스 및 컬렉터는 상호접속되며, 전류 공급원(28)을 통해 일정 전위 (+)의 제 2 지점에 접속된다. 트랜지스터 T6의 컬렉터는 트랜지스터 T8을 통해 일정 전위 (+)의 제 2 지점에 접속된다. 트랜지스터 T8의 베이스 및 컬렉터는 상호접속되며, 트랜지스터 T9의 베이스에 접속된다. 트랜지스터 T9은 일정 전위 (+)의 제 2 지점에 접속된 에미터를 갖는다. 그것의 컬렉터는 트랜지스터 T2의 베이스와 트랜지스터 T10의 에미터에 접속된다. 트랜지스터 T10의 컬렉터는 일정 전위 (-)의 제 1 지점에 접속되고, 트랜지스터 T10의 베이스는 비교기(34)의 출력에 접속된다. 상기한 비교기(34)의 입력(36)은, 커패시터(32)의 단자 이외에, 트랜지스터 T9의 컬렉터에 접속된다. 비교기(34)의 또 다른 입력(38)은 임계 전압 Vt를 수신하는 단자에 접속된다. 상기한 커패시터(32)의 또 다른 단자는 일정 전위 (+)의 제 2 지점에 접속된다.
이하, 도 2에 도시된 피크 검출기의 동작을 설명한다. 커패시터(32)의 충전은 트랜지스터 T3및 T5를 통해 흐르는 충전 전류에 의해 실현되고, 이 커패시터(32)의 방전은 트랜지스터 T9, T8및 T6를 통해 흐르는 방전 전류에 의해 실현된다. 트랜지스터 T5및 T6는, 각각 충전 및 방전 전류를 위한 전류 공급원에 해당한다. 트랜지스터 T5및 T6는, 트랜지스터 T5에 의해 구현된 충전 전류가 트랜지스터 T6에 의해 구현된 방전 전류보다 n배가 높도록 하는 전류 진폭으로 설정된다. 이때, 예를 들면, n은 5의 값을 가질 수 있다. 따라서, 충전 전류가 방전 전류보다 높으므로, 커패시터(32)를 충전시키기 위한 어택 시간이 커패시터(32)를 방전시키기 위한 하강 시간보다 작아진다.
상기한 피크 검출기(10)의 입력(9)은, 신호 반전(미도시)을 거친 후에 신호 3'을 수신한다. 입력 신호(의 절대값)가 커패시터(32)의 충전 레벨보다 큰 경우에는, 피크 검출기가 트랜지스터 T3를 도전 상태로 전환시킴으로써 커패시터(32)를 어택 및 충전시켜, 충전 전류가 커패시터(32)로 주어진다. 비어택(non-attack) 상태에서는, 트랜지스터 T3가 차단되며, 충전 전류가 트랜지스터 T4를 통해 출력(11)으로 주어진다.
입력 신호(의 절대값)가 커패시터(32)의 충전 레벨보다 낮은 경우에는, 커패시터(32)의 충전 레벨이 입력(38)에 인가된 임계 레벨과 동일한 충전 레벨 Vt에 도달할 때까지 커패시터(32)가 방전된다. 이에 따라, 커패시터 T10이 도전상태가 되므로, 방전 전류가 트랜지스터 T10을 통해 다른 장소로 전환된다. 그 결과, 커패시터(32)의 충전 레벨이 값 Vt로 유지된다.
이하, 상기한 피크 검출기의 동작을 도 3을 참조하여 더욱 상세히 설명한다. 도 3은 양 및 음의 극성을 갖는 복수의 펄스를 포함하는 정보신호(40)를 나타낸 것이다. 피크 검출기에 주어진 신호가 도 3의 시간 t1에서 Vt보다 높아진 경우에, 피크 검출기는 충전기(32)를 어택하여 충전을 개시한다. 이에 따라, 출력(11)에 있는 신호 레벨(전류)이 제로값으로 떨어진다. 신호의 피크, 즉 시간 t2에서, 충전이 중단되고, 출력(11)에 존재하는 출력신호가 다시 온 상태로 전환된다(즉, 전류가 출력(11)에 나타난다).
상기한 피크 검출기의 어택 시정수(attack time constant)는, 커패시터(32)의 충전 레벨이 입력 신호의 신호 레벨을 거의 순간적으로 따르도록 '짧은' 것이 바람직하다. 하강 시정수가 '훨씬' 크므로, 도 3에 도시된 것과 같이 커패시터(32)의 충전 레벨이 라인 43을 따라 서서히 하강한다. 도 3에 도시된 라인 42는 정보신호(40)에 응답하여 피크 검출기 10의 출력 신호를 나타낸 것이고, 라인 44는 정보신호(40)에 응답하여 피크 검출기 12의 출력 신호를 나타낸 것이다.
전술한 정치는, 임계 레벨 Vt보다 낮은 레벨을 갖는 스퓨리어스 피크에 영향을 받지 않는다는 점에서 매우 큰 강건성을 갖는다. 더구나, 상기한 장치는, 하드 디스크 상의 트랙에 있는 서보 패턴 내부에 존재하는 소위 다이비트(dibit)의 검출과 같이, 펄스 검출을 위한 장치에 사용될 수 있다. 이들 다이비트는, 한 개의 양의 피크와 그후의 한 개의 음의 피크의 형태를 갖는다. 이들 다이비트를 검출하기 위해, 신호 합성부(18)가 존재한다. 상기한 신호 합성부(18)는 단자 14 및 16에 접속된 2개의 입력과 단자 20에 접속된 출력을 갖는다. 이 합성부(18)는, 단자 14에 접속된 셋트 입력과 단자 16에 접속된 리셋 입력을 갖는 플립 플롭의 형태를 가질 수 있다. 플립 플롭(18)의 출력 신호는, 피크 검출기 10의 출력 신호에 상승부가 발생할 때 '로우' 상태에서 '하이' 상태로 전환된다. 또한, 피크 검출기(12)의 출력 신호에 상승부가 나타날 때 출력 신호가 '하이' 상태로부터 '로우' 상태로 전환된다. 이러한 과정은 도 3에 도시된 것과 같은 출력 신호(45)를 생성한다.
출력 신호 42 및 44와 신호 45를 게이트시킬 때, 도 3에서 볼 수 있듯이, 신호 42에 있는 두 번째 및 세 번째 피크 사이에 있는 시간 간격에 음의 피크를 잃어버리게 된가는 것을 알 수 있다. 이와 같은 정보는 다이비트의 2개의 피크를 정확히 식별하는데 사용될 수 있다.
상기한 신호 합성부(18)는, 2개의 피크 검출기의 출력 신호에 응답하여 안전하지 못한(unsafe) 표시 신호를 발생하기 위해 또 다른 회로를 구비할 수 있다. 이 신호 합성부(18)는, 정보신호 내부에서 양 및 음의 피크가 교번하지 않는 것을 검출하였을 때 안전하기 못한 검출신호를 발생할 수 있다. 신호 합성부(18)의 또 다른 실시예에 있어서, 신호 합성부(18)는 소정의 기간을 초과하는 2개의 연속적인 피크 사이의 시간 간격에 안전하지 못한 검출신호를 발생하도록 구성된다. 특히, 신호 합성부(18)는, 상기한 소정의 기간을 초과하는 동일한 극성을 갖는 2개의 연속된 피크 사이의 시간 간격에 안전하지 못한 검출신호를 발생할 수 있다. 이와 같은 기간은 t3-t2와 동일하게 설정될 수 있는데, 이에 대해서는 도 3을 참조하기 바란다.
도 1, 도 2 및 도 3을 참조하여 전술한 장치는, 선출원된 유럽 특허출원 제 97201659.6호(PHN 16.373)에 기재된 것과 같이, 자동 이득 제어회로와 조합하여 사용하는 것이 바람직하다.
도 4는 전술한 장치를 구비한 자동 이득 제어회로의 일 실시예를 나타낸 것이다. 상기한 AGC 회로는 입력신호를 수신하는 입력 단자(52)를 갖는다. 이 입력 단자는 하드 디스크로부터 판독된 신호일 수 있으며, 다시 평형 신호의 형태를 가질 수 있다. 평형 신호를 수신하는 입력 단자(52.1, 52.2)는 가변 이득 증폭기(54)의 입력에 접속된다. 상기한 증폭기(54)의 출력은 저역통과 필터(60)를 통해 전술한 것과 같은 피크 검출장치의 입력(1, 2)에 접속되는데, 이 필터는 증폭기(54) 내부에 포함되는 것으로 생각할 수도 있다. 상기한 피크 검출장치는, 2개의 피크 검출기(10, 12) 내부에 있는 커패시터 상에 각각 존재하는 신호 레벨을 나타내는 출력 신호가 존재하는 2개의 또 다른 출력 81 및 83을 갖는다. 피크 검출기의 이들 출력(81, 83)은 가산부(61)의 입력에 접속된다. 상기한 가산부(61)의 출력은 비교부(90)의 입력 62에 접속되는데, 이 비교부는 입력(63)으로 공급하기 위한 기준값 Vref가 존재하는 단자(64)에 접속된 제 2 입력(63)을 갖는다. 상기한 비교부(90)의 출력(76)은 적분부(70)의 입력(68)에 접속된다. 적분부(70)의 출력(66)은 가변 이득 증폭기(54)의 제어신호 입력(78)에 접속된다. 상기한 가변 이득 증폭기(54)는, 그것의 제어신호 입력(78)에 인가된 이득 제어신호에 응답하여 그것의 입력에 인가된 신호를 증폭하여, 증폭된 신호를 그것의 출력에서 출력한다. 상기한 피크 검출장치는, 상기한 증폭된 신호에 있는 피크를 검출하고, 피크 검출장치의 출력(81, 83)에 존재하는 출력 신호에 응답하여, 가산부(61)는, 피크 검출장치의 입력(1, 2)에 인가된 신호의 피크피크값(peak-to-peak value)을 나타내는 출력 신호 Vp를 그것의 출력에서 발생한다.
상기한 비교부(90)는, 출력 신호 Vp를 상기한 기준값 Vref와 비교하여, 그것으로부터 오차 신호 e를 도출한다. 특히, 비교부(90)는 Vp로부터 Vref를 감산하여 상기한 오차 신호 e를 얻는다. 이 오차 신호 e는 적분부(70) 내부에서 적분된다. 이와 같은 과정은 제어신호 입력(78)에 인가되는 제어신호를 생성하여, 가변 이득 증폭기(54)를 제어한다. 증폭기(54) 내부의 이득은, 상기한 오차 신호 e가 작은 값(제로값)을 향해 조절되도록 제어된다.
상기한 AGC 회로의 동작에 대한 광범위한 설명은 전술한 유럽 특허출원에 기재되어 있으며, 이들 내용은 참조를 위해 본 명세서 내부에 통합된다. 도 4에 도시된 AGC 회로는, 하드 디스크 상에 미리 기록된 서보 패턴을 복조하기 위한 복조 회로에 사용하는 것이 바람직하다.
도 5는 서보 패턴의 내용을 개략적으로 나타낸 것이다. 하드 디스크 상의 트랙에 있는 서보 패턴은, 자동 이득 제어회로 내부에 시정수를 설정하는데 사용되는 P1으로 표시한 AGC부와, 데이터 검출회로(미도시)를 트랙으로부터 판독된 정보와 정확한 타이밍 관계를 갖도록 하기 위한 타이밍 기준부 P2와, 디스크의 중심으로부터 모서리를 향해 갈 때 증가하는 번호로 트랙을 식별하는 그레이 코드(Gray code)부 P3와, 트랙 서보 제어를 가능하게 하여 트랙에 횡단하는 방향으로 트랙 상에 판독 헤드를 정확히 위치시키는데 사용되는 서보 버스트부 P4를 포함한다. 상기한 AGC부는 예를 들면 40개의 다이비트에 해당하는 복수의 다이비트로 구성된 버스트를 포함한다. 상기한 타이밍 기준부 P2는 예를 들면 8 다이비트 길이를 포함하며, 1개 또는 그 이상의 다이비트로 구성된 타이밍 마크를 포함하다. 상기한 그레이 코드부 P3는 예를 들면 13 다이비트 길이를 가지며, 상기한 서보 버스트부 P4는 다수의 예를 들면 각각 11개의 다이비트로 이루어진 복수의 서보 버스트를 포함한다.
상기한 서보 버스트의 진폭의 검출은 도 4에 개략적으로 나타낸 서보 제어기(80)에 의해 실현될 수 있다. 상기한 부분 P4에 있는 다양한 버스트의 진폭은, 판독 헤드(미도시)가 트랙을 벗어나 얼마나 머리 위치해 있는가를 나타낸다. 헤드가 잘못 배치되어 있으면, 이 헤드 위치가 이에 따라 교정될 수 있다.
AGC가 정확하게 얻어진 경우에는, 버스트 진폭 검출이 안전하게 수행될 수 있다. 결과적으로 얻어진 VGA 이득이 너무 낮으면, (양 또는 음의 피크를 놓침으로써) 타이밍 마크가 잘못 검출되거나 전혀 검출되지 않을 수 있다. VGA 이득이 너무 높으면, 일부의 노이즈 피크가 타이밍 마크로서 검출될 수 있다. 이와 같은 형태의 오류 검출은 데이터를 트랙 상의 틀린 위치에 기록하게 하거나, 어쩌면 서보 패턴의 일부를 오버라이트할 수도 있다.
본 발명에 따른 피크 검출장치는, 안전하지 못한 표시신호를 사용함으로써, 정확한 VGA 이득을 식별하는데 사용될 수 있다. 도 4의 신호 라인 96에 존재하는 이와 같은 안전하지 못한 검출신호는 서보 제어기(80)로 주어질 수 있다.
이와 같은 안전하지 못한 검출신호에 응답하여, 서보 버스트 검출기(80)는 서보 제어신호를 교정함으로써, 잃어버린 피크 또는 추가된 피크로 인한 안전하지 못한 상태가 트랙 상의 헤드의 위치를 조절하는 서보 제어신호에 악영향을 미치지 않게 한다.
본 발명의 바람직한 실시예를 참조하여 본 발명을 설명하였지만, 이들 실시예는 본 발명을 제한하기 위해 주어진 것이 아니라는 것은 명백하다. 따라서, 청구범위에 기재된 본 발명의 범주를 벗어나지 않으면서, 다양한 변형이 본 발명이 속한 기술분야의 당업자에게 이루어질 수 있다. 이때, 본 발명을 평형 신호를 신호처리하는 장치를 참조하여 설명하였지만, 전술한 장치를 비평형 신호를 신호처리하는 장치로 변환하는데에는 어떠한 발명활동도 필요하지 않다는 점에 주목하기 바란다.
더구나, 본 발명은 모든 신규한 특징부 또는 이들 특징부의 조합을 포괄한다.

Claims (7)

  1. 정보신호 내부에 있는 양의 극성과 같은 제 1 극성을 갖는 피크를 검출하고, 상기 정보신호에 있는 상기 제 1 극성을 갖는 피크를 검출하는 제 1 피크 검출수단을 구비한 피크 검출장치에 있어서,
    - 상기 제 1 피크 검출수단은 제 1 커패시터를 구비하고, 이 제 1 피크 검출수단은 제 1 커패시터를 충전시키기 위한 어택 시간과 제 1 커패시터를 방전시키기 위한 하강 시간을 가지며, 상기 어택 시간은 하강 시간보다 작고, 상기 제 1 피크 검출수단은, 제 1 피크 검출수단이 상기 제 1 커패시터를 충전하기 위한 충전상태에 있을 때 제 1 출력 신호값을 갖고 상기 제 1 피크 검출수단이 비충전 상태에 있을 때 제 2 출력 신호값을 갖는 출력신호를 발생하는 출력을 가지며, 상기 제 1 피크 검출수단은 제 1 커패시터를 제 1 레벨로 방전하고, 정보신호 레벨이 상기 제 1 레벨 아래에 있는 기간 동안 충전된 제 1 커패시터를 상기 제 1 레벨로 더 유지하도록 구성되고, 상기 제 1 레벨은 제로 신호 레벨보다 크며, 상기 제 1 피크 검출수단은 정보신호 레벨이 제 1 커패시터의 충전 레벨을 초과한 경우에 충전상태에 있도록 구성된 것을 특징으로 하는 피크 검출장치.
  2. 제 1 항에 있어서,
    상기한 정보신호 내부에 있는 음의 극성과 같은 제 2 극성을 갖는 피크를 더 검출하기 위해, 상기 장치는 상기 정보신호에 있는 상기 제 2 극성을 갖는 피크를 검출하는 제 2 피크 검출수단을 더 구비하고,
    - 상기 제 2 피크 검출수단은 제 2 커패시터를 구비하고, 이 제 2 피크 검출수단은 제 2 커패시터를 충전시키기 위한 어택 시간과 제 2 커패시터를 방전시키기 위한 하강 시간을 가지며, 상기 어택 시간은 하강 시간보다 작고, 상기 제 2 피크 검출수단은, 제 2 피크 검출수단이 상기 제 2 커패시터를 충전하기 위한 충전상태에 있을 때 제 3 출력 신호값을 갖고 상기 제 2 피크 검출수단이 비충전 상태에 있을 때 제 4 출력 신호값을 갖는 출력신호를 발생하는 출력을 가지며, 상기 제 2 피크 검출수단은 제 2 커패시터를 제 2 레벨로 방전하고, 상기 정보신호 레벨의 절대값이 상기 제 2 레벨 아래에 있는 기간 동안 충전된 제 2 커패시터를 상기 제 2 레벨로 더 유지하도록 구성되고, 상기 제 2 레벨은 제로 신호 레벨보다 크며, 상기 제 2 피크 검출수단은 상기 정보신호 레벨의 절대값이 제 2 커패시터의 충전 레벨을 초과한 경우에 충전상태에 있도록 더 구성된 것을 특징으로 하는 피크 검출장치.
  3. 제 2 항에 있어서,
    상기 제 1 레벨은 상기 제 2 레벨과 동일한 것을 특징으로 하는 피크 검출장치.
  4. 제 2 항 또는 제 3 항에 있어서,
    상기 장치는, 제 1 피크 검출수단의 출력신호를 수신하는 제 1 입력과, 제 2 피크 검출수단의 출력 신호를 수신하는 제 2 입력과, 상기 출력 신호에 응답하여 안전하지 못한 표시신호를 출력하는 출력을 갖는 신호 합성부를 더 구비한 것을 특징으로 하는 피크 검출장치.
  5. 제 4 항에 있어서,
    상기 신호 합성부는, 정보신호 내부에서 제 1 및 제 2 극성을 갖는 피크가 교번하지 않는 것을 검출하였을 때 안전하지 못한 검출신호를 발생하도록 구성된 것을 특징으로 하는 피크 검출장치.
  6. 제 4 항에 있어서,
    상기 신호 합성부는, 소정의 기간을 초과하는 2개의 연속적인 피크 사이의 시간 간격에 안전하지 못한 검출신호를 발생하도록 구성된 것을 특징으로 하는 피크 검출장치.
  7. 제 6 항에 있어서,
    상기 신호 합성부는, 상기한 소정의 기간을 초과하는 동일한 극성을 갖는 2개의 연속된 피크 사이의 시간 간격에 안전하지 못한 검출신호를 발생하도록 구성된 것을 특징으로 하는 피크 검출장치.
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