KR20000058204A - 전자 방출 디바이스, 전자원, 및 화성 형성 장치의 제조방법 - Google Patents

전자 방출 디바이스, 전자원, 및 화성 형성 장치의 제조방법 Download PDF

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KR20000058204A
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Abstract

전자 방출 디바이스를 제조하는 방법은 기판 상에 서로 이격되어 있는 한 쌍의 도전체를 형성하는 단계, 및 탄소 화합물 가스의 분위기 내에서 상기 도전체 쌍의 적어도 하나에 탄소 또는 탄소 화합물을 적층하는 활성화 프로세스를 행하는 단계를 포함한다. 활성화 프로세스는 제1 프로세스 및 제2 프로세스를 포함하는 2개 이상의 스테이지로 이루어진 복수의 프로세스를 포함한다. 제1 프로세스는 최종 활성화 프로세스로서 사용되는 제2 프로세스의 부분적인 프로세스보다 높은 부분 압력을 갖는 탄소 화합물 가스를 함유하는 분위기 내에서 실행된다.

Description

전자 방출 디바이스, 전자원, 및 화성 형성 장치의 제조 방법{ELECTRON-EMITTING DEVICE, ELECTRON SOURCE, AND MANUFACTURE METHOD FOR IMAGE-FORMING APPARATUS}
본 발명은 전자 방출 디바이스의 제조 방법, 전자원의 제조 방법 및 전자원을 사용하는 화상 형성 장치의 제조 방법에 관한 것이다.
전자 방출 디바이스들 중에서, 표면 전도형 전자 방출 디바이스는 기판 상에 형성된 작은 영역을 갖는 박막을 통해 그 박막의 면에 평행한 방향으로 전류가 흐를 때 전자가 방출되는 현상을 사용하는 것이다. 일본 특허 출원 공개 제7-235255호는 Pd 등으로 이루어진 금속 박막을 사용하는 표면 전도형 전자 방출 디바이스를 개시하고 있다. 이러한 디바이스의 구조가 도 1a 및 도 1b에 도시되어 있다. 도 1a 및 도 1b에서, 참조 번호 1은 기판을 나타낸다. 참조 번호 4는 Pd 등으로 이루어진 금속 산화막인 도전막을 나타낸다. 이 막에 통전화 포밍 동작으로 칭해지는 통전화 프로세스를 행하여, 전자 도전막(4)을 국부적으로 파괴, 변형 또는 분해시키고, 전기 저항이 높은 갭(5)을 형성한다.
전자 방출 특성을 개선하기 위해, 몇몇 경우에서는 후술되는 "활성화"라는 동작을 실행하여 전자 방출 영역을 형성하고, 상기 전자 방출 영역 부근에 탄소 또는 탄소 화합물로 이루어진 막(탄소막)을 형성한다. 이러한 프로세스는, 유기 물질을 함유하는 분위기 내에서 장치에 펄스 전압을 인가하여 탄소 및 탄소 화합물을 전자 방출 영역 부근에 적층함으로써 이루어질 수 있다 (EP-A-660357, 일본 특허 출원 공개 제07-192614, 07-235255, 08-007749호).
표면 전도형 전자 방출 디바이스는 구조가 간단하고 제조하기 쉽기 때문에, 넓은 면적에 다수의 디바이스가 배치될 수 있다는 이점을 갖는다. 이러한 특성을 사용한 다양한 응용이 연구되어 왔다. 예를 들어, 대전된 빔 원에 대한 응용으로서 표시 장치 등이 공지되어 있다. 다수의 표면 전도형 전자 방출 디바이스를 갖는 전자원의 일례로서, 다수의 열이 배치되어 있고, 평행하게 배열된 표면 전도형 전자 방출 디바이스의 양단이 와이어 (공통 와이어로 칭해짐)에 의해 접속되는 구성을 갖는 전자원이 있다 (예를 들어, 일본 특허 출원 공개 제64-031332, 1-283749, 2-57552 등).
응용의 일례로서, 다수의 표면 전도형 전자 방출 디바이스를 갖는 전자원이, 그 전자원으로부터 전자빔이 인가될 때 가시 광선을 방출하는 형광 물질과 결합된 표시 장치와 같은 화상 형성 장치가 있다 (예를 들어, 미국 특허 제5,066,883호).
화상 형성 장치 등의 표시 화상의 균일성을 유지하기 위해, 포밍 및 활성화 프로세스에 대한 다양한 개선 방법이 제안되어 왔다. 그 중 하나가, 활성화 프로세스 동안의 전기적 특성으로부터 활성화 프로세스의 종료 타이밍을 판단하는 것이다 (예를 들어 일본 특허 출원 공개 제9-6399호).
표면 전도형 전자 방출 디바이스와 더불어, 전계 방출형 전자 방출 디바이스 (FE : Field Emitter)도 전자 방출 디바이스의 일종으로서 공지되어 있다. FE의 일례로는 스핀트 타입이 있다. 스핀트 타입 FE는, 소형의 원추 에미터 및 상기 에미터에 매우 근접한 곳에 형성된 제어 전극(게이트 전극)으로 구성되며, 에미터로부터 전자를 끌어당기고 전류량을 제어하는 기능을 하는 미세 냉음극이다. 어레이로 배열된 스핀트 타입 FE를 갖는 냉음극은 C.A.Spindt 등에 의해 제안되었다 (C.A.Spindt, "박막 전계 방출형 음극", 응용 물리 저널, Vol.39, No.7, p.3504, 1968).
FE의 전자 방출 효율을 개선하기 위한 기술들이 최근 제안되었으며 (일본 특허 출원 공개 제10-50206호), 이러한 방법들에서는, 유기 물질을 함유하는 분위기 내에서 에미터에 접속된 게이트 전극 및 캐소드 전극의 양단에 전압이 인가되어, 에미터 표면에 탄소 화합물을 적층시킨다.
다수의 전자 방출 디바이스를 갖는 전자원 기판의 일례로는, 전자 방출 디바이스들이 N 행과 M 열의 매트릭스 형태로 배치된 전자 방출 디바이스를 구비하는 단순 매트릭스 전자원 기판이 있다. 이러한 기판 상에 탄소 또는 탄소 화합물을 적층하기 위해 활성화 프로세스를 수행할 때, 디바이스 전극에 접속된 N 행 및 M 열의 공통 와이어에 전압이 인가된다.
예를 들어, 활성화 프로세스를 위해 다음과 같은 방법들이 사용된다.
(1) 제1 행부터 제N 행까지 한 라인씩 순차적으로 전압이 인가된다.
(2) N 행을 수 개의 블록으로 분할하고, 위상을 시프트함으로써 각각의 블록에 순차적으로 펄스를 인가한다. 이러한 프로세스가 스크롤 활성화 프로세스이다.
경우 (1) 및 (2) 모두에서, 디바이스의 수가 증가함에 따라 활성화 프로세스를 수행하는 데에 장시간이 소요된다. 경우 (2)에서 N 행의 블록의 수를 감소시키면, 각각의 행에 인가되는 듀티 비율이 작아진다. 따라서, 활성화 속도가 낮아지거나 전자 방출량 또는 전자 방출 효율이 저하되어, 양호한 전자 방출 디바이스를 제조할 수 없게 된다.
활성화 시간을 단축하기 위한 방법 중 하나는, 전압이 인가되는 라인의 수를 동시에 증가시키는 것이다. 그러나, 이러한 방식에는 몇 가지 문제점이 있다. 즉, 활성화 프로세스에 의해, 디바이스 기판에 부착되어 있는 유기 물질을 분위기로부터 분해함으로써, 전자 방출 영역과 그 부근의 영역에 탄소 또는 탄소 화합물이 적층된다. 따라서, 활성화 프로세스가 동시에 수행되는 디바이스의 수가 증가할수록, 전자원 기판 상에서 단위 시간당 분해 및 소모되는 유기 물질의 양이 증가한다. 따라서, 분위기 내의 유기 물질의 농도가 증가할수록, 탄소막 형성 속도가 저하되고, 전자원 기판의 위치에 따라 탄소막의 변형이 발생한다. 따라서, 제조된 전자원의 균일성이 저하된다.
본 발명의 목적은, 전자 방출 디바이스 및 전자원의 제조 방법으로서, 단시간 내에 활성화 프로세스를 수행할 수 있는 방법을 제공하는 것이다.
본 발명의 다른 목적은, 전자 방출 디바이스 및 전자원의 제조 방법으로서, 단시간의 활성화 프로세스에 의해 결정성이 양호한 탄소 또는 탄소 화합물 막을 형성할 수 있는 방법을 제공하는 것이다.
본 발명의 다른 목적은, 전자원의 제조 방법으로서, 단시간 내에 활성화 프로세스를 수행할 수 있는 복수의 전자 방출 디바이스를 갖는 방법을 제공하는 것이다.
본 발명의 다른 목적은, 균일성이 양호한 복수의 전자 방출 디바이스를 갖는 전자원의 제조 방법으로서, 단시간 내에 활성화 프로세스를 수행할 수 있는 방법을 제공하는 것이다.
본 발명의 다른 목적은, 균일한 휘도 특성을 갖는 화상 형성 장치를 제공하는 것이다.
본 발명은, 전자 방출 디바이스의 제조 방법에 있어서,
서로 이격되어 있는 한 쌍의 도전체를 기판 상에 형성하는 단계; 및
탄소 화합물 가스를 함유하는 분위기 내에서 상기 한 쌍의 도전체 중 적어도 하나에 탄소 또는 탄소 화합물을 적층하는 활성화 프로세스를 행하는 단계
를 포함하며, 활성화 프로세스는 제1 프로세스 및 제2 프로세스를 포함하는 2개 이상의 스테이지로 이루어진 복수의 프로세스를 포함하고, 제1 프로세스는 최종 활성화 프로세스로서 사용되는 제2 프로세스의 부분적인 프로세스보다 높은 부분 압력을 갖는 탄소 화합물 가스를 함유하는 분위기에서 수행되는 방법을 제공한다.
또한, 본 발명은, 전자 방출 디바이스를 제조하는 방법에 있어서,
전자 방출 영역을 포함하며 전극들 사이에 배치되는 도전막을 형성하는 단계; 및
탄소 화합물 가스를 함유하는 분위기 내에서 도전막 상에 탄소 또는 탄소 화합물을 적층하는 활성화 프로세스
를 포함하며, 활성화 프로세스는 제1 프로세스 및 제2 프로세스를 포함하는 2개 이상의 스테이지를 갖는 복수의 프로세스로 이루어지고, 제1 프로세스는 최종 활성화 프로세스로서 사용되는 제2 프로세스의 부분적인 프로세스보다 높은 부분 압력을 갖는 탄소 화합물 가스를 함유하는 분위기 내에서 수행되는 방법을 제공한다.
또한, 본 발명은, 전자원을 제조하는 방법에 있어서, 복수의 도전체 쌍을 기판 상에 형성하는 단계 -도전체들은 서로 이격되어 있음-, 및 탄소 화합물 가스를 함유하는 분위기 내에서 각각의 도전체씩 중 적어도 하나에 탄소 또는 탄소 화합물을 적층하는 활성화 프로세스를 포함하며, 활성화 프로세스는 제1 프로세스 및 제2 프로세스를 포함하는 2개 이상의 스테이지의 복수의 프로세스를 포함하고, 제1 프로세스는 최종 프로세스로서 사용되는 제2 프로세스의 부분적인 프로세스보다 높은 부분 압력을 갖는 탄소 화합물 가스를 함유하는 분위기 내에서 수행되는 방법을 제공한다.
또한, 본 발명은, 전자원을 제조하는 방법에 있어서,
각각 전자 방출 영역을 포함하며 전극들 사이에 배치된 복수의 도전막을 형성하는 단계; 및
탄소 화합물 가스를 함유하는 분위기 내에서 복수의 도전막 각각에 탄소 또는 탄소 화합물을 적층하는 활성화 프로세스
를 포함하며, 활성화 프로세스는 제1 프로세스 및 제2 프로세스를 포함하는 2개 이상의 스테이지의 복수의 프로세스를 포함하고, 제1 프로세스는 최종 프로세스로서 사용되는 제2 프로세스의 부분적인 프로세스보다 높은 부분 압력을 갖는 탄소 화합물 가스를 함유하는 분위기 내에서 수행되는 방법을 제공한다.
또한, 본 발명은 화성 형성 장치를 제조하는 방법에 있어서, 상기의 전자원 제조 방법 중 하나에 따라 제조된 전자원에 대향하여 프레임 부재를 배치하는 단계를 포함하며, 프레임 부재는 전자원으로부터 방출된 전자빔에 의해 화상을 형성하기 위한 화상 형성 부재를 포함한다.
도 1a 및 도 1b는 본 발명에 따른 제조 방법에 의해 제조된 전자 방출 디바이스의 일례를 도시하는 개략도.
도 2a, 도 2b, 도 2c, 및 도 2d는 본 발명에 따른 전자 방출 디바이스의 제조 방법을 도시하는 도면.
도 3a 및 도 3b는 포밍 전압의 예들을 나타내는 도면.
도 4a 및 도 4b는 활성화 전압의 예들을 나타내는 도면.
도 5는 복수의 전자 방출 디바이스의 매트릭스 레이아웃을 나타내는 개략도.
도 6은 본 발명에 따른 제조 방법에 의해 제조된 화상 형성 장치의 사시도.
도 7a 및 도 7b는 형광막의 예들을 나타내는 도면.
도 8은 화상 형성 장치의 드라이버 회로의 일례를 도시하는 회로도.
도 9는 본 발명에 따른 활성화 프로세스에 사용되는 진공 시스템의 일례를 도시하는 개략도.
도 10은 본 발명에 따른 포밍 프로세스 및 활성화 프로세스를 위한 와이어링 방법을 도시하는 개략도.
도 11은 본 발명에 따른 활성화 프로세스에 사용되는 진공 시스템의 다른 예를 도시하는 개략도.
도 12는 복수의 전자 방출 디바이스를 위한 다른 와이어링 방법을 도시하는 개략도.
도 13은 본 발명에 따른 제조 방법에 의해 제조되는 화상 형성 장치의 다른 예를 도시하는 사시도.
도 14a 및 14b는 본 발명의 제1 실시예에 따른 전자원을 부분적으로 도시하는 도면.
도 15는 본 발명의 제1 실시예에 따른 포밍 프로세스 이전의 전자원 기판을 부분적으로 도시하는 도면.
도 16은 제1 실시예에서 사용되는 진공 시스템의 개략도.
도 17은 제1 실시예에서 사용되는 포밍 전압의 파형을 나타내는 도면.
도 18은 제1 실시예에서 사용되는 활성화 전압의 파형을 나타내는 도면.
도 19는 제1 실시예에 의한 활성화 프로세스 동안의 디바이스 전류의 증가를 도시하는 그래프.
도 20은 본 발명의 제2 실시예에 따른 전자원의 부분도.
도 21은 도 20에 도시된 전자원의 부분 단면도.
도 22a, 도 22b, 도 22c, 도 22d, 도 22e, 도 22f 및 도 22g는 제2 실시예에 따른 전자원 제조 프로세스를 도시하는 도면.
도 23은 제2 실시예에 따른 화상 형성 장치의 부분 단면도.
도 24는 제2 실시예에 따른 활성화 프로세스를 위한 와이어 방법을 도시하는 개략도.
도 25는 제4 실시예에서 사용되는 활성화 전압의 파형을 도시하는 도면.
도 26은 제6 실시예에 따른 활성화 프로세스를 위한 와이어링 방법을 도시하는 개략도.
도 27은 제9 실시예에 따른 전자원을 부분적으로 도시하는 도면.
도 28은 전자원 상의 와이어 리드 패턴을 도시하는 개략도.
도 29는 제9 실시예에 따른 활성화 프로세스를 위한 와이어링 방법을 도시하는 개략도.
도 30a, 도 30b, 및 도 30c는 스핀트(Spindt) 방식 전자 방출 디바이스의 프로세스를 도시하는 도면.
도 31은 스핀트 방식 전자 방출 디바이스를 사용하는 전자원의 일례를 도시하는 도면.
<도면의 주요 부분에 대한 부호의 설명>
1 : 기판
2, 3 : 디바이스 전극
4 : 도전막
5 : 갭
본 발명은, 전자 방출 디바이스의 제조 방법에 있어서, 서로 이격되어 있는 한 쌍의 도전체를 기판 상에 형성하는 단계; 및 탄소 화합물 가스를 함유하는 분위기 내에서 상기 한 쌍의 도전체 중 적어도 하나에 탄소 또는 탄소 화합물을 적층하는 활성화 프로세스를 행하는 단계를 포함하며, 상기 활성화 프로세스는 제1 프로세스 및 제2 프로세스를 포함하는 2개 이상의 스테이지로 이루어진 복수의 스테이지를 포함하고, 제1 프로세스는 최종 활성화 프로세스로서 사용되는 제2 프로세스의 부분적인 프로세스보다 높은 부분 압력을 갖는 탄소 화합물 가스를 함유하는 분위기 내에서 실행되는 방법을 제공한다.
또한, 본 발명은, 전자 방출 디바이스를 제조하는 방법에 있어서, 전자 방출 영역을 포함하며 전극들 사이에 배치되는 도전막을 형성하는 단계; 및 탄소 화합물 가스를 함유하는 분위기 내에서 도전막 상에 탄소 또는 탄소 화합물을 적층하는 활성화 프로세스를 행하는 단계를 포함하며, 활성화 프로세스는 제1 프로세스 및 제2 프로세스를 포함하는 2개 이상의 스테이지로 이루어진 복수의 프로세스를 포함하고, 제1 프로세스는 최종 활성화 프로세스로서 사용되는 제2 프로세스의 부분적인 프로세스보다 높은 부분 압력을 갖는 탄소 화합물 가스를 함유하는 분위기 내에서 수행되는 방법을 제공한다.
또한, 본 발명은, 전자원을 제조하는 방법에 있어서, 서로 이격되어 있는 복수의 도전체씩 기판 상에 형성하는 단계; 및 탄소 화합물 가스를 함유하는 분위기 내에서 복수의 도전체 쌍들 중 적어도 하나에 탄소 또는 탄소 화합물을 적층하는 활성화 프로세스를 행하는 단계를 포함하며, 상기 활성화 프로세스는 제1 프로세스 및 제2 프로세스를 포함하는 2개 이상의 스테이지로 이루어진 복수의 프로세스를 포함하고, 제1 프로세스는 최종 활성화 프로세스로서 사용되는 제2 프로세스의 부분적인 프로세스보다 높은 부분 압력을 갖는 탄소 화합물 가스를 함유하는 분위기 내에서 수행되는 방법을 제공한다.
또한, 본 발명은, 전자원을 제조하는 방법에 있어서, 각각 전자 방출 영역을 포함하며 전극들 사이에 배치된 복수의 도전막을 형성하는 단계; 및 탄소 화합물 가스를 함유하는 분위기 내에서 복수의 도전막 각각에 탄소 또는 탄소 화합물을 적층하는 활성화 프로세스를 포함하며, 활성화 프로세스는 제1 프로세스 및 제2 프로세스를 포함하는 2개 이상의 스테이지의 복수의 프로세스를 포함하고, 제1 프로세스는 최종 프로세스로서 사용되는 제2 프로세스의 부분적인 프로세스보다 높은 부분 압력을 갖는 탄소 화합물 가스를 함유하는 분위기 내에서 실행되는 방법을 제공한다.
상술한 전자원 제조 방법에서,
제1 프로세스에서의 탄소 화합물 가스의 부분 압력은 5×10-4Pa 이상일 수 있고;
제2 프로세스에서의 탄소 화합물 가스의 부분 압력 은 5×10-4Pa 이하일 수 있고;
제1 프로세스 동안의 탄소 또는 탄소 화합물의 적층량은 제2 프로세스 동안의 탄소 또는 탄소 화합물의 적층량보다 클 수 있으며;
제1 프로세스는 복수의 도전체 쌍들 각각의 전기적 특성의 계산 결과에 따라 종료될 수 있고;
전기적 특성은 복수의 도전체 쌍들 각각을 통해 흐르는 디바이스 전류일 수 있으며;
제1 프로세스는 디바이스 전류가 기준값을 초과할 때 종료될 수 있으며, 이 기준값은 제2 프로세스가 종료되었을 때 얻어지는 디바이스 전류 이상이다.
제1 프로세스는 디바이스 전류가 제2 프로세스가 중단될 때 얻어진 디바이스 전류 이상인 기준값을 초과한 후 선정된 시간이 경과한 후 중단될 수 있다.
전기적 특성은 활성화 단계에서 사용되는 전압(Vf)보다 낮은 전압(Vf')의 디바이스 전류일 수 있다.
여기서, Vf' = Vf/2일 수 있다.
전기적 특성은 복수의 도전체 쌍들 각각을 통해 흐르는 디바이스 전류 및 대응하는 도전체 쌍으로부터 방출되는 방출 전류일 수 있다.
전기적 특성들은 디바이스 전류에 대한 방출 전류의 비율일 수 있다.
기판 상의 복수의 도전체 쌍들 모두에 대한 제1 프로세스가 중단된 후에 탄소 화합물의 부분 압력이 낮춰질 때, 복수의 도전체 쌍들 각각에 전압이 인가되지 않을 수 있다.
탄소 화합물의 부분 압력은 탄소 화합물 공급원으로부터 분위기로 도입되는 탄소 화합물의 플로우 레이트를 낮춤으로써 감소될 수 있다.
탄소 또는 탄소 화합물을 적층하는 활성화 단계는 상기 탄소 화합물 가스 분위기 내에 복수의 도전체 쌍들 각각에 전압을 인가하는 단계를 포함할 수 있다.
복수의 도전체 쌍들을 형성하는 단계는 기판 상의 복수의 도전체 쌍들 각각에 전압을 인가하는 단계를 포함할 수 있다.
또한, 복수의 도전체 쌍들 각각은 서로 이격되어 있는 한 쌍의 도전막과 상기 도전막 쌍에 각각 접속되는 한 쌍의 전극을 포함할 수 있다.
본 발명은 또한 화상 형성 장치를 제조하는 방법을 제공한다. 본 방법은 상술한 전자원 제조 방법들중 임의의 방법으로 제조된 전자원과 면하는 프레임 부재를 배치하는 단계를 포함하고, 프레임 부재는 전자원으로부터 방출된 전자빔에 의해 화상을 형성하기 위한 화상 형성 부재를 포함한다.
상술한 전자 방출 디바이스들의 제조 방법들에 따르면, 양호한 결정성의 탄소막이나 탄소 화합물 막을 형성하여 특성들을 안정화하는 것이 가능하다.
상술한 전자원 제조 방법들에 의해, 활성화 프로세스가 복수의 디바이스들에 대해 동시에 수행되더라도, 탄소 화합물 가스의 공급량은 불충분해지지 않는다. 그러므로, 전자 방출 특성의 균일성이 저하되는 것을 방지할 수 있는데, 탄소 화합물 가스의 불충분한 공급량은 전자 방출 특성의 균일성의 저하를 유발할 수 있다.
또한, 낮은 부분 압력의 탄소 화합물 가스로 탄소나 탄소 화합물을 적층하는 최종 프로세스가 수행된다. 전자 방출 특성들이 최적화되므로, 균일성이 향상될 수 있다.
본 발명에 따른 복수의 전자 방출 디바이스들을 사용하여 전자원을 제조하는 방법들에 의하면, 활성화 프로세스는 복수의 디바이스들에 대해 동시에 수행되고, 더 균일한 전자 방출 특성들을 갖는 전자원이 제조될 수 있다. 그러므로, 제조 프로세스의 주시간이 감소되어 제조 비용을 감소시킨다. 그러므로, 저렴하고 매우 균일한 전자원들과 저렴하고 매우 높은 품질의 화상 형성 장치를 제공하는 것이 가능하다.
본 발명에 따른 전자 방출 디바이스는, 기판 상에 배치된 디바이스들의 서로 이격되어 있는 한 쌍의 도전체들을 가로질러 전압이 인가될 때, 전자들을 방출한다. 본 발명의 전자 방출 디바이스는 표면 도전성 전자 방출 디바이스와 FE로 일컬어지는 전계 방출형 전자 방출 디바이스를 포함한다.
FE의 경우, 도전체 쌍은 에미터와 게이트 전극에 대응하고, 탄소와 탄소 화합물은 에미터 상에 적층된다.
표면 도전성 전자 방출 디바이스의 경우, 도전체 쌍은 나중에 상세히 설명될 한 쌍의 도전막들에 대응하고, 탄소나 탄소 화합물은 도전막 쌍들 중 하나 또는 둘 모두에 적층된다.
본 발명의 바람직한 실시예들이 표면 도전성 전자 방출 디바이스들을 전자 방출 디바이스의 일례로서 채택하여 설명된다.
도 1a와 도 1b는 표면 도전성 전자 방출 디바이스의 구조를 나타내는 도면들이다. 도 1a와 도 1b는 각각 평면도와 단면도이다. 도 1a와 도 1b에 있어서, 참조 번호 1은 기판을, 참조 번호 2와 3은 디바이스 전극들을, 참조 번호 4는 디바이스 전극들(2, 3)에 각각 접속된 한 쌍의 도전막들을 나타낸다. 도전막들(4) 사이에는 제1 갭(5)이 개재되고, 참조 번호 4a는 주성분으로서 탄소나 탄소 화합물을 갖고 도전막들(4)상에 그리고 제1 갭(5) 사이에 배치되는 탄소막들을 나타내는데, 제1 갭(5)보다 좁은 제2 갭(5a)을 형성한다.
표면 도전성 전자 방출 디바이스의 디바이스 전극들(2, 3)을 가로질러 전압이 인가되면, 전자가 도전막들로부터 방출된다.
기판(1)은 석영 글라스 기판이나, Na와 같은 불순물 성분이 감소된 글라스 기판, 소다 라임 기판, 스퍼터링된 SiO2막으로 박층화된 소다 라임 글라스 기판, 알루미나와 같은 세라믹 기판, Si 기판 등일 수 있다. 디바이스 전극 거리 L, 디바이스 전극 길이 W, 도전막들(4)의 모양 등은 응용 분야 등을 고려하여 설계될 수 있다. 도 1a와 도 1b에 도시된 구조 대신, 도전막들(4)과 대향 디바이스 전극들(2, 3)이 기판(1)상에 이 순서대로 적층된 박층 구조도 사용될 수 있다.
양호한 전자 방출 특성을 얻기 위해, 도전막들(4)은 바람직하게 미세 입자들로 구성된 미세 입자막으로 만들어진다. 도전막의 두께는 디바이스 전극들(2, 3)에 대한 스텝 커버리지와, 디바이스 전극들(2, 3) 사이의 저항값과, 나중에 설명될 포밍 조건 등을 고려하여 적당하게 세팅된다. 일반적으로, 상기 막의 두께는 0.1㎚의 몇 배 내지 수 백 ㎚의 범위로, 더 바람직하게는 1㎚ 내지 50㎚의 범위로 세팅된다. 도전막(4)의 저항값 Rs는 102내지 107Ω/□의 범위 내일 수 있다. Rs는 R=Rs(l/W)로 주어지고, 여기서 R은 두께 t, 폭 w, 길이 l을 갖는 박막의 저항이다.
통전화 프로세스를 예로 들어 포밍 프로세스가 설명된다. 포밍 프로세스는 통전화 프로세스에만 한정되지 않고, 막에 균열과 같은 갭을 형성할 수 있고, 높은 저항 상태를 제공할 수 있는 다른 프로세스들도 포함할 수 있다.
도전막(4)의 물질로는 바람직하게 Pd, Pt, Ru, Ag, Au, Ti, In, Cu, Cr, Fe, Zn, Sn, Ta, W, Pd와 같은 금속과, PdO, SnO2, In2O3, PbO, Sb2O3과 같은 산화물로 구성된 군으로부터 적당하게 선택된다. 미세 입자막은 복수의 미세 입자들의 집합체로 만들어진 막이다. 미세 입자막의 미세 구조는 미세 입자들이 분리적으로 분산된 상태이거나, 미세 입자들이 인접하게 또는 중첩적으로 배치되는 상태 (여러 개의 미세 입자들의 집합체로 형성되는 아일랜드 구조 상태를 포함함)를 가진다. 미세 입자의 직경은 0.1㎚의 몇 배 내지 수 백 ㎚의 범위 이내, 더 바람직하게는 1㎚ 내지 20㎚의 범위 이내이다.
제1 갭(5)은 도전막들(4)에 부분적으로 형성된 균열들과 같은 것들로 구성된다. 도전막(4)의 구조는 막의 두께, 품질, 및 물질, 그리고 나중에 설명될 통전화 프로세스와 같은 제조 프로세스에 따라 결정된다. 탄소나 탄소 화합물로 된 탄소막들(4a)은 제1 갭(5)과 도전막들(4) 부근에 형성된다.
도 2a 내지 도 2d와 도 6을 참조하여, 전자 방출 디바이스들의 제조 방법의 예가 설명된다. 도 2a 내지 도 2d와 도 5에 있어서, 도 1a와 도 1b에 도시된 디바이스들과 유사한 디바이스들에는 동일한 참조 번호들이 표기된다.
1) 기판(1)은 세척제, 순수, 유기 용매 등을 사용하여 충분히 세척된다. 디바이스 전극 물질이 진공 증착, 스퍼터링 등으로 적층된 후, 디바이스 전극들(2, 3)은, 예를 들면 포토리소그래피 기술(도 2a)에 의해 기판(1)상에 형성된다.
2) 유기 금속 용액으로 디바이스 전극들(2, 3)을 갖는 기판(1)상에 코팅하여 유기 금속 박막을 형성한다. 유기 금속 용액은 상술한 도전막(4)의 금속 물질을 주성분으로서 포함하는 유기 금속 화합물 용액일 수 있다. 도전막(4)은, 유기 금속 박막을 가열 및 베이킹한 다음, 리프트-오프를 통해 패터닝되고, 에칭 등을 함으로써 형성된다(도 2b). 도전막(4)의 형성 방법은 유기 금속 용액을 코팅하는 것으로만 한정되지 않고, 진공 증착, 스퍼터링, 화학 증착, 분산 코팅, 딥핑, 및 스피닝 등의 다른 기술들이 사용될 수 있다.
3) 그 다음으로, 포밍 프로세스가 수행된다. 통전화 프로세스가 포밍 프로세스의 일례로서 설명된다. 전력이 도시되지 않은 전원으로부터 디바이스 전극들(2, 3)을 가로질러 인가되면, 변화된 구조를 갖는 전자 방출 영역이 도전막(4)에 형성된다(도 2c). 이러한 통전화 포밍 프로세스는 도전막(4)에 제1 갭(5)을 형성한다. 제1 갭(5)은 도전막(4)에 전자 방출 영역을 형성한다. 디바이스 전극들(2, 3) 양단에 전압이 인가되면, 제1 갭(5) 근방의 영역으로부터 전자들이 방출된다. 통전화 포밍을 위한 전압 파형들은 도 3a와 도 3b에 도시된다. 전압 파형은 바람직하게 펄스 파형이다. 전압을 인가하는 한 가지 방법은 도 3a에 도시된 바와 같이 일정한 피크값을 갖는 전압 펄스를 차례로 인가하는 것이고, 다른 한 방법은 도 3b에 도시된 바와 같이 펄스 피크값이 증가함에 따라 전압 펄스를 순서대로 인가하는 것이다.
4) 통전화 동작이라고 일컬어지는 프로세스가 디바이스의 포밍 프로세스 후에 수행된다. 활성화 프로세스는 디바이스 전류 If와 방출 전류 Ie를 상당히 변화시키는 프로세스이다. 예를 들면, 활성화 프로세스는 통전화 프로세스와 유사하게, 유기 물질 가스와 같은 탄소 화합물 가스를 함유하는 분위기에서 펄스 전압을 반복적으로 인가함으로써 수행된다. 유기 성분의 바람직한 가스 압력은 응용 분야, 진공 엔블로프의 모양, 유기 성분의 종류 등에 따라 결정된다. 그러므로, 적당한 가스 압력은 각각의 경우에 따라 결정된다.
이러한 활성화 동작에 의해, 분위기중의 유기 성분으로부터 공급된 탄소나 탄소 화합물로된 탄소막들(4a)이 도전막들(4)상에, 그리고 제1 갭(5) 내에 적층되고, 제1 갭(5)보다 더 좁은 제2 갭이 제1 갭(5) 내에 제1 갭(5)을 따라 형성된다(도 2d). 그러므로, 디바이스 전류 If와 방출 전류 Ie가 크게 변화하게 된다.
탄소나 탄소 화합물은 그래파이트(소위 HOPG, PG, 및 GC)와 비정질 탄소(비정질 탄소, 비정질 탄소와 그래파이트 미세 결정질의 혼합물)를 포함하도록 의도된다. HOPG는 거의 완벽한 그래파이트 결정 구조를 가지며, PG는 약 20㎚의 결정 그레인을 갖는 약간 틀어진 결정 구조를 갖는다. 탄소막의 두께는 바람직하게 50㎚ 정도 범위이거나 더 얇고, 더 바람직하게는 30㎚ 정도의 범위이거나 더 얇을 수 있다.
본 발명에서 사용될 수 있는 적절한 유기 성분은 알칸, 알켄, 알킨과 같은 알리페틱 하이드로카본; 아로매틱 하이드로카본; 알코올; 알데히드; 케톤; 아민; 페놀산, 카르복실산, 술포닉산과 같은 유기산 등을 포함한다. 더 구체적으로, 사용 가능한 유기 성분은 메탄, 에탄, 프로판과 같이 화학식 CnH2n+2로 표기되는 포화 하이드로카본; 에틸렌, 프로필렌, 아세틸렌과 같이 화학식 CnH2n, CnH2n-2로 표기되는 불포화 하이드로카본; 벤젠; 메탄올; 에탄올; 포름알데히드; 아세틸알데히드; 아세톤; 메틸에틸; 케톤; 메틸아민; 에틸아민; 페놀; 포르믹산; 아세틱산; 프로피오닉산 등을 포함한다.
본 실시예에서, 이 유기 성분들은 단독으로 또는 혼합물로서 사용될 수 있다. 이 유기 성분들의 각각은 다른 가스로 희석될 수 있다. 희석 가스로서 사용될 수 있는 가스로는, 예를 들면, 질소, 아르곤, 크세논과 같은 불활성 가스이다.
본 발명은 활성화 프로세스가 적어도 두개의 단계들을 갖는 복수의 프로세스들을 포함한다는 데에 그 특징이 있다. 본 발명은 제1 단계 활성화 프로세스에서 분위기 중의 유기 성분의 부분 압력이 제2 단계 활성화 프로세스에서의 유기 성분의 부분 압력보다 더 크다는 데에 그 특징이 있다.
제1 단계 활성화 프로세스는 포밍 프로세스에 의해 형성된 전자 방출 영역 상에 탄소막들을 적층하는 프로세스이다. 그러므로, 제1 단계 활성화 프로세스에서는 많은 유기 성분의 량이 소비된다. 그러므로, 상기 부분 압력을 증가시킴으로써, 유기 성분이 소모되더라도, 활성화 분위기 내의 유기 성분의 부분 압력의 변화가 작게 억제될 수 있도록 하는 것이 바람직하다. 이것은 전자원에서 복수의 전자 방출 디바이스들이 활성화될 때 이들의 특성들의 균일함을 달성하는 데에 효과적이다.
제2 단계 활성화 프로세스는 제1 단계 활성화 프로세스에서 적층된 탄소막들을 보강하는 프로세스로 간주된다. 제1 단계 활성화 프로세스에 의해 활성화된 디바이스는 탄소막들이 적층되었기 때문에 디바이스 전류가 흐르는 상태에 있고, 또한 전자들을 방출하는 상태에 있다. 제1 단계 활성화 프로세스와 비교하여, 제2 단계 활성화 프로세스는 낮은 부분 압력의 유기 성분을 갖는 분위기에서 수행되고, 균열들 부근 영역의 탄소나 탄소 화합물의 적층 속도가 더 느리다. 그러므로, 디바이스 전류에 의해 발생되는 대부분의 국지적인 열과, 방출 전자들의 인가시에 발생되는 균열들 부근 영역에서의 에너지는 적층된 탄소막들의 결정질을 향상시키는 데 사용된다고 추정될 수 있다.
본 발명의 활성화 프로세스 동안의 전압 인가 방법은 시간에 따른 전압값의 변화, 전압 인가 방향, 전압 파형 등에 따라 결정된다. 전압은 그 값을 증가시킴으로써 인가 시간이 변화될 수 있고, 또는 일정한 전압이 인가될 수 있다.
전압 인가 방향(순방향)은 도 4a에 도시된 바와 같이 전자원을 실질적으로 구동하기 위해 사용되는 전압 인가 방향과 같거나, 또는 도 4b에 도시된 바와 같이 순방향과 역방향이 교대로 변화될 수 있다. 전압을 순방향과 역방향으로 교대로 인가하는 방법은, 탄소막이 균열들과 함께 대칭적으로 형성된다고 기대되기 때문에 바람직하다. 비록 도 4a와 도 4b에 도시된 전압 파형은 사각형이지만, 다른 모양들, 예를 들면 사인파, 삼각파, 톱니파들이 사용될 수도 있다.
5) 상술한 프로세스들에서의 전자 방출 디바이스들에 대해 안정화 프로세스가 수행되는 것이 바람직하다. 안정화 프로세스는 진공 엔블로프로부터 유기 성분을 제거하는 프로세스이다. 진공 엔블로프 내부를 배출하기 위한 배출 장치는, 오일을 사용하지 않아서 디바이스들의 특성들에 영향을 미치지 않는 장치가 바람직하다. 예를 들어, 배출 장치들은 흡착 펌프, 이온 펌프와 같은 장치일 수 있다. 진공 엔블로프 내의 유기 성분의 부분 압력은 탄소나 탄소 화합물이 새로이 적층되지 않도록 해주는 부분 압력으로 세팅된다. 이 부분 압력은 바람직하게 1.3×10-6Pa 이하이거나, 더 바람직하게는 1.3×10-8Pa 이하이다.
진공 엔블로프의 내부를 더 배출하기 위해, 진공 엔블로프 전체를 가열하여, 진공 엔블로프의 내부 벽과 전자 방출 디바이스들에 부착된 유기 성분 분자들을 배출하는 것을 용이하게 하는 것이 바람직하다. 이 가열은 80℃ 내지 250℃의 온도 범위에서, 더 바람직하게는 150℃ 이상에서 가능한 오래 수행되는 것이 바람직하다. 그러나, 가열 조건들은 이에 제한되지 않고, 진공 엔블로프의 사이즈와 모양, 전자 방출 디바이스들의 구조 등과 같은 여러 조건들로부터 적당히 결정된다. 진공 엔블로프 내의 압력을 가능한 많이 낮추는 것이 필요한데, 이 압력은 바람직하게 1×10-5Pa 이하, 더 바람직하게는 1.3×10-6Pa 이하이다.
안정화 프로세스 직후 실재 구동시에도 이 분위기를 유지하는 것이 바람직하다. 그러나, 이러한 조건들은 제한적인 것은 아니며, 만일 유기 성분이 충분히 제거되었다면, 전자원 내의 압력이 다소 상승하더라도 충분히 안정한 특성들이 보유될 수 있다. 이러한 진공 분위기를 유지함으로써, 탄소나 탄소 화합물이 새로이 적층되는 것을 억제할 수 있고, 진공 콘테이너나 기판에 부착된 H2O, O2를 제거하는 것이 가능하다. 그 결과, 디바이스 전류 If와 방출 전류 Ie는 안정화될 수 있다.
본 발명의 제조 방법은 또한 기판 상에 형성된 복수의 전자 방출 디바이스들을 갖는 전자원을 제조하는 방법에도 응용될 수 있다.
전자 방출 디바이스들의 레이아웃에 있어서, 복수의 전자 방출 디바이스들은 행 및 열방향으로 매트릭스 형태로 배치되고, 같은 행에 배치된 복수의 전자 방출 디바이스들의 전극들 중 한쪽은 공통적으로 행방향 와이어에 접속되고, 복수의 전자 방출 디바이스들의 전극들 중 다른 쪽은 공통적으로 열방향 와이어에 접속된다. 이러한 레이아웃은 소위 매트릭스 레이아웃으로 일컬어진다.
단순 매트릭스 레이아웃이 상세히 설명된다.
도 5에서, 참조 번호 71은 전자원 기판을 나타내며, 참조 번호 72는 열방향의 와이어를 나타내며, 참조 번호 73은 행방향의 와이어를 나타내며, 참조 번호 74는 전자 방출 디바이스를 나타낸다.
이들 와이어는 진공 증착, 인쇄, 스퍼터링 등을 통해 형성된 도전성 금속 등으로 이루어진다. 각 와이어의 재료, 두께 및 폭은 적절히 설계된다. m개의 행방향의 와이어(73) 및 n개의 열방향의 와이어(72) 사이에는 층간 절연막(도시되지 않음)이 형성되어, 그들 와이어를 전기적으로 절연한다(m 및 n은 모두 양의 정수임).
도시되지 않은 층간 절연막은 진공 증착, 인쇄, 스퍼터링 등에 의해 형성된 SiO2로 이루어진다. 예를 들어, 열방향의 와이어(72)와 함께 형성된 기판(71)의 전 영역 또는 일부 영역 상에 원하는 형태의 층간 절연막이 형성된다. 두께, 재료 및 제조 방법은 열방향의 와이어(72)와 행방향의 와이어(73) 사이의 전위차를 방지하도록 적절히 설정된다. 열방향의 와이어(72) 및 행방향의 와이어(73)는 외부 단자에 접속된다. 각각의 전자 방출 디바이스의 한 쌍의 전극(도시되지 않음)은 m개의 행방향의 와이어(73) 중 하나 및 n개의 열방향의 와이어(72)중 하나에 전기적으로 접속된다.
도 6, 도 7a, 도 7b 및 도 8을 참조하여, 이러한 단순 매트릭스형의 전자원을 사용하는 화상 형성 장치를 설명하기로 한다. 도 6은 화상 형성 장치의 디스플레이 패널의 일례를 도시하는 개략적 도면이고, 도 7a 및 도 7b는 화상 형성 장치에 의해 사용되는 형광막의 일례를 도시하는 개략적 도면이다. 도 8은 NTSC 시스템의 텔레비전 신호에 따라 화상을 표시하기 위한 구동기 회로의 일례를 도시하는 블록도이다.
도 6을 참조하면, 참조 번호 71은 복수의 전자 방출 디바이스(74)가 배치되어 있는 전자원 기판을 나타내며, 참조 번호 86은 형광막(93), 메탈 백(85) 등이 글라스 기판의 내부면 상에 형성되어 있는 글라스 기판(83)으로 이루어진 전면 플레이트를 나타낸다. 참조 번호(82)는 전자원 기판(배면 플레이트;71) 및 전면 플레이트(86)는 저 용융점의 프릿 글라스 등으로 본딩되어 (164)를 엔블로프를 형성하는 지지 프레임을 나타낸다. 참조 번호 72 및 73은 전자 방출 디바이스의 한 쌍의 디바이스 전극에 접속된 행방향 및 열방향의 와이어를 나타낸다.
엔블로프(164)가 분위기 압력에 대항하는 충분한 강도를 가질 수 있도록 전면 플레이트(86)과 배면 플레이트(전자원 기판;71) 사이에 스페이서(169)가 배치된다.
도 7a 및 7b는 형광막의 한 예를 도시한 개략도이다. 단색 형광막의 경우, 형광막(84)은 단일 인으로만 제조될 수 있다. 컬러 디스플레이 형광막의 경우, 형광막(84)은 인(92) 및 인의 레이아웃에 따라 블랙 스트라이프 또는 블랙 매트릭스라 칭하는 블랙 컬러 도전성 부재(91)로 제조될 수 있다. 블랙 스트라이프 또는 블랙 매트릭스를 제공하는 목적은 3원색의 각각의 인(92)들 사이에 블랙 영역을 형성함으로써 컬러 혼합 등을 분명하지 않게 만들고, 형광막(84)에서 외부 광 반사에 의해 콘트라스트가 저하되는 것을 억제하는 것이다. 블랙 스트라이프의 재료로는 일반적으로 주성분으로서 블랙 리드를 함유한 재료가 사용될 수 있으며, 부가적으로 광 투과성 및 반사성이 적은 도전성 재료가 사용될 수 있다.
글라스 기판(83) 상에 인을 도포하는 방법은 디스플레이가 단색인지 컬러인지에 상관없이 세미덴테이팅(semidentating), 또는 프린팅 등일 수도 있다. 메탈 백(85)은 일반적으로 형광막(84)의 내부면 측에 장착된다. 메탈 백(85)을 제공하는 목적은 인에서 방출된 광을 내측으로 미러-반사시킨 후 그것을 전면 플레이트(86)쪽으로 향하게 함으로써 휘도를 향상시켜, 메탈 백(85)을 전자 빔 가속 전압을 인가하는 전극으로서 사용하고, 엔블로프 등에서 생성된 음의 이온의 충돌에 의해 인이 손상되는 것을 방지하는 것이다. 메탈 백은, 형광막이 형성된 후 형광막의 내부면이 평탄화[일반적으로 필르밍(filming)이라 칭함]된 후 진공 증착 등에 의해 알루미늄이 증착되는 방식으로 형성된다.
투명 전극(도시되지 않음)은, 형광막(84)의 도전성을 향상시키도록 형광막(84)의 외부 표면 상의 전면 플레이트(86) 상에 형성될 수도 있다. 엔블로프가 기밀 밀봉되면, 형광막의 각각의 컬러 인 및 전자 방출 디바이스가 정확한 위치로 정렬되어야 한다.
이하, 도 6에 도시된 화상 형성 장치를 제조하는 방법의 일례가 설명된다.
배기관(132)이 엔블로프(164)에 제공되며, 도 9에 도시된 구조를 갖는 배기 시스템을 사용하여, 포밍 프로세스 및 후속 프로세스가 수행될 수 있다. 도 9를 참조하면, 엔블로프(164)는 배기관(132)을 통해 진공 챔버(133)에 결합되고 게이트 밸브(134)를 통해 이베큐에이터(135)에 결합된다. 압력 게이지(136), 4중극 질량 분석기(QA-mass)(137) 등이 진공 챔버(133)내의 압력 및 분위기 중의 각 성분의 부분 압력을 측정하기 위해서 진공 챔버(133) 상에 장착된다.
엔블로프(164) 등에서의 압력을 직접 측정하는 것은 어렵다. 그러므로, 진공 챔버(133) 등에서의 압력은 동작 조건을 제어하기 위하여 측정된다. 가스 주입관(138)은 필요한 가스를 진공 챔버내의 분위기로 주입시키도록 진공 챔버(133)에 접속된다. 주입 재료원(140)은 가스 주입관(138)의 다른 단부에 접속된다. 주입 재료는 앰플 또는 봄브내에 실장된다.
플로우 제어 수단(가스 플로우 제어 장치: 139)은 주입될 가스의 플로우 레이트를 제어하기 위하여 가스 주입관의 중간 위치에 장착된다. 플로우 제어 유닛은 플로우 레이트를 제어할 수 있는 저속 리크 밸브, 전자기 밸브, 대량 플로우 제어기 등과 같은 밸브일 수 있는데, 이는 가스 유형에 따라 선별적으로 사용될 수 있다. 도 9에 도시된 시스템을 사용함에 의해, 엔블로프(164)의 내부에서 배기되고 다음으로 유기 물질이 가스 주입관(1238)을 통해 주입된다. 전원(도시되지 않음)은 케이블(도시되지 않음)을 통해 전자원 기판의 행방향 및 열방향의 와이어의 외부 단자에 접속되므로, 전압은 전원으로부터 전자원 기판(71)의 와이어로 인가될 수 있다.
도 10에 도시된 바와 같이, 전압은, 모든 열방향의 와이어를 공통으로 접속시킨 후 순차적으로 위상 시프트된 펄스를 행방향의 와이어(73)에 인가(스크롤링)함으로써 전자원 기판 상의 모든 도전성 막(4)에 인가될 수 있다. 참조 번호 143는 전류 측정 레지스터를 나타내고, 참조 번호 144는 전류 측정 오실로스코프를 나타낸다. 포밍 프로세스는 상술한 것과 유사한 방법에 의해 각각의 디바이스에 대해 수행될 수 있다.
본 발명의 제조 방법은 활성화 프로세스가 적어도 2 또는 그 이상의 스테이지에서 수행되는 것을 특징으로 한다. 제1 갭 및 도전성 막의 그 인근 영역내의 탄소 또는 탄소 화합물을 적층하는 활성화 프로세스는 분위기로부터 장치 기판에 부착된 유기 물질을 분해함으로써 구현된다. 활성화 프로세스가 전자원 기판 상에 형성된 다수의 전자 방출 디바이스 및 전압이 활성화 프로세스의 시간을 단축하기 위하여 동일한 시간에 인가되는 장치의 수에 대해 수행되는 경우, 분해되는 유기 물질의 량 및 전자원 기판 상에서 소비되는 량은 매우 커진다.
활성화 프로세스는 분위기내의 유기 기판의 낮은 부분 압력에서 일반적으로 수행된다. 그러한 조건하에서 형성된 전자 방출 디바이스의 특성은 실제 구동 동안 적은 에이징 변화를 보이고 상대적으로 큰 전자 방출 효율을 보인다. 분위기내의 유기 물질의 부분 압력이 큰 경우, 기판 상에 제공되는 유기 물질의 량이 증가되어, 불충분한 양으로 인한 영향은 완화되지만, 전자 방출 효율은 탄소막의 과도 적층에 의해 떨어진다.
분위기 내에서 유기 물질의 부분 압력이 적거나 도는 가스 도전력이 엔블로프에서와 같이 적은 경우, 활성화 프로세스에 의해 소비되는 물질의 량은 기판에 제공되는 유기 물질의 량보다 커진다. 그러므로, 분위기 내에서 유기 물질의 농도가 변동하거나 탄소막을 형성하는 속도가 떨어진다.
본 발명자는 2-단계 활성화 프로세스를 채택했다. 즉, 활성화 프로세스는 2개의 단계로 분할되는데, 제1 단계에서의 프로세스는 분위기 내에서 유기 물질의 고부분 압력에서 수행되고, 제2 단계에서의 프로세스는 유기 물질의 저부분 압력에서 수행된다. 그러므로, 분위기 내에서 유기 물질의 부분 압력이 적거나 또는 가스 도전력이 엔블로프에서와 같이 적더라도, 장치의 수는 단시간에 활성화될 수 있다.
제1 단계 프로세스에 의해 적층된 탄소 또는 탄소 화합물의 량은 적층된 탄소 또는 탄소 화합물의 최종량의 70% 또는 그 이상이다. 이러한 이유는 본 발명자의 집중 연구에 의해 자명하다. 즉, 전자 방출 특성의 균일성을 개선하기 위하여, 고부분 압력 분위기에서의 제1 프로세스 이후의 저부분 압력 분위기에서의 최종 프로세스 동안 적층된 탄소 또는 탄소 화합물의 량을 가능한 줄이는 것이 필요하다. 탄소 또는 탄소 화합물의 적층량은 라만 스펙트로스코픽 분석에 의한 결정을 통해 또는 AFM 및 STM과 같은 용적 결정을 통해 측정될 수 있다.
제1 단계 프로세스에서 요구되는 유기 물질의 최하 부분 압력은 안정된 전자 방출 특성을 위해 필요한 디바이스에 대한 탄소 또는 탄소 화합물의 적층량, 동시에 활성화될 디바이스의 수, 활성화 시간 및 유기 물질을 적층된(반응된) 탄소 또는 탄소 화합물로 변환(반응)하는 변환 효율로부터 결정될 수 있다. 이러한 최하 부분 압력은 양호하게는 5×10-4Pa 또는 그 이상이다.
본 발명자의 집중적인 연구에 의해 제2 단계 프로세스에서의 유기 물질의 부분 압력은 양호하게는 5×10-3Pa 또는 그 이하임이 밝혀졌다.
본 발명의 측정 방법은 2-단계 프로세스를 특징으로 하는데, 제1 단계 프로세스는 디바이스 전류 및 방출 전류와 같은 전기적 특성을 검출하는 것이고, 이러한 검출된 계산 결과에 따라 종료한다.
제1 단계 활성화 프로세스는 분위기 내에서 유기 물질의 높은 부분 압력에서 수행된다. 그러므로, 탄소의 적층량이 커지고 디바이스 전류는 최종 방출 전류에 가깝게 증가된다. 제2 단계 활성화 프로세스는, 제1 단계 활성화 프로세스에서 적층된 탄소막의 결정도는 디바이스 전류 및 방출 전류의 인가에 의해 생성된 Joule 열에 의해 개선된다. 이러한 개선된 결정도는 실제 구동 동안 전자 방출 디바이스의 에이징 안정성을 개선하게 된다.
제1 단계 활성화 프로세스 동안 탄소막의 적층 속도는 포밍 프로세스에 의해 형성된 제1 갭의 형태, 기판의 온도 분포, 및 유기 물질의 국부 부분 압력에 따라 변화한다. 전자원 기판 상에 형성된 다수의 전자 방출 디바이스가 활성화되는 경우, 적층 속도는 기판내의 위치에 따라 변한다. 전자원의 균일도는 제1 단계 활성화 프로세스에서의 탄소막의 적층량을 균일하게 함에 의해 개선될 수 있다.
제1 단계 활성화 프로세스 동안 검출될 도전성 막의 전기적 특성은 각각의 전자 방출 디바이스의 전극을 통해 흐르는 디바이스 전류, 도전성 막으로부터 방출되는 전자의 방출 전류, 및 전자 방출 효율(=방출 전류/디바이스 전류)을 포함한다. 제1 단계 활성화 프로세스의 종료 시간이 기준 장치 전류가 검출되는 시간으로 설정되는 경우, 이러한 기준 장치 전류는 양호하게는 제2 단계 활성화 프로세스가 종료되는 때에 얻어진 전류와 같거나 또는 더 큰 전류이다. 또 다른 방식으로, 제1 단계 활성화 프로세스의 종료 시간은 전기적 특성으로부터 종료가 결정되는 경우의 시간 이후의 선정 시간으로 설정될 수 있다.
전자 방출 디바이스 주위에 적층된 탄소막이 커짐에 따라 디바이스 전류는 흡수된 유기 물질의 량이 커지더라도 커진다. 흡수된 유기 물질에 의해 생성된 이러한 전류는 분위기 내에서의 유기 물질의 부분 압력에 따라 변한다.
제1 단계 활성화 프로세스가 제2 단계 활성화 프로세스보다 분위기 내의 유기 물질의 높은 부분 압력에서 수행되므로, 유기 물질의 흡수 및 이온화는 디바이스 전류에 크게 기여한다. 본 발명에 따르면, 제1 단계 활성화 프로세스는, 기준 전류가 제2 단계 활성화 프로세스가 종료되는 경우에 얻어지는 전류값과 같거나 또는 더 클 경우에 종료된다. 따라서, 다량의 유기 물질이 제2 단계 활성화 프로세스 동안 소비될 수 없게 되어, 활성화 프로세스는 단시간 내에 수행될 수 있고, 전자원의 특성은 균일해질 수 있다.
전류가 측정되는 경우에 사용되는 전압값은 활성화 프로세스 동안 인가된 전압과 동일하거나 또는 더 낮은 전압이다. 제1 단계 활성화 프로세스 동안의 유기 물질의 부분 압력이 높으므로, 탄소막의 적층은 과도하게 되고, 오믹 전류는 증가하고, 디바이스 전류의 비선형 특성이 얻어질 수 없다. 그러므로, 제1 단계 활성화 프로세스의 종료는 임계 전압에서의 디바이스 전류를 검출함에 의해 결정될 수 있다.
활성 전압보다 작은 전압에서 전류 측정시에는, 활성화에 사용되는 전압 파형은 계단식으로 이루어질 수 있거나, 전기적 특성의 계산용의 전압 펄스가 소정의 기간에 인가될 수도 있다. 이러한 특성은 와이어를 통해 접속된 각각의 디바이스 또는 모든 디바이스들마다 측정될 수도 있다. 후자의 경우, 전체 값 및 평균값이 사용된다.
본 발명에 따르면, 제1 단계 활성화 프로세스 완료 후 제2 단계 활성화 프로세스가 시작될 때까지 기판 상의 모든 디바이스들의 분위기 중의 유기 물질의 부분 압력을 저하시킬 필요가 있다. 유기 물질의 가스 소스로부터 진공 챔버로 도입된 유기 물질의 양을 감소시킴으로써 유기 물질의 부분 압력이 일반적으로 저하될 수 있다. 본 발명은 분위기 중의 유기 물질의 부분 압력이 저하될 때 기판 상의 모든 디바이스들에 전압이 인가되지 않는 것을 특징으로 한다.
제1 단계 활성화 프로세스의 완료후 유기 물질의 부분 압력이 저하될 때 전자원의 디바이스에 전압이 인가되지 않으면, 전압이 인가될 때 유기 물질의 부분 압력이 높기 때문에 제1 단계 활성화 프로세스에서 증착된 탄소막 상에 새로운 탄소막이 증착된다. 탄소막의 과도한 증착은 전자 방출 디바이스의 특성에 악영향을 미칠 수도 있고(특히, 전자 방출 효율 저하) 제2 단계 활성화 프로세스에서 형성된 디바이스의 균일성을 저하시킬 수도 있다.
활성화 프로세스 후에, 각각의 디바이스의 경우와 유사한 안정화 프로세스를 실행하는 것이 바람직하다. 그 때문에, 엔블로프(164)가 가열되어 80 내지 250℃로 유지된다. 이러한 경우에, 엔블로프의 내부는, 이온 펌프 및 오일을 사용하지 않는 흡수 펌프와 같은 이베큐에이터(135)에 의해 배기관(132)을 통해 배기된다. 분위기중의 유기 물질의 양이 충분히 감소된 후, 배기관은 버너로 가열되어 용해 및 밀봉된다.
밀봉 후 엔블로프(164) 내의 압력을 유지하기 위해, 게터링 동작이 실행될 수도 있다. 엔블로프(164)를 밀봉하기 직전 또는 직후, 엔블로프(164) 내의 소정 위치에서 게터(도시되지 않음)가 저항 가열 또는 RF 가열에 의해 가열되어 증기 증착막을 형성한다. 게터는 주성분으로서 일반적으로 Ba를 함유한다. 증기 증착막의 흡수 기능은 엔블로프(164)에서 초기 분위기를 유지한다.
본 발명에 따르면, 엔블로프가 형성된 후 포밍 프로세스 및 활성화 프로세스가 실행될 수도 있고, 포밍 프로세스 및 활성화 프로세스가 이미 수행된 후 전자원 기판을 사용하여 엔블로프가 형성될 수도 있다.
진공 챔버 내에 전자원을 배치하거나 도 11에 도시된 것과 같은 기판 스테이지 및 진공 챔버로 구성된 시스템을 사용함으로써 전자원 기판에 대해 포밍 프로세스 및 활성화 프로세스가 실행된다.
기판 스테이지(215) 상의 전자원 기판(210)의 주변 영역을 제외한 표면 영역은 진공 챔버(212)로 커버된다. 진공 챔버(212)는 내부 공간이 후두 모양이다. 전자원 기판의 주변 영역을 제외한 표면 영역은 O-링(213)에 의해 외부 공간으로부터 기밀 밀봉된다. 기판 스테이지(215) 상에는 정전 처크(216)이 장착되어, 진공 챔버가 가스 배기되는 동안 전자원 기판의 전면과 하부면 사이의 압력차에 의해 기판이 변형되거나 파괴되는 것을 방지한다.
정전 처크 내의 전극(도시 안됨)과 전자원 기판(210) 간에 전압이 인가될 때 발생되는 정전력에 의해 전자원 기판(210)이 기판 스테이지(215)쪽으로 끌어당겨져 기판이 정전 처크(216)에 고정된다. 전자원 기판(210)을 소정 전위로 유지시키기 위해 이 기판의 배면 상에 ITP막 등의 도전막을 형성한다. 이 기판을 정전 처크 방법에 의해 끌어당기기 위해서는, 정전 처크 내의 전극(도시 안됨)과 기판간의 거리는 짧아야 한다. 그러므로, 일단은 전자원 기판(210)을 다른 방법에 의해 정전 처크(216)쪽으로 압압하는 것이 바람직하다. 도 11에서 도시된 시스템에서는, 정전 처크(216)의 표면층에 형성된 그루브(221)의 내부를 탈기시켜 전자원 기판(210)을 정전 처크(216)쪽으로 분위기 압력에 의해 압압시킨 후, 정전 처크 내의 전극(도시 안됨)에 고전압원(도시 안됨)으로부터의 전압을 인가시킨다. 이와 같이 함으로써, 전자원 기판(210)은 정전 처크로 끌어 당겨져 정전 처크에 고정될 수 있다. 그 후, 진공 챔버(212)의 내부를 탈기시킨다. 이 경우, 전자원 기판(210)의 배면과 정면 사이의 압력차는 정전 처크에 의해 발생된 정전력에 의해 상쇄되어 전자원 기판(210)이 변형 또는 파손되는 것을 방지시킬 수 있다. 정전 처크(216)과 전자원 기판(210) 간의 열 전도율을 증가시키기 위해서는, 그루브(221)를 탈기시킨 후 그루브(221) 내에 열 교환 가스를 도입시키는 것이 바람직하다. 이 가스는 He가 바람직하다. 동일한 효과를 갖는 다른 가스를 사용할 수도 있다. 열 교환 가스를 도입시킴으로써, 전자원 기판(210)과 정전 처크(216)이 단순히 서로 기계적으로 접촉되어 있는 경우에 비해, 전자원 기판(210)과 정전 처크(216) 간의 그루브(221)의 영역에서 열 전도가 가능할 뿐만 아니라, 그루브(221)가 형성되지 않은 영역에서는 열 전도가 더 크게 된다. 그러므로, 전체 열 전도가 상당히 개선될 수 있다. 포밍 처리 및 활성화 프로세스 등의 처리 중에 전자원 기판(210)으로부터 발생된 열은 정전 처크(216)을 통해 기판 스테이지(215)으로 쉽사리 전이될 수 있다. 그러므로, 전자원 기판(210)의 온도 상승과 국부적 발열로 인한 온도 분배를 억제시킬 수 있다. 또한, 기판 스테이지(215)가 히터 및 냉각기 등의 온도 제어 수단을 구비하면, 기판의 온도를 보다 정밀하게 제어할 수 있다.
다음에는, 도 8을 참조하면서 드라이버 회로의 구조의 일례에 대해 설명하기로 한다. 이 드라이버 회로는 NTSC 시스템의 텔레비전 신호를 구동시켜 단순 매트릭스 전자원을 사용하는 디스플레이 패널 상에 화상을 표시한다. 도 8에서, 참조 부호 101는 화상 디스플레이 패널을 나타내고, 참조 부호 102는 스캐너 회로를 나타내고, 참조 부호 103는 제어 회로를 나타내고, 참조 부호 104는 시프트 레지스터를 나타낸다. 참조 부호 105는 라인 메모리를 나타내고, 참조 부호 106는 동기 신호 분할 또는 분리 회로를 나타내고, 참조 부호 107는 변조 신호 발생기를 나타내고, Vx 및 Va는 직류 전압원을 나타낸다. 디스플레이 패널(101)은 단자 Dox1 내지 Doxm, 단자 Doy1 내지 Doyn, 및 고전압 단자 Hv를 통해 외부 회로에 접속된다. 단자 Dox1 내지 Doxm에 주사 신호가 인가되어 디스플레이 패널 내의 전자원을 순차로 구동시키는 데, 즉 m행 및 n열의 매트릭스 형상으로 와이어링된 전자 방출 디바이스 그룹의 한 행(n개 디바이스)을 순차 구동시킨다.
단자 Doy1 내지 Doyn에 변조 신호를 인가하여 주사 신호에 의해 선택된 한 행의 전자 방출 디바이스의 각 디바이스의 출력 전자빔을 제어한다. 직류 전압원 Va로부터 예를 들어, 10㎸의 직류 전압을 고전압 단자에 인가한다. 이 전압은 전자 방출 디바이스로부터 방출된 전자빔에 형광체를 여기시키기에 충분한 에너지를 공급하기 위한 가속 전압이다. 스캐너 회로(102)에 대해 기술하기로 한다. 스캐너 회로(102)는 m개의 스위칭 디바이스(도 8에서 S1 내지 Sm으로 개략적으로 도시)를 포함한다. 각 스위칭 디바이스는 직류 전압원 Vx로부터의 출력 전압이나 0V(접지 레벨)를 선택하여 선택된 전압을 단자 Dox1 내지 Doxm에 공급한다.
각 스위칭 디바이스 S1 내지 Sm은 제어 회로(103)로부터 출력된 제어 신호 T에 따라 동작한다. 예를 들어, 스위칭 디바이스는 FET의 결합으로 구성된다. 이 예에서는, 직류 전압원 Vx는 주사되지 않는 디바이스의 구동 전압을 전자 방출 디바이스의 특성(전자 방출 임계치)에 기초하여 전자 방출 디바이스의 전자 방출 임계치 전압 이하가 되도록 하기 위한 정전압을 출력할 수 있도록 설정된다.
제어 회로(103)는 외부적으로 입력된 화상 신호에 따라 적절한 화상을 표시하도록 각 부분의 동작을 제어하는 기능을 갖는다. 동기 신호 분리 회로(106)로부터 공급된 동기 신호 Tsync에 응답하여, 제어 회로(103)는 제어 신호 Tscn, Tsft, 및 Tmry를 발생하여 이들 신호를 대응하는 회로들에 공급한다.
동기 신호 분리 회로(106)는 NTSC 시스템의 외부 입력된 텔레비전 신호를 동기 신호와 휘도 신호로 분리시키며, 범용 주파수 분리 회로(필터) 회로 등으로 구성될 수 있다. 동기 신호 분리 회로(106)에 의해 분리된 동기 신호들은 수직 동기 신호와 수평 동기 신호를 포함한다. 이들 동기 신호는 편의 상 Tsync로 집합적으로 나타낸다. 텔레비전 신호에서 분리된 화상의 휘도 신호는 DATA 신호로 나타낸다. DATA 신호는 시프트 레지스터(104)에 입력된다.
시프트 레지스터(104)는 화상의 각 라인마다 시간적으로 순차이며 직렬로 입력되는 DATA 신호를 직렬-병렬 변환시키고, 제어 회로(103)로부터 공급된 제어 신호 Tsft(이 제어 신호 Tsft는 시프트 레지스터(104)의 시프트 클럭일 수 있음)에 응답하여 동작한다. 직렬-병렬 변환된 한 라인 화상의 데이터(n개의 전자 방출 디바이스의 구동 데이터에 대응)는 시프트 레지스터(104)로부터 n개의 병렬 신호 Id1 내지 Idn으로서 출력된다.
라인 메모리(105)는 필요 기간 동안 한 라인 화상의 데이터를 기억하기 위한 기억 장치로서, 제어 회로(103)로부터 공급된 제어 신호 Tmry에 응답하여 Id1 내지 Idn의 내용을 기억한다. 기억된 내용은 변조 신호 발생기(107)에 I'd1 내지 I'dn으로서 입력된다.
변조 신호 발생기(107)는 화상 데이터 I'd1 내지 I'dn에 응답하여 전자 방출 디바이스 각각을 적절히 구동시키고 변조시키기 위한 신호를 발생한다. 출력 신호는 단자 Doy1 내지 Doym을 통해 디스플레이 패널(101)의 전자 방출 디바이스에 공급된다.
전자 방출 디바이스를 입력 신호에 따라 변조하는 방법으로서, 전압 변조 방식, 펄스폭 변조 방식 등이 사용될 수 있다. 전압 변조 방식을 사용할 경우, 변조 신호 발생기(107)는 일정 폭 및 입력 데이터에 따라 변화하는 피크값을 갖는 전압 펄스를 발생시킬 수 있는 전압 변조 타입의 회로로 구성될 수 있다.
펄스폭 변조 방식을 사용할 경우, 변조 신호 발생기(107)는 일정 피크값 및 입력 데이터에 따라 변화하는 펄스폭을 갖는 전압 펄스를 발생시킬 수 있는 펄스폭 변조 타입의 회로로 구성될 수 있다. 시프트 레지스터(104) 및 라인 메모리(105)는 화상 신호의 직렬/병렬 변환 및 기억을 소정의 속도로 행할 수 있는 한 디지탈 타입 또는 아날로그 타입 어느 것이라도 좋다.
디지탈 타입을 사용할 경우에는, 동기 신호 분리 회로(106)로부터 나온 출력 신호 DATA를 디지탈 화할 필요가 있다. 그래서, 동기 신호 분리 회로(106)의 출력에 A/D 변환기를 제공한다. 또한, 라인 메모리(105)의 출력 신호가 디지탈인지 아날로그인지에 따라, 변조 신호 발생기(107)에서 사용하는 회로는 약간 달라진다.
보다 상세히 기술하자면, 디지탈 신호를 사용하는 전압 변조 방식의 경우에는, 변조 신호 발생기(107)는, 예를 들어, D/A 변환기 회로와, 필요에 따라 증폭기를 사용한다. 펄스폭 변조 방식의 경우에는, 변조 신호 발생기(107)는 예를 들어, 고속 발진기, 이 발진기로부터 출력된 신호의 파수를 계수하는 카운터, 및 이 카운터의 출력과 메모리의 출력을 비교하는 비교기를 사용한다. 필요에 따라, 이 비교기로부터 출력 변조된 변조 신호 펄스폭을 전자 방출 디바이스를 위한 충분한 구동 전압까지 전압 증폭시키기 위한 증폭기를 사용한다.
아날로그 신호를 사용하는 전압 변조 방식의 경우, 변조 신호 발생기(107)는, 예를 들어, 연산 증폭기를 사용하는 증폭기와, 필요에 따라 레벨 시프트 회로를 사용한다. 펄스폭 변조 방식의 경우, 변조 신호 발생기(107)는, 예를 들어, 전압 제어 발진기(VCO)와, 필요에 따라 변조 신호를 전자 방출 디바이스를 위한 충분한 구동 전압까지 전압 증폭시키기 위한 증폭기를 사용한다.
상기와 같은 구성된 본 발명의 화상 생성 장치에서는, 각각의 전자 방출 디바이스에 외부 단자 Dox1 내지 Doxm 및 단자 Doy1 내지 Doyn 각각을 통해 전압을 인가하여 각 전자 방출 디바이스로부터 전자들을 방출시킨다. 전자빔을 가속시키기 위해서는 고전압 단자 Hv를 통해 메탈 백(85) 또는 투명 전극(도시 안됨)에 고전압을 인가시킨다. 가속된 전자들이 형광막(84)과 충돌하여 광을 방출시킴으로써 화상이 형성된다.
상기 화상 생성 장치의 구조는 단지 예시를 위한 것으로, 본 발명의 기술적 양상을 벗어나지 않는 한 여러 변형이 가능하다. 입력 신호는 NTSC 시스템에만 한정되는 것이 아니라, 다른 시스템의 다른 입력 신호를 사용할 수 있는 데, 예를 들어, PAL 시스템 및 SECAM 시스템과, MUSE 시스템과 같은 고해상도 텔레비전 시스템 등의 다수의 주사선을 사용하는 시스템이다.
도 12는 사다리형 전자원의 일례를 도시하는 개략 다이어그램이다. 도 12에서, 참조 부호(110)는 전자원 기판을 나타내고, 참조 부호(111)는 전자 방출 디바이스를 나타낸다. 참조 부호(112)는 전자 방출 디바이스(111)를 접속하는 공통 와이어 Dx1 내지 Dx10을 나타낸다. 전자원 기판(110) 상에 X 방향을 따라 복수의 전자 방출 디바이스(111)가 평행하게 배치된다. X 방향으로의 각 라인을 디바이스 행이라 칭한다. 복수의 디바이스 행들이 배치되어 전자원을 형성한다. 각 디바이스 행의 공통 와이어 양단 간에 구동 전압을 인가함으로써, 디바이스 행을 독립적으로 구동시킬 수 있다. 즉, 전자들이 방출되는 디바이스 행에는 전자 방출 임계치 이상의 전압을 인가하는 한편, 전자들이 방출되지 않는 디바이스 행에는 전자 방출 임계치 이하의 전압을 인가한다. 인접한 디바이스 행들 간의 공통 와이어 Dx2 내지 Dx9를 공통으로 사용할 수 있다. 예를 들어, 와이어 Dx2와 Dx3은 단일 와이어를 구성할 수 있다.
도 13은 사다리형 전자원을 사용하는 화상 생성 장치의 패널 구조의 일례를 도시하는 개략 다이어그램이다. 참조 부호(120)는 그리드 전극을 나타내고, 참조 부호(121)는 전자들이 통과하는 개구를 나타내고, 참조 부호(122)는 외부 단자 Dox1, Dox2, … Doxm을 나타낸다. 참조 부호(123)는 그리드 전극(120)에 접속된 외부 단자 G1, G2, …, Gn을 나타내고, 참조 부호(124)는 인접한 디바이스 행 간의 공통 와이어를 단일 와이어로서 갖는 전자원 기판을 나타낸다.
도 13에서 도시된 화상 생성 장치와 도 6에서 도시된 화상 생성 장치 간의 뚜렷한 차이점은 전자원 기판(110)과 전면 플레이트(86) 사이에 그리드 전극(120)을 사용하는지에 있다.
도 13에서는, 전자원 기판(110)과 전면 플레이트(86) 사이에 그리드 전극(120)을 사용하였다. 그리드 전극(120)은 각 전자 방출 디바이스로부터 방출된 전자빔을 변조시킨다. 그리드 전극(120)은 사다리형 설계시 디바이스 행에 수직하는 스트립 전극으로, 전자빔들이 통과하는 각 디바이스에 대응하는 원형의 개구(121)로 형성된다. 그리드 전극의 형상 및 위치는 도 13에 도시된 것에만 한정되는 것은 아니다. 예를 들어, 다수의 메시형의 개구를 사용할 수 있으며, 그리드 전극은 전자 방출 디바이스 주변에 배치될 수 있다.
외부 단자(122) 및 그리드 외부 단자(123)는 도시되지 않은 제어 회로에 전기적으로 접속된다. 이 예에서의 화상 생성 장치에서는, 디바이스 행을 행 단위로 잇따라 순차로 구동(주사)시킴과 동기하여, 그리드 전극열에 한 라인 화상의 변조 신호를 동시에 인가한다. 이와 같이 함으로써, 각 전자빔이 형광체에 인가되는 것을 제어할 수 있어 화상을 라인 단위로 차례로 표시할 수 있다. 본 발명의 화상 생성 장치는 텔레비전 방송 디스플레이 장치, 텔레비전 회의 시스템용 디스플레이 장치 및 컴퓨터와, 광감성 드럼 등으로 구성되는 광학 프린터에 응용될 수 있다.
지금부터 도면을 참조하면서 본 발명에 따른 전자원 및 화상 생성 장치의 제조 방법에 때해 기술하기로 한다.
(제1 실시예)
도 14a는 이 실시예의 전자원을 부분적으로 도시하는 평면도이다. 도 14b는 전자 방출 디바이스를 부분적으로 도시하는 단면도이다. 도 14a 및 도 14b에서, 참조 부호(91)는 기판을 나타내고, 참조 부호(98)는 행방향 와이어(200 행)를 나타내고, 참조 부호(99)는 열방향 와이어(600 열)를 나타내고, 참조 부호(4)는 도전막을 나타내고, 참조 부호(5)는 도전막(4) 간의 갭을 나타내고, 참조 부호(2 및 3)는 디바이스 전극을 나타내고, 참조 부호(97)는 층간 절연막을 나타낸다.
다음에는, 제조 방법에 대해 제조 프로세스 순으로 상세히 기술하기로 한다.
프로세스-1
세정된 소다 석회 글라스 기판(91) 상에 오프셋 프린팅 방식으로 복수 쌍의 디바이스 전극(2 및 3)을 형성하였다. 디바이스 전극간의 거리 L은 20 ㎛로 설정하였고, 디바이스 전극폭 W는 125 ㎛로 설정하였다.
프로세스-2
스크린 프린팅 방식으로 열방향 와이어(99)를 형성하였다. 다음에는, 스크린 프린팅 방식으로 두께 0.1㎛인 층간 절연막(97)을 형성하였다. 또한, 행방향 와이어(98)를 스크린 프린팅 방식으로 형성하였다.
프로세스-3
폴리비닐 알코올을 0.05%의 중량 농도로, 2-프로파놀을 15%의 중량 농도로, 에틸렌글리콜을 1%의 중량 농도로 용해시켜 수성 용액을 만들었다. 이 용액 중에, 테트라 모노 에탄올아민-팔라듐 아세트산(Pd(NH2CH2CH2OH)4(CH3COO)2)을 약 0.15%의 팔라듐 중량 농도로 용해시켜 황색 용액을 얻었다.
이 수성 용액의 방울을 잉크젯 타입의 잉크젯 장치(캐논사가 제조한 잉크젯프린터 헤드 BC-01)를 사용하여 각 디바이스 전극에, 또한 디바이스 전극간의 영역에 4회 도포하였다.
프로세스-4
프로세스-3에서 형성된 표본을 분위기 중에서 350℃로 베이킹시켰다. 이로써, 복수의 각 쌍의 디바이스 전극(2 및 3) 간에 PdO로 이루어진 미립자 구조의 도전막이 형성되었다. 상기 프로세스들에 의해, 도 15에서 도시된 바와 같이 기판(91) 상에 복수의 행방향 와이어(98) 및 열방향 와이어(99)에 의해 매트릭스 형성으로 와이어링된 복수의 도전막(4)이 형성되었다.
다음에는, 프로세스-4에서 처리된 도 15에서 도시된 기판(91)을 도 16에서 도시된 진공 프로세스 장치 내에 배치시켰다. 진공 프로세스 장치의 내부는 진공 펌프에 의해 10-5Pa의 진공도까지 탈기시켰다.
도 16에서 도시된 진공 프로세스 장치에 대해 기술하기로 한다. 도 16은 진공 프로세스 장치의 일례를 도시하는 개략 다이어그램이다. 이 진공 프로세스 장치를 사용함으로써, 포밍, 활성화 및 안정화 처리를 샐행할 수 있을 뿐 아니라, 이 장치는 측정 계산 장치로서의 기능도 제공한다. 도면을 간략히 하기 위해, 행방향 와이어(98), 열방향 와이어(99), 층간 절연막(97), 디바이스 전극(2 및 3), 및 도전막(4) 모두 생략하였다.
도 16에서, 참조 부호(75)는 진공 챔버를 나타내고, 참조 부호(76)는 배기 펌프를 나타낸다. 참조 부호(71)는 도전막(4)에 전압 Vf를 인가하는 전원을 나타내고, 참조 부호(70)는 디바이스 전극(2 및 3) 간의 도전막(4)을 통해 흐르는 디바이스 전류 If를 측정하기 위한 전류계를 나타내고, 참조 부호(74)는 도전막(4)에 형성된 전자 방출 영역으로부터 방출되는 방출 전류 Ie를 포착하기 위한 애노드 전극을 나타내고, 참조 부호(73)는 애노드 전극(74)에 전압을 인가하는 고전압원을 나타내고, 참조 부호(72)는 도전막(4)에 형성된 전자 방출 영역으로부터 방출되는 방출 전류를 측정하기 위한 전류계를 나타낸다. 예를 들어, 애노드 전극의 전압을 1㎸ 내지 10㎸의 범위로 설정함으로써, 애노드 전극(74)과 기판(91) 간의 거리 H를 2㎜ 내지 8㎜의 범위로 설정하여 측정을 행할 수 있다. 참조 부호(77)는 활성화 프로세스 시에 사용되는 유기 가스원을 나타낸다.
진공 챔버(75)에는, 진공 분위기 중에서 측정에 필요한 진공계 등의 장치를 장착하여 소망하는 진공 분위기 중에서 측정 및 계산을 행할 수 있다. 배기 펌프(76)는 터보 펌프, 건식 펌프, 이온 펌프 등으로 이루어진 초고 진공 시스템으로 구성되었다. 전자원 기판이 배치되는 진공 프로세스 장치 전체를 도시하지 않은 히터에 의해 350℃까지 가열시킬 수 있다.
프로세스-5
다음에 도 16에 도시된 진공 프로세스 장치에서 포밍 처리가 수행된다. 진공 챔버(75)의 내부는 10-5Pa로 배기된 후, 기판(91)상의 행방향 와이어(98) 각각과 열방향 와이어(99) 각각을 통해 도전막(4) 각각에 전압이 인가되어 포밍 프로세스가 수행된다. 각각의 라인(행방향 와이어)에는 전압이 인가된다. 전압이 인가됨에 따라 각각의 도전막(4)에는 균열(fissures)이 발생한다. 통전화 포밍을 위해 사용되는 전압은 그 피크값이 0V에서 0.1V 단계로 증가되는 구형 펄스 전압이다. 펄스 전압은 1msec의 펄스폭과 10msec의 펄스 간격을 가지고 있다. 통전화 포밍 처리의 종결 시간은 도전막의 저항값이 1MΩ 이상에 도달하는 시간으로 설정된다.
도 17은 실시예에 의해 사용되는 포밍 파형을 나타낸다. 디바이스 전극(2,3) 중 하나가 저 전위로 설정되고 나머지 하나가 고전위로 설정되도록 하는 방식으로 전압이 인가된다.
프로세스-6
진공 챔버의 내부가 10-5로 배기된 후, 1×10-2의 부분 압력으로 톨루이딘이 주입되고, 기판(91) 상의 행방향 와이어(98)와 열??향 와이어(99)중 대응하는 와이어를 통해 도전막(4) 각각에는 전압이 인가되어 제1 활성화 프로세스가 실행된다. 각각의 라인(행방향 와이어)에는 라인 순차 주사(line sequential scanning)를 통해 전압이 인가된다. 제1 단계 활성화 프로세스를 위해 사용되는 전압은 15V의 고정된 피크값과, 1msec의 펄스폭, 10msec의 펄스 간격을 갖는 구형 펄스 전압이다. 각각의 라인(행방향 와이어)에는 1분 동안 전압이 인가된다. 이러한 동작에 따라 제1 단계 활성화 프로세스가 종료된다.
제2 단계 활성화 프로세스로서, 톨루니트릴(tolunitrile)의 부분 압력은 이베큐에이터에 의해 1×10-4Pa로 낮아지고, 각각의 라인(행방향 와이어)에는 제1 단계 활성화 프로세스와 마찬가지로 10분 동안 전압이 인가된다. 제2 단계 활성화 프로세스는 각 라인의 디바이스 전류가 15㎃가 될 때 종료된다.
도 18은 제1 및 제2 단계의 활성화 프로세스에 의해 형성되는 펄스 파형을 나타낸다. 본 실시예에서는 고전위 및 저전위가 디바이스 전극(2,3)에 교호적으로 펄스 인터벌로 인가되도록 하는 방식으로 전압이 인가된다.
도 19는 본 실시예의 활성화 프로세스 동안 현재의 디바이스 전류의 갱년 변화를 나타내고 있다. 도 19의 그래프로부터 볼 수 있는 바와 같이, 디바이스 전류는 제1 단계 활성화 프로세스 동안 증가하는 것이 고려되지만, 디바이스 전류는 제2 단계 활성화 프로세스 동안 덜 증가한다.
각각의 도전막(4) 상에 증착된 탄소 또는 탄소 화합물은 제1 단계 활성화 프로세스가 종결되고 제2 단계 활성화가 종결되는 경우 라만 스펙트로스코피(레이저 파장 : 514.5㎚, 스폿 직경 : 대략 1㎛)에 의해 분석된다. 1580cm-1과 1335cm-1부근의 측정된 피크 집적도(integration intensities of peaks)로부터, 제1 단계 활성화 프로세스동안 증착된 탄소 또는 탄소 화합물의 양은 제2 단계 활성화 프로세스 동안 증착된 양의 85%임이 확인되었다.
이러한 처리에 따라, 탄소막(4a)은 도 1a와 도 1b에 도시한 바와 같은 각각의 도전막(4)에 형성된다.
프로세스-7
다음에, 안정화 처리가 실행된다. 안정화 처리는 진공 챔버의 분위기(atmosphere)로 유기 물질 가스(organic substance gas)를 배기하고, 각각의 도전막(4) 상에 탄소 또는 탄소 화합물이 증착되는 것을 억제함으로써 디바이스 전류 If와 방출 전류 Ie를 안정화시키는 처리이다. 전체 진공 챔버는 250℃로 가열되어 진공 챔버의 내벽과 기판(91)에 부착된 유가스 분자들을 배기시킨다. 이때, 진공도는 1×10 Pa로 설정된다.
이러한 처리에 의해, 도 14a와 도 14b에 도시된 것과 같은 본 실시예의 전원이 형성된다.
이러한 진공도로 각각의 전자 방출 디바이스의 특성이 측정된다. 평균 디바이스 전류 If는 1.5 ㎃였으며, 평균 방출 전류 Ie는 2 ㎂이었다. 특성의 균일함을 계산하기 위해 각각의 전자 방출 디바이스의 특성 평균값으로 나누어진 분산값이 계산되었다. 이러한 분산값은 디바이스 전류 If의 경우 15%이었으며, 방출 전류 Ie의 경우 20%이었다.
(비교예)
제1 실시예의 프로세스-5에 이르기까지 처리되는 기판(91)에는 다음의 조건하에서 제1 실시예의 프로세스-6 활성화 프로세스가 행해진다. 1×10-4Pa의 부분 압력으로 톨루니트릴이 주입되고, 기판(91) 상의 행방향 와이어(98)와 열방향 와이어(99) 중 대응하는 하나를 통해 도전막(4) 각각에 전압이 인가된다 각각의 라인(행방향 와이어)에는 라인 순차화 스캐닝을 통해 전압이 인가된다. 제1 단계 활성화 프로세스를 위해 사용되는 전압은 15V의 고정된 피크값과, 1 ㎳의 펄스폭, 10 ㎳의 펄스 간격을 갖는 구형 펄스 전압이다. 각각의 라인(행방향 와이어)에는 60분 동안 전압이 인가된다. 제2 단계 활성화 프로세스는 실행되지 않는다. 이러한 동작에 따라, 비교예의 전자원은 제1 실시예와 유사하게 제조된다. 제1 실시예와 마찬가지로 특성의 균일함을 계산하기 위해서는 각각의 전자 방출 디바이스의 특성의 평균값으로 나누어진 분산값이 계산된다. 이러한 분산값은 디바이스 전류 If의 경우 25%이고, 방출 전류 Ie의 경우 30%이다.
(제2 실시예)
본 실시예에서, 화상 디스플레이를 위해 사용되는 화상 형성 장치를 설명한다. 본 실시예의 화상 형성 장치의 기본적인 구조가 도 6에 도시되어 있다. 본 실시예의 형광막이 도 7a에 도시되어 있다. 도 20은 본 실시예의 전자원의 부분 평면도이다. 도 21은 도 20의 라인 21-21을 따라 취해진 단면도이다. 도 20과 도 21에서 유사한 디바이스에는 동일한 참조부호를 부여한다. 참조 부호 71은 기판을 나타내고, 참조 부호 72는 도 6에 도시된 단자 Doyn에 접속된 열방향 와이어(하부 와이어라고도 함)를 나타내며, 참조부호 73은 도 6에 도시된 단자 Doxm에 접속된 행방향 와이어(상부 와이어라고도 함)를 나타내고, 참조부호 4는 전자 방출 영역을 포함하는 박막을 나타내고, 참조부호 2와 3은 디바이스 전극을 나타내고, 참조 부호 151은 층간 절연막을, 참조부호 152는 디바이스 전극(2)과 하부 와이어(72)가 전기적으로 접속되는 콘택트 홀 비아를 나타내고 있다.
본 실시예의 전자원은 각각의 행방향 와이어를 따른 600개의 전자 방출 디바이스와 각각의 열방향 와이어를 따른 200개의 전자 방출 디바이스를 가지고 있다. 다음에, 처리 순서에 따라 도 22a 내지 도 22g를 참조하여 제조 방법을 설명한다.
프로세스-a
소다 라임 글라스(2.8mm 두께)상에는, 스퍼터링에 의해 0.5mm 두께의 실리콘 산화막이 증착된다. 소다 라임 글라스는 기판(71)으로 사용된다. 이 기판(71)상에 Cr과 Au가 증발에 의해 5 ㎚ 내지 600 ㎚의 두께 정도로 증착된다. 그후, 포토레지스트(AZ 1370, 헤키스트 악티엔게젤샤프트사 제조)가 스피너에 의해 스핀 코팅되어 베이킹된다. 그후, 포토마스크 화상이 노광 및 현상되어 하부 와이어(72)를 위한 레지스트 패턴을 형성한다. 다음에, Au/Cr 적층막이 습식 에칭 및 제거되어 원하는 패턴을 갖는 하부 와이어(72)를 형성한다(도 22a).
프로세스-b
다음에, 실리콘 산화막이 RF 스퍼터링에 의해 1.0mm의 두께로 증착되어 층간 절연막(151)을 형성한다(도 22b).
프로세스-c
프로세스-b에서 증착된 실리콘 산화막을 통해 콘택트 홀을 형성하기 위해 포토레지스트 패턴이 형성된다. 마스크로서 포토레지스터 패턴을 사용함으로써 층간 절연막(151)이 에칭되어 콘택트 홀을 형성한다(도 22c). 이러한 에칭은 CF4와 H2가스를 사용하여 RIE(Reactive Ion Etching)에 의해 수행된다.
프로세스-d
다음에, 디바이스 전극(2,3) 사이의 갭 G에 대응하는 레지스트 패턴이 포토레지스트(RD-2000N-41, 히타치 카세이사 제조)를 사용하여 형성되고, Ti와 Ni가 순서대로 진공 증발에 의해 5 ㎚와 100 ㎚의 두께로 증착된다. 다음에 유기 솔벤트를 사용하여 포토레지스트 패턴이 제거되고, 원하는 패턴을 갖는 전극(2,3)이 리프트오프를 통해 형성된다. 전극(2,3)간의 거리 L1은 5mm로 설정되고, 디바이스 전극 폭 W1은 300mm로 설정된다(도 22d).
프로세스-e
상부 와이어(73)에 대한 포토레지스트 패턴은 디바이스 전극(3) 상에 형성되고, Ti와 Au는 진공 증발에 의해 5 ㎚와 500 ㎚의 두께로 증착된다. 다음에, 리프트오프를 통해 불필요한 부분을 제거함으로써 원하는 형상을 갖는 상부 와이어(73)가 형성된다(도 22e).
프로세스-f
100 ㎚의 두께를 갖는 Cr막은 진공 증발에 의해 증착되고 패턴화된다. 이러한 Cr막에 대해, 유기 Pd(ccp 4230, 오쿠노 파마슈티컬 K.K. 제조)가 스피너를 사용하여 스핀 코팅된다. 그후, 300℃에서 10분 동안 열처리가 수행된다. PdO 미세 입자로 제조된 도전막(4)이 형성된다. 이러한 막(4)은 10 ㎚의 두께와 5×104Ω/?의 박판 저항을 갖고 있다. 그후, Cr막(153)과 베이킹 도전막(4)은 액시드 에천트(acid etchant)에 의해 에칭되어 원하는 패턴을 형성한다(도 22f).
프로세스-g
콘택트 홀(152)에 대응하는 개구를 갖는 포토레지스트 패턴이 형성되고, Ti와 Au가 순서대로 진공 증발에 의해 5 ㎚와 500 ㎚의 두께로 증착된다. 리프트오프를 통해 불필요한 부분을 제거함으로써, 콘택트 홀(152)이 매립된다(도 22g).
복수의 열방향 와이어(하부 와이어 : 72), 복수의 행방향 와이어(상부 와이어 : 73), 하부 와이어로부터 상부 와이어를 절연시키는 층간 절연막(151)이 절연기판(71) 상에 형성되고, 복수의 도전막(4)이 상부 및 하부 와이어에 의해 디바이스 전극(2)을 통해 매트릭스 와이어(matrix-wired)된다.
상술한 바와 같이 형성된 전자원을 사용하는 디스플레이 장치를 도 6과 도 23을 참조하여 설명한다.
디스펜서에 의해 전자원 기판(71)상의 상부 와이어(73)상에 도전성 프릿 페이스트가 코팅되고, 스페이서(160)의 한 단부가 상부 와이어(73) 상에 놓여진다. 이러한 단계에서, 베이킹이 수행되어 스페이서가 전자원 기판 상에 존재하도록 한다. 다음에, 도전성 페이스트가 스페이서(160)의 다른 단부에 코팅된다. 스페이스(160)는 전면 플레이트(85)의 블랙 컬러 도전성 부재(블랙 스트라이프)를 따라 정렬되고, 지지 프레임은 프릿 글라스(frit glass)로 코팅된다. 이러한 단계에서, 베이킹이 420℃에서 10분 동안 수행되어 엔블로프(164)를 형성한다. 도 6에서, 참조 부호 74는 연속처리에 의해 수행되는 전자 방출 디바이스를 나타내고, 참조 부호 72와 73은 열 및 행방향 와이어를 나타낸다. 도 23은 열 와이어 방향을 따라 보여지는 엔블로프의 단면부를 나타내는 개략도이다.
도전성 프릿 페이스트가 스페이서(160), 상부 와이어 및 전면 플레이트(86)와 함께 고정을 위해 사용된다. 도전성 프린트 페이스트는 그 표면이 Au 도금되는 소다 라임 글라스 혼합물을 포함하고 있다. 소다 라임 글라스 볼의 평균 직경은 8 ㎛이다. 혼합물의 표면상에 도전성 막을 형성하기 위해서는 무전해 도금이 사용되고, 대략 0.1 ㎛의 두께로 기초 부분(underline)에 Ni막이 형성되고, Au막이 대략 0.04 ㎛의 두께로 Ni막 상에 형성된다. 이러한 도전성 혼합물 30 중량%에서 프릿 글라스 분말과 혼합되고, 바인더가 부가되어 도전성 프릿 페이스트를 형성한다.
스페이서는 0.6 ㎜의 폭과, 75 ㎜의 길이, 4 ㎜의 높이로 에칭된 소다 라임 글라스로 제조된다. 니켈 산화막으로된 반도전성막(161)이 스페이서(160) 상에 형성된다. 니켈 산화막의 타겟의 조건과 아르곤 및 산소의 혼합물의 분위기에서 스퍼터링 시스템을 사용하여 니켈 산화막을 형성한다. 기판 온도는 스퍼티링동안 250℃로 설정된다.
2개의 인접 스페이서가 하나의 상부 와이어에 놓여진다. 스페이서는 10개의 라인마다 놓여지며 화소 영역은 스페이서(160)에 의해 상부 와이어 방향으로 10개의 영역으로 분할된다.
전면 플레이트 상의 형광막(93)은 형광인(95, 96, 97)과 블랙 스트라이프 레이아웃의 블랙 컬러 도전성 부재(91)로 제조된다. 먼저, 블랙 스트라이프가 형성되고, 이어서 각각의 형광인이 블랙 스트라이프 사이에 코팅되어 형광막(93)을 형성한다. 스러리법에 의해 글라스 기판 상에 인이 코팅된다. 금속백(metal back : 85)이 형광막(93)의 내부면에 형성된다. 형광막이 형성된 후, 형광막의 내부면을 스무싱하는 처리(일반적으로 필름화라 함)가 수행되고 이어서 Al이 증착되어 금속백(85)을 형성한다. 엔블로프가 밀봉되는 경우, 각각의 전자 방출 디바이스가 컬러 디스플레이의 대응하는 컬러 인과 면하도록 하기 위해 정확한 위치 정렬이 수행된다. 상부 와이어의 대향 단부와 전자원 기판 상의 하부 와이어의 단부는 외부 전원(도시생략)에 전기적으로 접속된다.
완전한 엔블로프(164)는 공기 배기관(air exhaust pipe)을 통해 도 9에 도시된 진공 시스템에 연결되어 자기적 플로팅형 터보 분자펌프에 의해 배기된다. 포밍 처리와 연속 처리는 다음과 같이 수행된다.
엔블로프의 내부가 10-2Pa로 가스가 제거된 후, 1 ㎳의 펄스폭을 갖는 구형펄스는 외부 전원으로부터 상부 와이어에 4.2 ㎐의 스크롤 주파수로 연속적으로 공급된다. 구형 펄스의 피크값은 12V로 설정된다. 수소와 질소의 혼합 가스(수소 2%, 질소 98%)가 진공 시스템의 챔버(133)의 내부로 공급되고, 압력은 1000 Pa로 유지된다. 가스의 흐름은 질량 제어기(139)에 의해 제어되고, 챔버(133)로부터의 유수량은 이베큐에이터(135)와 플로우 제어 컨덕턴스 밸브에 의해 제어된다.
활성화 포밍 처리가 10분 동안 수행된 후, 도전막을 통해 흐르는 전류는 거의 제로가 된다. 이때, 전압 인가는 중지되고, 챔버(133) 내의 수소와 질소의 혼합 가스가 배기되어 포밍 처리가 완료된다. 기판(71)상의 다수의 도전막 내에는 틈(fissures)이 형성되어 전자 방출 영역을 형성한다.
이어서, 활성화 프로세스가 다음의 제1 및 제2 단계에 의해 수행된다.
<제1 스테이지 활성화 프로세스>
벤존니트라이드가 진공 시스템의 진공 챔버(133)를 통해 엔블로프(164)내로 6.6×10-2Pa로 주입된다. 도 24는 엔블로프의 외부 단자와 활성화처리를 위한 전압을 공급하기 위한 전원간의 연결을 나타내는 도면이다. 외부 단자 Doy1 내지 Doyn(n = 600)이 공통으로 접지된다.
외부 단자 Dox1 내지 Dox50, 외부 단자 Dox51 내지 Dox100, 외부 단자 Dox101 내지 Dox150, 및 외부 단자 Dox151 내지 Dox200은 각각의 스위칭 박스 A, B, C, D를 통해 전원 A, B, C, D에 연결된다. 각각의 와이어를 통해 흐르는 전류를 측정하기 위한 암메터로 구성된 각각의 전류 계산 시스템 A, B, C, D는 스위칭 박스와 외부 단자 사이에 접속된다.
전원 A 내지 D는 제어 유닛으로부터 공급되는 제어 신호에 의해 활성화 파형의 위상을 정렬시키도록 제어된다. 스위칭 박스와 대응하는 전원은 동작시 동기화된다. 블럭 Dox1 내지 Dox50, 블럭 Dox51 내지 Dox100, 블럭 Dox101 내지 Dox150, 블럭 Dox151 내지 Dox200을 포함하는 50개의 라인으로된 각각의 라인 블록에서, 10 라인이 선택되고, 전압이 10 라인에 시분할 방식(스크롤 방식)으로 인가된다.
전압은 엔블로프에서 전자원 기판 상의 4개의 상부 와이어에 동시에 인가되고, 제1 활성화 프로세스는 상부 와이어에 접속된 도전막(4)에 대해 실행된다.
활성화 프로세스를 위한 전압은 양쪽 극성이 모두 있는 직사각 펄스로서, ±14V의 피크값, 1 ㎳의 펄스폭, 10 ㎳의 펄스 간격을 갖는다(도 4b).
10개의 라인이 스크롤되는 동안, 각각의 상부 와이어를 통해 흐르는 전류가 계산 시스템에 의해 측정된다. 전류가 1A를 초과하는 경우, 스위칭 박스는 상부 와이어에 대한 전압의 인가를 종료하도록 제어된다. 처리는 모든 도전막(4)을 활성화시키기 위해 5회 반복된다.
<제2 스테이지 활성화 프로세스>
엔블로프(164)내의 벤조니트릴의 압력은 6.6×10-4로 낮아진다. 제1단계 활성화 프로세스와 마찬가지로, 전압은 10개의 라인에 시분할적으로 그리고 대응하는 도전막(4)에 접속되는 전극(2,3)을 가로질러 인가되어 제2 단계 활성화 프로세스가 실행된다. 이러한 활성화 프로세스 동안의 전압은 제1 단계 활성화 프로세스와 유사하다. 활성화 시간은 각각의 도전막(4)에 대해 30분이다. 처리가 종료되는 경우 와이어를 통해 흐르는 디바이스 전류는 800 ㎃ 내지 1 A 범위에 있다.
도 1A와 도 1B에 도시된 것과 같은 탄소막(4a)이 각각의 도전막(4)상에 형성된다.
마지막으로 대략 1.33×10-4Pa의 압력으로 150℃에서 10시간 동안 베이킹 처리를 수행함으로써 안정화처리가 수행되고, 그후, 멜팅을 위해 배기관이 가스 버너에 의해 가열되고 엔블로프(164)를 밀봉한다.
이와 같이 완성된 이 실시예의 화상 형성 장치에 화상이 표시된다. 말하자면, 스캔 및 변조 신호가 표시되지 않은 신호 발생기로부터 외부 단자 Dox1 내지 Doxm (m = 200) 및 Doy1 내지 Doyn (n = 600) 를 거쳐 각각의 전자 방출 디바이스로 인가된다. 6 ㎸의 고전압이 고전압 단자 Hv를 거쳐 금속 백(85)으로 인가되어 각각의 전자 방출 디바이스로부터 방출된 전자를 가속시킨다. 형광막(93)에 충돌된 전자는 여기되고 광을 방출하여 화상을 형성한다.
펄스 전압이 행방향 와이어 및 열방향 와이어에 인가되어 화상 형성 장치의 각각의 전자 방출 디바이스의 전자 방출 특성(디바이스 전류 If 및 방출 전류 Ie)의 변동을 측정한다. 변동은 If 에서 11%, Ie에서 15%이다. 이러한 변동 값은 각각의 디바이스의 If 및 Ie의 평균으로 나눈 편차 값이다.
(제3 실시예)
제2 실시예의 제1 스테이지 활성화 프로세스 동안에는 디바이스 전류가 계산되지 않으며, 활성화 시간은 모든 라인에 대해 1분으로 설정된다. 다른 조건은 제2 실시예와 유사하다. 화상 형성 장치의 각각의 전자 방출 디바이스의 전자 방출 특성(If 및 Ie)의 변동이 측정된다. 변동은 If 에서 15%, Ie에서 20%이다.
(제4 실시예)
제1 스테이지 활성화 프로세스를 위한 전압은 도 25에 도시된 파형을 갖는다. 활성화 전압의 절반 전압(Vf 1/2)에서 디바이스 전류(If 1/2)가 측정되는 동안 제1 스테이지 활성화 프로세스가 실행된다. 다른 조건은 제2 실시예와 유사하다. 도 25에서, T1은 10 ㎳, T2는 0.9 ㎳, T3은 0.1 ㎳로 설정된다. 각 라인의 (If 1/2)가 0.6 ㎃를 초과하면, 각 라인에 대한 전압인가는 중단된다. 화상 형성 장치의 각각의 전자 방출 디바이스의 전자 방출 특성(If 및 Ie)의 변동이 측정된다. 변동은 If 에서 9%, Ie에서 11%이다.
(제5 실시예)
제2 실시예의 제1 스테이지 활성화 프로세스 동안에 상부 와이어를 흐르는 전류가 600 ㎃를 초과하면 제1 스테이지 활성화 프로세스가 종결된다. 제2 스테이지 활성화 프로세스 및 후속 프로세스는 제1 실시예와 유사하다. 제2 스테이지 활성화 프로세스가 종결되었을 때 상부 와이어를 흐르는 디바이스 전류는 350 ㎃ 내지 500 ㎃ 범위에 있다. 화상 형성 장치의 각각의 전자 방출 디바이스의 전자 방출 특성(If 및 Ie)의 변동이 측정된다. 변동은 If 에서 25%, Ie에서 30% 이었다. 제2 스테이지 활성화 프로세스는 더 장시간 동안 실행된다. 디바이스 전류가 약 600 ㎃에 도달하기까지 약 2.5 시간이 걸린다.
(제6 실시예)
제6 실시예에서, 제1 스테이지 활성화 프로세스는 각각의 도전막을 통해 흐르는 디바이스 전류를 계산하여 실행된다. 형성 프로세스까지의 프로세스들은 제2 실시예와 유사하다.
<제1 스테이지 활성화 프로세스>
도 26은 엔블로프의 외부 단자와 활성화 프로세스를 위한 전압을 공급하는 전원 사이의 접속관계를 도시한 것이다. 외부 단자 Doy1 내지 Doyn (n = 600)은 암메터로 구성된 전류 측정 시스템을 거쳐 공통으로 접지 되어 있다. 외부 단자 Dox1 내지 Dox50, 외부 단자 Dox51 내지 Dox100, 외부 단자 Dox101 내지 Dox151, 외부 단자 Dox151 내지 Dox200은 각각 스위칭 박스 A, B, C, D를 거쳐 전원 A, B, C, D에 접속된다. 각각의 와이어를 통해 흐르는 전류를 측정하기 위한 암메터로 구성된 각각의 전류 계산 시스템 A, B, C, D는 스위칭 박스와 외부 단자 사이에 접속된다.
전원 A 내지 D는 제어 유닛으로부터 공급된 제어 신호에 의해 활성화 파형의 위상을 정렬시키도록 제어된다. 스위칭 박스와 대응하는 전원은 동작시 동기화된다. 블럭 Dox1 내지 Dox50, 블럭 Dox51 내지 Dox100, 블럭 Dox101 내지 Dox151, 블럭 Dox151 내지 Dox200를 포함하는 50 라인의 라인 블럭 각각에서, 10 라인이 선택되고 전압이 10 라인에 시분할 방식(스크롤 방식)으로 인가된다. 그러므로, 전압은 엔블로프에서 전자원 기판 상의 4개의 상부 와이어에 동시에 인가되고, 제1 활성화 프로세스는 상부 와이어에 접속된 도전성 막에 대해 실행된다.
활성화 프로세스를 위한 전압은 양쪽 극성이 모두 있는 직사각 펄스로서, ± 14 V의 피크값, 1 ㎳의 펄스 폭, 10 ㎳의 펄스 간격을 갖는다(도 4b). 10분의 1 초(second) 마다(1000 번째 스크롤마다) 전원 A 내지 D중 하나만이 (다른 3개의 전원의 출력 전압을 0으로 세팅함으로써)제어 유닛에 의해 활성화되며, 블럭 Dox1 내지 Dox50, 블럭 Dox51 내지 Dox100, 블럭 Dox101 내지 Dox151, 블럭 Dox151 내지 Dox200를 포함하는 50 라인의 라인 블럭 각각으로부터 10 라인이 선택되고, 전압이 30 ㎳기간 동안 10 라인에 시분할 방식(스크롤 방식)으로 인가된다.
활성화 프로세스 동안에, 하부 와이어를 통해 흐르는 전류가 측정되고, 각각의 상부 와이어에 접속된 각각의 도전막을 통해 흐르는 디바이스 전류가 측정된다. 활성화 프로세스 동안에 600개 도전막의 평균 디바이스 전류가 2 ㎃를 초과하면, 스위칭 박스가 제어되어 상부 와이어로의 전류 인가를 종결시킨다. 이러한 프로세스는 모든 도전막(4)을 활성화하도록 5번 반복된다. 제2 스테이지 활성화 프로세스 및 후속 프로세스는 제2 실시예와 유사하다. 화상 형성 장치의 각각의 전자 방출 디바이스의 전자 방출 특성(If 및 Ie)의 변동이 측정된다. 변동은 If 에서 10%, Ie에서 14% 이었다.
(제7 실시예)
제7 실시예에서, 제1 스테이지 활성화 프로세스의 종결 타이밍은 전자 방출 디바이스의 디바이스 전류 및 방출 전류를 측정하고 전자 방출 효율 η을 계산하여 제어된다. 형성 프로세스까지의 프로세스는 제2 실시예와 유사하다.
<제1 스테이지 활성화 프로세스>
도 24에 도시된 엔블로프의 외부 단자와 활성화 프로세스를 위한 전압을 공급하는 전원 사이의 접속이 사용되었다. 제6 실시예와 유사하게 10 라인의 유닛에서 스크롤링을 통해 활성화 전압이 인가되었다. 10분의 1초마다(1000 번째 스크롤마다) 전원 A 내지 D중 하나만이 (다른 3개의 전원의 출력 전압을 0으로 세팅함으로써)제어 유닛에 의해 활성화되며, 블럭 Dox1 내지 Dox50, 블럭 Dox51 내지 Dox100, 블럭 Dox101 내지 Dox151, 블럭 Dox151 내지 Dox200를 포함하는 50 라인의 라인 블럭 각각으로부터 10 라인이 선택되고, 전압이 30 msec 기간동안 10 라인에 시분할 방식(스크롤 방식)으로 인가된다.
상부 와이어를 10분의 1초마다 스크롤링하는 동안, 상부 와이어에 접속된 600개의 도전막(4)을 통해 흐르는 디바이스 전류 If와 방출 전류 Ie가 측정된다. 방출 전류가 측정될 때, 100 V의 전압이 고전압원(도시되지 않음)으로부터 전면 플레이트 상의 형광막으로 공급된다.
상부 와이어 각각의 전자 방출 효율 η(=방출 전류 Ie/디바이스 전류 If)이 계산된다. 이 값이 0.05% 이하로 되면, 와이어로의 전압 인가가 중단된다. 이러한 프로세스는 도전막(4) 모두를 활성화하도록 5번 반복된다. 제2 스테이지 활성화 프로세스 및 후속 프로세스는 제2 실시예와 유사하다. 화상 형성 장치의 각각의 전자 방출 디바이스의 전자 방출 특성(If, Ie, η)의 변동이 측정된다. 변동은 If 에서 11%, Ie에서 13%, η에서 13% 이었다.
(제8 실시예)
제2 실시예의 제1 스테이지 활성화 프로세스 동안 상부 와이어를 통해 흐르는 전류가 1A를 초과한지 5분 후에 상부 와이어로의 전압 인가는 종결된다. 다른 조건은 제2 실시예와 유사하다. 화상 형성 장치의 각각의 전자 방출 디바이스의 전자 방출 특성(If 및 Ie)의 변동이 측정된다. 변동은 If 에서 10%, Ie에서 12% 이었다.
(제9 실시예)
도 27 및 28에 도시된 구조를 갖는 전자원 기판은 다음과 같이 제조된다.
먼저, SiO2층이 형성되어 있는 글라스 기판 (사이즈 350×300 mm, 두께 2.8 mm) 상에, 오프셋 프린팅 방식으로 Pt 페이스트를 프린팅하고 그 것을 가열하고 베이킹하여 50 ㎚ 두께의 디바이스 전극(202, 203)을 형성한다.
다음으로, 스크린 프린팅 방식으로 Ag 페이스트를 프린팅하고 그 것을 가열하고 베이킹하여 (720 개의) 열방향 와이어(하부 와이어)(207)와 (240 개의) 행방향 와이어(상부 와이어)(208)를 형성한다. 다음에는, 스크린 프린팅 방식으로 절연 페인트를 프린팅하고 그 것을 가열하고 베이킹하여 열방향 와이어(207)와 행방향 와이어(208) 사이의 교차점에 절연막(209)을 형성한다. 와이어링 리드 패턴(211)이 스크린 프린팅 방식으로 전자원 기판(210) 주변 영역에 형성되어 열방향 와이어(207)와 행방향 와이어(208)를 외부 전원에 전기적으로 접속시킨다. 후술되는 정전 처크로 기판을 홀드하기 위해 글라스 기판의 뒷면에는 스퍼터링으로 ITO막(100 ㎚ 두께)을 형성한다.
다음에는, 팔라듐 복합 용액 방울을 잉크젯 타입의 제트 장치를 사용하여 디바이스 전극(202 및 203) 사이에 인가한 다음, 350℃에서 30분 동안 가열하여 팔라듐 산화물 미세 입자로 만들어진 도전막(204)을 형성한다. 그 두께는 20 ㎚이다. 상술한 프로세스에 의해, 복수의 열방향 와이어(207)와 행방향 와이어(208)가 매트릭스 형태로 감겨진 복수의 도전막(204)을 갖는 전자원 기판(210)이 형성된다.
도 11에 도시된 것과 같은 진공 시스템을 사용하여, 전술한 방법으로 제조된 전자원 기판(210)에 대해 후술하는 형성 프로세스 및 활성화 프로세스가 실시된다.
도 11에 도시된 것처럼, 기판 스테이지(215)상의 전자원 기판(210)의 와이어링 리드 패턴(211) (도 29 참조)을 제외한 표면 영역은 진공 챔버(212)로 덮여진다. O-링(213)이 전자원 기판(210)과 진공 챔버(212) 사이에 배치되어 전자원 기판의 디바이스 영역을 둘러싼다. 그러므로, 디바이스 영역은 외부 공기로부터 밀봉된다. 전자원 기판(210)을 스테이지에 부착시키기 위해 정전 처크(216)가 기판 스테이지(215)상에 장착된다. 전자원 기판(210)의 뒷면에 형성된 ITO막(214)과 정전 처크의 전극 사이에 1 ㎸를 인가하여 전자원 기판(210)을 처크에 고정한다.
다음으로, 진공 챔버의 내부는 자기식 플로팅 터보 분자 펌프에 의해 배기되며, 형성 프로세스 및 후속 프로세스들은 하기의 방법으로 실행된다.
진공 챔버의 내부는 10-4Pa의 압력으로 배기된다. 진공 챔버의 외부로 연장되는 각각의 와이어의 와이어링 리드 패턴(211)에 콘택트 핀을 접촉시켜 상부 및 하부 와이어에 전압을 인가한다. 콘택트 핀 Cox1 내지 Com (m = 240)은 상부 와이어(208)를 위한 와이어링 리드 패턴(211)과 접촉하고, 콘택트 핀 Coy1 내지 Coyn (n = 720)(도시되지 않음)은 하부 와이어(207)를 위한 와이어링 패턴(211)과 접촉한다.
1 ㎳의 폭을 가진 구형 펄스가 콘택트 핀을 통해 외부 전원으로부터 상부 와이어에 4.2 ㎐의 스크롤 주파수로 공급된다.
피크값은 12 V로 설정되고 하부 와이어는 접지된다.
수소와 질소의 혼합 가스(수소 2%, 질소 98%)가 진공 챔버의 내부로 도입되고, 압력은 1000 Pa로 유지된다. 가스의 흐름은 용량 제어기(220)에 의해 제어되고, 진공 챔버로부터의 드레인 양은 증발기와 플로우 제어 유도 밸브(219)에 의해 제어된다. 에너지 형성 프로세스가 10분 동안 수행된 후, 도전막을 통해 흐르는 전류는 거의 0으로 된다. 이때에, 전압 인가가 중단되고 진공 챔버내의 수소와 질소의 혼합 가스는 배기되어 형성 프로세스를 완결한다. 전자원 기판 상의 다수의 도전막에는 균열이 생겨 전자 방출 영역을 형성한다.
다음에는, 하기의 제1 및 제2 스테이지에 의해 활성화 프로세스가 실시된다.
<제1 스테이지 활성화 프로세스>
P-톨루니트릴이 1.3×10-3Pa의 압력으로 진공 챔버에 도입된다.
도 29는 엔블로프의 외부 단자와 활성화 프로세스를 위한 전압을 공급하는 전원 사이의 접속을 도시한다.
콘택트 핀 Coy1 내지 Coyn (n = 720)은 하부 와이어(207)와 접촉하여 공통으로 접지된다. 상부 와이어(208)와 접촉하는 콘택트 핀 Cox1 내지 Cox240은 30개 핀을 각각 갖는 8개의 핀 블록으로 분할된다. 8개의 핀 블록은 스위칭 박스 A 내지 H를 거쳐 전원 A 내지 H에 접속된다. 각각의 와이어를 통해 흐르는 전류를 측정하기 위한 암메터로 각각 구성된 전류 계산 시스템 A 내지 H는 스위칭 박스와 콘택트 단자 사이에 접속된다.
전원 A 내지 H는 제어 유닛으로부터 공급된 제어 신호에 의해 활성화 파형의 위상을 정렬하도록 제어된다. 스위칭 박스와 대응하는 전원은 동작시 동기화된다. Dox1 내지 Dox240으로부터 분할된 30 라인의 핀 블록 각각에서, 10 라인이 선택되고, 전압은 10 라인에 시분할 방식(스크롤 방식)으로 인가된다. 그러므로, 전압이 전자원 기판 상의 8개 상부 와이어에 동시에 인가되어서 상부 와이어에 접속된 도전막에 대한 제1 활성화 프로세스가 실시된다. 활성화 프로세스를 위한 전압은 양쪽 극성이 모두 있는 구형 펄스로서, ± 14 V의 피크값, 1 msec의 펄스 폭, 10 msec의 펄스 간격을 갖는다(도 4b).
10개의 라인이 스크롤되는 동안, 각각의 상부 와이어를 통해 흐르는 전류는 전류 계산 시스템에 의해 측정된다. 전류가 1.3 A를 초과하면, 스위칭 박스는 상부 와이어로의 전압 인가를 종결하도록 제어된다. 이 프로세스는 모든 도전막을 활성화하도록 3번 반복된다.
<제2 스테이지 활성화 프로세스>
P-톨루니트릴의 압력은 1.3×10-4Pa로 낮춰진다. 제1 스테이지 활성화 프로세스와 유사하게, 전압은 10개 라인에 시분할 방식으로 인가되고 대응하는 도전막에 접속된 전극(2, 3) 양단에 인가되어 제2 스테이지 활성화 프로세스를 실행한다. 제2 스테이지 활성화 프로세스의 전압은 제1 스테이지 활성화 프로세스와 유사하다. 계산 시간은 각각의 도전막에 대해 30분이다.
이 프로세스가 종결되었을 때 상부 와이어를 흐르는 디바이스 전류는 1.0 내지 1.2 A 이었다.
전술한 프로세스를 거친 전자원 기판(210)은 글라스 프레임과 형광체를 가진 전면 플레이트와 위치 정렬되고, 저 융점 글라스를 사용하여 밀봉되어 진공 엔블로프를 형성한다. 제2 실시예와 유사하게, 엔블로프의 내부를 배기한 후, 베이킹, 밀봉, 그 밖의 프로세스를 실행하여 도 6에 도시된 화상 형성 장치를 형성한다.
화상 형성 장치의 각각의 전자 방출 디바이스의 전자 방출 특성(If, Ie)의 변동이 측정된다. 변동은 If 에서 9%, Ie에서 10% 이었다.
(제10 실시예)
이 실시예에서, 전자원은 스핀트 타입(Spindt type) 전자 방출 디바이스를 사용한다.
도 30a 내지 30c는 전자 방출 디바이스를 형성하는 방법을 도시한 단면도이고, 도 31은 매트릭스 형태로 배치된 전자 방출 디바이스의 레이아웃을 도시한 평면도이다.
글라스 기판 상에는, 알루미나 전극막이 증착된 후, SiO2절연막(302)이 증착되고 다른 알루미나 전극막이 증착된다. 이러한 적층체를 스트립 패턴으로 패턴화하여 캐소드 전극(301)과 게이트 전극(303)을 매트릭스 형태로 형성한다.
통상적인 포토리소그래피에 의해 게이트 전극(303)과 절연막(302)을 관통하는 원형 소형 구멍(304)을 형성한다.
알루미나 등으로 만들어진 희생막(305)이 도전성 기판(301)에 대해 낮은 각도로 증착된다. 이러한 프로세스로, 게이트 구멍 직경이 감소되고 게이트(303)는 희생막(305)으로 덮여진다.
에미터 전극으로서 몰리브덴(306)이 도전성 기판(301)에 대해 수직 방향을 따라 증착된다. 증착이 진행됨에 따라, 게이트 구멍 직경이 감소되어 작은 구멍(304)의 바닥에는 원추형 캐소드(307)가 형성된다.
희생층(305)은 습식 에칭되고 불필요한 몰리브덴(306)은 제거된다.
만들어진 필드 방출 전자원을 사용하여, 엔블로프가 제2 실시예와 유사한 방법으로 형성된다.
제2 실시예와 유사하게, 엔블로프의 내부는 진공 시스템에 의해 배기된 다음, 활성화 프로세스가 벤조니트릴을 사용하여 실시된다.
<제1 스테이지 활성화 프로세스>
벤조니트릴이 1×10-2Pa의 압력으로 엔블로프에 도입된 후, 상부 위치에 배치된 애노드 전극에는 5 ㎸의 전압이 인가된다. 이 스테이지에서, 캐소드 전극(301)과 게이트 전극(303)의 양단에는 100 V의 펄스 전압이 2분 동안 인가된다. 애노드 전류가 측정되었다. 측정 결과, 애노드 전류는 벤조니트릴을 인가하지 않은 진공 분위기에서의 애노드 전류의 10배로 증가하였다.
<제2 스테이지 활성화 프로세스>
다음에, 엔블로프 내의 벤조니트릴의 압력이 1×10-4Pa로 낮춰진 후에, 5 ㎸의 전압이 애노드 전극에 인가되었다. 이 상태에서, 100 V의 펄스 전압이 캐소드 전극(301)과 게이트 전극(303)에 20분 동안 인가되었다. 이 20분의 기간 동안, 애노드 전류는 2배로 증가되었다.
활성화 프로세스 후에, 안정화 프로세스가 약 1.33×10-4Pa의 압력과 150℃에서 10시간 동안 소성되는 조건하에서 제2 실시예와 동일한 방식으로 실행되었다. 표시되지 않은 배기관은 용융되도록 가스 버너로 가열되어 엔블로프를 밀봉하였다.
이 화상 형성 장치의 각각의 전자 방출 디바이스의 전자 방출 특성은 14%이었다.
상술한 실시예에 따르면, 동시에 복수의 전자 방출 디바이스를 처리하는 활성화 프로세스에서, 전자 방출 영역과 그 근방 영역에 유기 물질 소스 가스의 불충분한 공급 없이 탄소 함유 물질을 적층하는 것이 가능하게 된다. 그러므로, 전자 방출 특성의 균일성이 유기 물질 가스의 불충분한 공급에 의해 저하되는 것을 방지하는 것이 가능하게 된다. 복수의 활성화 프로세스 중 최종 활성화 프로세스에서, 유기 물질 가스의 부분 압력은 선행하는 활성화 프로세스에서보다 낮게 설정된다. 그러므로, 전자 방출 특성을 최적화하여 내부 전자 방출 특성을 균일하고 매우 안정적이게 하는 것이 가능하게 된다.
따라서, 휘도 변화를 감소되고, 고품질 및 고안정성을 갖는 우수한 재현성의 화상 형성 장치를 제공하는 것이 가능하게 된다. 활성화 프로세스에서는, 복수의 전자 방출 디바이스가 전자 방출 특성의 균일성을 저하시키지 않으면서 동시에 형성될 수 있다. 단축된 시간으로 인해 제조 비용을 절감하는 것이 가능하다.
상술한 바와 같이, 본 발명에 따르면, 짧은 시간에 활성화 프로세스를 수행할 수 있는 전자 방출 디바이스 및 전자원을 제조하는 방법을 제공하는 것이 가능하다.
또한, 본 발명은 단시간의 활성화 프로세스에 의해 우수한 결정성 (crystallinity)의 탄소 또는 탄소 화합물을 형성할 수 있는 전자 방출 디바이스 및 전자원을 제조하는 방법을 제공할 수 있다.
또한, 본 발명은 단시간에 활성화 프로세스를 실행할 수 있는 복수의 전자 방출 디바이스를 갖는 전자원을 제조하는 방법을 제공할 수 있다.
또한, 본 발명은 단시간에 활성화 프로세스를 실행할 수 있는 우수한 균일성의 복수의 전자 방출 디바이스를 갖는 전자원을 제조하는 방법을 제공할 수 있다.
또한, 본 발명은 균일한 휘도 특성을 갖는 화상 형성 장치를 제조하는 방법을 제공할 수 있다.

Claims (38)

  1. 전자 방출 디바이스를 제조하는 방법에 있어서,
    서로 이격되어 있는 한 쌍의 도전체를 기판 상에 형성하는 단계; 및
    탄소 화합물 가스를 함유하는 분위기 내에서 상기 도전체 쌍의 적어도 하나에 탄소 또는 탄소 화합물을 적층하는 활성화 프로세스를 행하는 단계
    을 포함하며,
    상기 활성화 프로세스는 제1 프로세스 및 제2 프로세스를 포함하는 2개 이상의 스테이지로 이루어진 복수의 프로세스를 포함하고, 상기 제1 프로세스는 최종 활성화 프로세스로서 사용되는 제2 프로세스의 부분적인 프로세스보다 높은 부분 압력을 갖는 탄소 화합물 가스를 함유하는 분위기 내에서 실행되는 전자 방출 디바이스 제조 방법.
  2. 전자원(electron source)을 제조하는 방법에 있어서,
    서로 이격되어 있는 복수의 도전체 쌍들을 형성하는 단계; 및
    탄소 화합물 가스를 함유하는 분위기 내에서 복수의 도전체 쌍들 각각의 적어도 하나에 탄소 또는 탄소 화합물을 적층하는 활성화 프로세스를 행하는 단계
    를 포함하며,
    상기 활성화 프로세스는 제1 프로세스 및 제2 프로세스를 포함하는 2개 이상의 스테이지로 이루어진 복수의 프로세스를 포함하고, 상기 제1 프로세스는 최종 활성화 프로세스로서 사용되는 제2 프로세스의 부분적인 프로세스보다 높은 부분 압력을 갖는 탄소 화합물 가스를 함유하는 분위기 내에서 실행되는 전자원 제조 방법.
  3. 제2항에 있어서, 상기 제1 프로세스에서의 상기 탄소 화합물 가스의 부분 압력은 5×10-4Pa 이상인 전자원 제조 방법.
  4. 제2항에 있어서, 상기 제2 프로세스에서의 상기 탄소 화합물 가스의 부분 압력은 5×10-3Pa 이하인 전자원 제조 방법.
  5. 제2항에 있어서, 상기 제1 프로세스 동안의 탄소 또는 탄소 화합물의 적층량이 상기 제2 프로세스 동안의 탄소 또는 탄소 화합물의 적층량보다 큰 전자원 제조 방법.
  6. 제2항에 있어서, 상기 제1 프로세스 동안의 탄소 또는 탄소 화합물의 적층량은 제2 프로세스 및 후속 프로세스 이후의 탄소 또는 탄소 화합물의 적층량보다 70% 이상 큰 전자원 제조 방법.
  7. 제2항에 있어서, 상기 제1 프로세스는 상기 복수의 도전체 쌍들 각각의 전기적 특성의 계산 결과에 따라 종료되는 전자원 제조 방법.
  8. 제7항에 있어서, 상기 전기적 특성은 상기 복수의 도전체 쌍들 각각을 통해 흐르는 디바이스 전류인 전자원 제조 방법.
  9. 제8항에 있어서, 상기 제1 프로세스는 디바이스 전류가 기준값을 초과할 때 종료될 수 있으며, 상기 기준값은 제2 프로세스가 종료되었을 때 얻어지는 디바이스 전류 이상인 전자원 제조 방법.
  10. 제8항에 있어서, 상기 제1 프로세스는 상기 디바이스 전류가 제2 프로세스가 중단될 때 얻어진 디바이스 전류 이상인 기준값을 초과한 후 선정된 시간이 경과한 후 종료되는 전자원 제조 방법.
  11. 제7항에 있어서, 상기 전기적 특성은 상기 활성화 단계에서 사용되는 전압(Vf)보다 낮은 전압(Vf')의 디바이스 전류인 전자원 제조 방법.
  12. 제11항에 있어서, 상기 Vf' = Vf/2인 전자원 제조 방법.
  13. 제7항에 있어서, 상기 전기적 특성은 상기 복수의 도전체 쌍들 각각을 통해 흐르는 디바이스 전류 및 대응하는 도전체 쌍으로부터 방출되는 방출 전류인 전자원 제조 방법.
  14. 제13항에 있어서, 상기 전기적 특성은 상기 디바이스 전류에 대한 상기 방출 전류의 비율인 전자원 제조 방법.
  15. 제2항에 있어서, 상기 기판 상의 복수의 도전체 쌍들 모두에 대하여 제1 프로세스가 종료된 후에 상기 탄소 화합물의 부분 압력이 낮춰질 때, 상기 복수의 도전체 쌍들 각각에 전압이 인가되지 않는 전자원 제조 방법.
  16. 제15항에 있어서, 상기 탄소 화합물의 부분 압력은 탄소 화합물 공급원으로부터 분위기로 도입되는 탄소 화합물의 플로우 레이트(flow rate)를 감소시킴으로써 낮춰지는 전자원 제조 방법.
  17. 제2항에 있어서, 상기 탄소 또는 탄소 화합물을 적층하는 상기 활성화 단계는 상기 탄소 화합물 가스의 분위기 내에 상기 복수의 도전체 쌍들 각각에 전압을 인가하는 단계를 포함하는 전자원 제조 방법.
  18. 제2항에 있어서, 상기 복수의 도전체 쌍들을 형성하는 단계는 상기 기판 상의 상기 복수의 도전체 쌍들 각각에 전압을 인가하는 단계를 포함하는 전자원 제조 방법.
  19. 제2항에 있어서, 상기 복수의 도전체 쌍들 각각은 서로 이격되어 있는 한 쌍의 도전막 및 상기 도전막 쌍에 각각 접속되는 한 쌍의 전극을 포함하는 전자원 제조 방법.
  20. 전자 방출 디바이스를 제조하는 방법에 있어서,
    전자 방출 영역을 포함하며 전극들 사이에 배치되는 도전막을 형성하는 단계; 및
    탄소 화합물 가스를 함유하는 분위기 내에서 상기 도전막 상에 탄소 또는 탄소 화합물을 적층하는 활성화 프로세스를 행하는 단계
    를 포함하며,
    상기 활성화 프로세스는 제1 프로세스 및 제2 프로세스를 포함하는 2개 이상의 스테이지로 이루어진 복수의 프로세스를 포함하고, 상기 제1 프로세스는 최종 활성화 프로세스로서 사용되는 상기 제2 프로세스의 부분적인 프로세스보다 높은 부분 압력을 갖는 상기 탄소 화합물 가스를 함유하는 분위기 내에서 실행되는 전자 방출 디바이스 제조 방법.
  21. 전자원 제조 방법에 있어서,
    전자 방출 영역을 각각 포함하며 전극들 사이에 배치되는 복수의 도전막을 형성하는 단계; 및
    탄소 화합물 가스를 함유하는 분위기 내에서 상기 각각의 복수의 도전막 상에 탄소 또는 탄소 화합물을 적층하는 활성화 프로세스를 행하는 단계
    를 포함하며,
    상기 활성화 프로세스는 제1 프로세스 및 제2 프로세스를 포함하는 2개 이상의 스테이지로 이루어진 복수의 프로세스를 포함하고, 상기 제1 프로세스는 최종 활성화 프로세스로서 사용되는 상기 제2 프로세스의 부분적인 프로세스보다 높은 부분 압력을 갖는 탄소 화합물 가스를 함유하는 분위기 내에서 실행되는 전자원 제조 방법.
  22. 제21항에 있어서, 상기 제1 프로세스의 상기 탄소 화합물의 부분 압력은 5×10-4Pa 이상인 전자원 제조 방법.
  23. 제21항에 있어서, 상기 제2 프로세스의 상기 탄소 화합물 가스의 부분 압력은 5×10-3Pa 이하인 전자원 제조 방법.
  24. 제21항에 있어서, 상기 제1 프로세스 동안의 탄소 또는 탄소 화합물의 적층량은 상기 제2 프로세스 동안의 탄소 또는 탄소 화합물의 적층량보다 큰 전자원 제조 방법.
  25. 제21항에 있어서, 상기 제1 프로세스 동안의 탄소 또는 탄소 화합물의 적층량은 상기 제2 프로세스 및 후속 프로세스 이후의 탄소 또는 탄소 화합물의 적층량보다 70% 이상 큰 전자원 제조 방법.
  26. 제21항에 있어서, 상기 제1 프로세스는 상기 복수의 도전체 쌍들 각각의 전기적 특성의 계산 결과에 따라 종료되는 전자원 제조 방법.
  27. 제26항에 있어서, 상기 전기적 특성은 상기 전극들을 통해 흐르는 디바이스 전류인 전자원 제조 방법.
  28. 제27항에 있어서, 상기 제1 프로세스는 디바이스 전류가 기준값을 초과할 때 종료될 수 있으며, 상기 기준값은 제2 프로세스가 종료될 때 얻어지는 디바이스 전류 이상인 전자원 제조 방법.
  29. 제27항에 있어서, 상기 제1 프로세스는 상기 제2 프로세스가 종료될 때 얻어진 디바이스 전류 이상인 기준값을 상기 디바이스 전류가 초과한 후 선정된 시간이 경과한 후 종료되는 전자원 제조 방법.
  30. 제26항에 있어서, 상기 전기적 특성은 상기 활성화 프로세스에서 사용되는 전압(Vf)보다 낮은 전압(Vf')의 디바이스 전류인 전자원 제조 방법.
  31. 제30항에 있어서, 상기 Vf' = Vf/2인 전자원 제조 방법.
  32. 제26항에 있어서, 상기 전기적 특성은 상기 전극들 사이에 흐르는 디바이스 전류 및 대응하는 도전막으로부터 방출되는 방출 전류인 전자원 제조 방법.
  33. 제32항에 있어서, 상기 전기적 특성은 상기 디바이스 전류에 대한 상기 방출 전류의 비율인 전자원 제조 방법.
  34. 제21항에 있어서, 상기 기판 상의 상기 도전막 모두에 대하여 제1 프로세스가 종료된 후에 상기 탄소 화합물의 부분 압력이 낮춰질 때, 상기 전극들에 전압이 인가되지 않는 전자원 제조 방법.
  35. 제34항에 있어서, 상기 탄소 화합물의 부분 압력은 탄소 화합물 공급원으로부터 상기 분위기로 도입되는 탄소 화합물의 플로우 레이트를 감소시킴으로써 낮춰지는 전자원 제조 방법.
  36. 제21항에 있어서, 탄소 또는 탄소 화합물을 적층하는 상기 활성화 프로세스는 상기 탄소 화합물 가스의 분위기 내에서 상기 복수의 도전막들 각각에 전압을 인가하는 단계를 포함하는 전자원 제조 방법.
  37. 제21항에 있어서, 상기 복수의 도전막 쌍들을 형성하는 단계는 상기 복수의 도전막들 각각에 전압을 인가하는 단계를 포함하는 전자원 제조 방법.
  38. 화상 형성 장치를 제조하는 방법에 있어서,
    제2항 내지 제19항 및 제21항 내지 제37항 중 어느 한 항에 따라 제조된 전자원과 면하는 프레임 부재를 배치하는 단계
    를 포함하며,
    상기 프레임 부재는 상기 전자원으로부터 방출된 전자 빔에 의해 화상을 형성하기 위한 화상 형성 부재를 포함하는 화상 형성 장치 제조 방법.
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