KR20000057854A - 절연 게이트 트랜지스터 - Google Patents

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KR20000057854A
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가부시키가이샤 히타치세이사쿠쇼
타니오카 요시노리
히다치 하라마치 덴시 고교 가부시키 가이샤
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Abstract

제 1 반도체 영역과, 복수의 부분을 구비하는 제 2 반도체 영역과, 제 3 반도체 영역과, 제 4 반도체 영역과, 제 1 절연층과, 제어 전극과, 제 1 주전극과, 제 2 주전극을 구비하는 절연 게이트 트랜지스터로서, 금속 배선층이 절연층을 경유하여 제 1 주표면 상에 설치되며, 제 1 주전극으로부터 절연된 복수의 부분이 상기 제 1 주전극을 통하여 설치되며, 금속 배선층은 주전극으로부터 절연된 영역을 경유하여 절연층을 통하여 제어 전극에 전기적으로 접속되는 것을 특징으로 하는 절연 게이트 트랜지스터.

Description

절연 게이트 트랜지스터{INSULATED GATE TRANSISTOR}
본 발명은 절연 게이트 트랜지스터에 관한 것이며, 특히 트랜지스터의 래치 업(latch-up) 현상 또는 전류 집중(current concentration)을 방지하는 데 뛰어난 절연 게이트 트랜지스터에 관한 것이다.
최근에, 고속 동작 및 낮은 온-저항을 가지는 절연 게이트 바이폴라 트랜지스터(이하, IGBT라 칭함)가 전력용 스위칭 소자로서 사용된다. IGBT는, 주표면에서 그 내부로 연장하는 p형 베이스 영역과, 베이스 영역에서 그 내부로 연장하는 n형 에미터 영역이 드리프트 영역으로서 동작하는 n형 반도체 기판의 한쪽의 주표면 측에 형성되며, p형 콜렉터 영역이 베이스 영역으로부터 떨어져 있는 반도체 기판의 다른쪽의 주표면 상에 형성되며, 에미터 전극이 에미터 영역 및 베이스 영역 상에 설치되며, 콜렉터 전극은 콜렉터 영역 상에 설치되는 것을 특징으로 하는 구조를 가진다. IGBT는 다음과 같은 특성을 가진다. 콜렉터 전극이 에미터 전극과 비교해서 양 전위를 갖도록 하는 전압이 콜렉터 전극에 인가되며, 양 전압이 게이트 전극에 인가될 때, 에미터 영역의 전자는 채널과 드리프트 영역을 통하여 콜렉터 영역에 도달한다. 콜렉터 영역에 도달한 전자는 콜렉터 영역으로부터 정공(positive hole)의 주입을 촉진시킨다. 따라서, 고 저항을 가지는 드리프트 영역은 전도도 변조(conductivity-modulated)되어 저 저항 영역으로 되며, MOSFET과 거의 동일한 구조에서 콜렉터 영역이 정공을 주입하는 기능을 가지지 않은 n형 드레인 영역으로 변하는 MOSFET 보다 낮은 온 저항이 실현된다.
IC가 다른 회로 소자와 함께 IGBT를 집적함으로써 실현될 때, 에미터 전극, 콜렉터 전극 및 게이트 전극이 반도체 기판의 동일한 표면 상에 설치된 횡형 구조가 전극들 사이의 접속을 용이하게 하기 위하여 바람직하다. 본 구조는, 예컨대 일본 특개평 5-29614호 공보(1993)에 개시되어 있다.
한편, IGBT에 의하면, 한 쌍의 콜렉터-에미터로 구성된 유닛을 통하여 흐를 수 있는 전류는 제한된다. 그러므로, 요망되는 전류 용량은 반도체 기판 내에 다수의 유닛 IGBT를 집적시킴으로써 구현된다.
일본 특개평 5-29614호 공보(1993)에 개시된 IGBT는, 에미터 영역, 베이스 영역 및 콜렉터 영역이 각각 빗(comb) 형태이며, 에미터 영역 및 베이스 영역의 치부(齒部) 각각은 서로 콜렉터 영역과 맞물려 있는 구조를 가진다. 게이트 전극은 베이스 영역과, 베이스 영역에 근접한 드리프트 영역과, 에미터 영역 상에 절연막을 경유하여 설치되어 있다. 에미터 전극 및 콜렉터 전극은 각각의 에미터 영역 및 베이스 영역 상에 각각 설치되어 있다. 에미터 전극 및 콜렉터 전극 모두는 각각 빗 형태이며, 에미터 전극 및 콜렉터 전극의 치부(齒部)(teeth portion)는 서로 맞물려 있다.
통상적으로, 다결정(polycrystalline) 실리콘이 게이트 전극의 재료로서 사용된다. 그러나, 종래 구조를 가지는 횡형 IGBT에 의하면 게이트 전극의 길이방향 저항으로 인하여 게이트 저항의 불균일성이 발생되며, 턴-오프 액션은 턴-오프 동작시 큰 게이트 저항을 가지는 부분에서 지연된다.
대부분의 인버터 장치의 부하는 일반적으로 유도성 부하이다. 그러므로, 그때에 턴-오프 액션이 인덕턴스에 의하여 큰 전류의 흐름을 유지하는 작용에 부가하여 지연되는 부분에서 전류 집중이 발생한다. 그 결과로서, 래치 업 현상이 그 부분에서 야기된다. 따라서, IGBT에 의하여 제어가능한 전류가 설계치 보다 낮은 레벨로 제한되는 문제점이 있었다.
소자내 동작 시간의 지연을 감소시키기 위하여, 게이트 전극의 저항을 감소시키는 기술이 일본 특개평 10-173176호 공보(1998) 등에 개시되어 있다. 그러나, 본 기술은 종형 IGBT의 구조에 관한 것이며, 집적 회로를 구성하기 위하여 IGBT 및 구동 회로를 통합하는 것에 관하여는 고려되지 않았다.
본 발명의 목적 중 하나는 게이트 전극의 저항을 감소시킴으로써 개선된 래치 업 방지 성능을 가지는 절연 게이트 트랜지스터를 제공하는 것이다.
도 1은 본 발명의 일실시예에서의 횡형(橫型) 절연 게이트 바이폴라 트랜지스터의 개략적인 부분 평면도이며,
도 2는 도 1의 A-A′선을 따른 단면도이며,
도 3은 도 1의 B-B′선을 따른 단면도이며,
도 4는 본 발명의 또다른 실시예 중 하나에서의 횡형 절연 게이트 바이폴라 트랜지스터의 개략적인 부분 평면도이며,
도 5는 본 발명의 또다른 실시예 중 하나에서의 종형(縱型) 절연 게이트 바이폴라 트랜지스터의 개략적인 단면도이다.
본 발명에 의하여 상기 목표를 달성하기 위한 절연 게이트 트랜지스터의 특성은, 절연층을 통하여 에미터 전극 상의 금속 배선층을 설치하며, 제 1 주전극 내에 제 1 주전극으로부터 절연된 복수의 영역을 설치하며, 금속 배선층이 제 1 주전극으로부터 절연된 복수의 영역을 통하여 게이트 전극과 전기적으로 접속되어 있는 것이다.
(바람직한 실시예의 상세한 설명)
이하, 본 발명의 실시예에 대한 상세한 설명은 도 1, 도 2 및 도 3을 참조로 하여 설명된다.
도 1은 본 발명의 실시예에서의 횡형 절연 게이트 바이폴라 트랜지스터의 개략적인 부분 평면도이며, 도 2는 도 1의 A-A′선을 따른 단면도이다. 도 2에 의하면, 참조 번호 1은 반도체 기판을 나타내며, 상기 반도체 기판은 주표면(2)에 인접한 n형 도전성 드리프트 영역(3)(제 1 반도체 영역)과, 주표면(2)에서 드리프트 영역(3)으로 연장하고 있으며 서로 떨어져 설치되어 드리프트 영역(3) 보다 높은 불순물 농도를 포함하는 p형 도전성 베이스 영역(4)(제 2 반도체 영역) 및 p형 도전성 콜렉터 영역(5)(제 3 반도체 영역)과, 주표면(2)에서 베이스 영역(4)으로 연장하며 베이스 영역(4) 보다 높은 불순물 농도를 포함하는 n형 도전성 에미터 영역(6)(제 4 반도체 영역)을 구비한다. 베이스 영역(4) 및 콜렉터 영역(5) 각각은 도 1에 도시된 바와 같이, 스트라이프 구조를 가지며 이들 영역은 길이방향으로 정렬되어 있으며 길이방향에 수직인 방향에서 교대로 설치되어 있다. 에미터 영역(6)은 스트라이프 형태를 가지며, 두 에미터 영역은 그 길이방향이 베이스 영역(4)의 길이방향을 따라 연장하는 방향으로 베이스 영역(4)에 배열된다. 도 1에 실선으로 나타낸 에미터 전극(7)(제 1 주전극)은 빗 형태이며, 그 치부(7a)는 주표면(2) 상의 베이스 영역(4)을 따라 설치되어 에미터 영역(6) 및 베이스 영역(4)에 전기적으로 접속된다. 콜렉터 전극(8)(제 2 주전극)은 빗 형태이며(도 1에 실선으로 나타낸), 그 치부(8a)는 주표면(2) 상의 콜렉터 영역(5)을 따라 설치되어 콜렉터 영역(5)에 전기적으로 접속된다. 스트라이프 구조를 가지는 다결정 실리콘 게이트 전극(9,9a)(제어 전극)은, 주표면(2) 상에 게이트 절연막(10)을 경유하여 길이방향이 베이스 영역(4)의 길이방향을 따라 배열하는 방향으로 베이스 영역(4)과, 각각 베이스 영역(4)의 양측에 인접한 드리프트 영역(3) 및 에미터 영역(6) 위에 배열된다. 게이트 전극(9)은 다결정 실리콘에 의하여 세 부분, 즉 그 길이방향의 양 단부 및 중간에서 인접한 게이트 전극(9a)에 전기적으로 접속된다. 참조 번호 11은 도 2에 나타난 바와 같이, 베이스 영역의 일부, 게이트 전극 및 드리프트 영역 상에 설치된 제 1 절연막을 나타낸다. 에미터 전극(7)의 치부(7a) 및 콜렉터 전극(8)의 치부(8a) 각각은 제 1 절연막(11) 상에서 연장하여 드리프트 영역(3) 상으로 도달한다. 참조 번호 12는 콜렉터 전극(8)과, 에미터 전극(7)과, 제 1 절연막(11) 위에 형성된 제 2 절연막을 나타낸다. 빗 형태를 가지는 게이트 배선(13)은 에미터 전극(7)을 따라 제 2 절연막(12) 상에, 예컨대 알루미늄-실리콘으로 형성되었다. 게이트 배선(13)은 세 부분(길이방향에서의 게이트 전극의 양 단부 및 중간부)에 설치된 게이트 전극(9,9a)의 접속부(9b)에서 다결정 실리콘에 전기적으로 접속되어 있다. 도 3은 도 1의 B-B′선을 따른 단면도를 나타내며, 다시 말해서 게이트 전극(9,9a)의 접속부(9b)와 게이트 배선(13)의 치부(13a)의 접촉부를 나타낸다. 게이트 전극(9,9a)의 접속부(9b)는 알루미늄-실리콘층(14)을 경유하여 에미터 전극(7), 제 1 절연막(11) 및 제 2 절연막(12)의 일부를 잘라냄으로써 게이트 배선(13)과 접촉한다.
본 발명의 구조에 따르면, 길이방향에서의 게이트 전극의 저항은 턴-오프 조건에서의 게이트 전류가 가장 근접한 접속점을 경유하여 알루미늄-실리콘 배선으로 흐르게 하기 위해 게이트 전극(9)의 길이방향을 따라 게이트 전극(9,9a)의 복수의 접속부(9b)를 게이트 배선(13)으로 설치함으로써 감소될 수 있다. 복수의 유닛 IGBT가 병렬로 접속될 때, 인접한 복수 유닛 IGBT의 게이트 전극은 게이트 배선(13)에 의하여 쉽게 접속될 수 있으며, 전체 IGBT의 게이트 저항은 균일하게 될 수 있다. 그 결과, 유닛 IGBT에서의 턴-오프 동작의 동작 시간 및 전체 IGBT의 동작 시간은 균일하게 할 수 있다. 그러므로, 전류 집중이 방지될 수 있으며, 결과적으로 래치 업 방지 성능이 향상될 수 있다.
본 실시예에 따르면, 게이트 저항의 감소는 트랜지스터의 주표면 상에서 달성될 수 있다. 그러므로, IC는 IGBT 및 상기 IGBT를 구동하기 위한 구동 회로는 각각 유전체 기판, SOI 기판, 또는 동일한 주표면 상의 PN-접합에 의하여 분리된 각 소자에 접속되므로 쉽게 형성될 수 있다.
도 4는 본 발명의 실시예 중 다른 하나에 의한 횡형 절연 게이트 바이폴라 트랜지스터의 개략적인 평면도이다. 도 4에 의하면, 게이트 배선과의 접속점은 게이트 전극(9,9a)의 길이방향의 저항을 감소시키기 위하여 각각의 게이트 전극(9,9a)의 세 부분, 즉 양 단부 및 중간 부분에 설치된다. 길이방향의 게이트 저항을 감소시키기 위한 중요한 점은 길이방향의 다결정 실리콘 게이트 전극 상에 복수의 접속점을 설치하며, 각 접속점을 알루미늄-실리콘 배선과 같은 저 저항 배선으로 전기적으로 접속시키는 것이다.
도 5는 본 발명의 실시예에 의한 종형 절연 게이트 바이폴라 트랜지스터의 개략적인 평면도이다. 콜렉터 영역(5)은 주표면(2)으로부터 베이스 및 에미터 영역(4)(6)의 바로 아래에서 드리프트 영역(3)의 일부로 연장한다. 각 영역 및 전극의 동작은 도 2에 나타난 횡형 절연 게이트 바이폴라 트랜지스터와 동일하다. 횡형 절연 게이트 바이폴라 트랜지스터와 동일한 이점은 종형 절연 게이트 바이폴라 트랜지스터에서 획득될 수 있다.
본 발명에 의하면, 횡형 절연 게이트 바이폴라 트랜지스터의 게이트 저항뿐만 아니라, 종형 절연 게이트 바이폴라 트랜지스터의 게이트 저항 또한 감소될 수 있다. 따라서, 턴-오프 동작에서의 동작 시간은 소자내에서 균일하게 되도록 할 수 있으며, 래치 업 방지 성능은 향상될 수 있다.
본 발명은 MOSFET(Metal Oxide Semiconductor Field Effect Transistor)과 같은 횡형 및 종형 절연 게이트 트랜지스터 모두에 적용될 수 있다. 절연 게이트 트랜지스터에서, 도 2 및 도 5에서의 콜렉터 영역(5)은 절연 게이트 바이폴라 트랜지스터의 도전성에 반대인 n형 도전성을 가진다. 본 발명에 의하면, 게이트 저항은 감소되며, 턴-오프 동작은 소자 내에서 균일하게 된다. 그러므로, 전류 집중 또는 전류 혼잡(current crowding)이 방지된다. 부가적으로, 본 발명은, 실시예에서의 p형 및 n형 도전성이 각각 반대 도전성인 n형 및 p형 도전성으로 변하는 절연 게이트 트랜지스터에 적용된다. 이 경우에서, 게이트 저항 또한 감소된다.

Claims (5)

  1. 주표면을 구비하는 제 1 도전형의 제 1 반도체 영역과,
    상기 주표면에서 상기 제 1 반도체 영역으로 연장함으로써 설치되고, 각각 스트라이프 형상을 구비하고 길이방향으로 정렬되어, 병렬로 설치되는 복수의 부분을 구비하는 제 2 도전형의 제 2 반도체 영역과,
    제 3 반도체 영역과,
    상기 제 2 반도체 영역의 길이방향을 따라 형성되며, 상기 주표면에서 상기 제 2 반도체 영역에서의 상기 각각의 복수의 부분으로 연장하는 제 1 도전형의 제 4 반도체 영역과,
    상기 제 1, 제 2 및 제 4 반도체 영역에 걸쳐 상기 주표면 상에 형성된 제 1 절연층과,
    다결정(polycrystalline) 반도체로 구성되며, 상기 제 1 절연층을 경유하여 상기 제 1, 제 2 및 제 4 반도체 영역에 걸쳐 형성된 제어 전극과,
    상기 제 2 및 제 4 반도체 영역에 전기적으로 접속된 제 1 주전극과,
    상기 주표면 상의 상기 제 3 반도체 영역에 전기적으로 접속된 제 2 주전극
    을 구비하는 절연 게이트 트랜지스터로서,
    금속 배선층이 절연층을 경유하여 상기 제 1 주표면 상에 설치되며,
    상기 제 1 주전극으로부터 절연된 복수의 영역이 상기 제 1 주전극을 통하여 설치되며,
    상기 금속 배선층은 상기 주전극으로부터 절연된 상기 영역을 경유하여 상기 절연층을 통하여 상기 제어 전극에 전기적으로 접속되는 것을 특징으로 하는 절연 게이트 트랜지스터.
  2. 제 1 항에 있어서, 상기 복수의 영역은 주전극의 전체 표면 영역 상에서 길이방향으로 분포되는 것을 특징으로 하는 절연 게이트 트랜지스터.
  3. 제 1 항에 있어서, 상기 절연 게이트 트랜지스터는 횡형(橫型) 절연 게이트 바이폴라 트랜지스터인 것을 특징으로 하는 절연 게이트 트랜지스터.
  4. 제 1 항에 있어서, 상기 절연 게이트 트랜지스터는 종형(縱型) 절연 게이트 바이폴라 트랜지스터인 것을 특징으로 하는 절연 게이트 트랜지스터.
  5. 제 1 항 내지 제 4 항 중 어느 한 항에 기재된 절연 게이트 트랜지스터를 구비하는 것을 특징으로 하는 집적 회로.
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