KR20000057660A - 메모리 셀 장치의 병렬 라인을 제어하기 위한 장치 - Google Patents

메모리 셀 장치의 병렬 라인을 제어하기 위한 장치 Download PDF

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KR20000057660A
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Abstract

본 발명은 메모리 셀 장치의 병렬 라인을 제어하기 위한 장치에 관한 것이다. 병렬 라인, 예를 들어 반도체 기판내에 배치된 도핑 영역을 포함하는 메모리 셀 장치의 비트 라인(BLn)을 제어하기 위해 다수의 라인(BLn)이 전기적으로 서로 접속되고 공통 노드(K)와 접속된다. 라인(BLn)에 횡으로 다수의 선택 라인(ALn)이 제공된다. 교차점에는 라인(BLn) 중 하나를 따라 직렬로 접속된 MOS-트랜지스터(M1, M2)가 배치되고, 상기 MOS-트랜지스터(M1, M2)의 게이트 전극은 상응하는 선택 라인 (ALn)에 의해 형성된다. 각각의 병렬 라인(BL1)에 있는 적어도 하나의 MOS-트랜지스터(M1)는 나머지보다 높은 작동 전압을 갖는다.

Description

메모리 셀 장치의 병렬 라인을 제어하기 위한 장치 {ARRANGEMENT FOR CONTROLLING PARALLEL LINES IN A STORAGE CELL ARRANGEMENT}
메모리 셀 장치에서 개별 메모리 셀을 제어하기 위해 비트 라인 및 워드 라인이 사용된다. 이 경우, 각각의 비트 라인 및 워드 라인의 교차점에는 반드시 하나의 메모리 셀이 할당되고, 상기 메모리 셀은 워드 라인에 의해 선택될 수 있다. 이것은 모든 메모리 셀 장치, 특히 다이나믹 메모리 셀 장치 및 스테틱 메모리 셀 장치, 상수값 메모리 셀 장치 그리고 전기적으로 프로그래밍될 수 있는 메모리 셀 장치에 적용된다.
이 경우, 비트 라인 및 워드 라인은 대부분 병렬 라인 그룹으로 구현된다. 개별 비트 라인 또는 워드 라인의 선택을 위해 메모리 셀 장치의 둘레에 각각의 라인과 전기적으로 접속된 선택 스위치 또는 디코더 회로가 제공된다. 비트 라인 또는 워드 라인과 선택 스위치 또는 디코더 회로 사이의 전기 접속은 기술적으로 콘택부로 채워진 콘택 호울 및 금속화 평면에 의해 실현된다.
병렬 라인의 접속을 위한 콘택 호울 에칭의 필요성은 얻을 수 있는 충전 밀도(packing density)를 제한한다.
본 발명은 메모리 셀 장치의 병렬 라인을 제어하기 위한 장치에 관한 것이다.
도 1은 1 from 8 선택 스위치를 갖는 메모리 셀 장치 섹션의 평면도이고,
도 2는 도 1에서 Ⅱ-Ⅱ로 표시된 단면을 도시하며,
도 3은 1 from 8 디코더를 갖는 메모리 셀 장치 섹션의 평면도이고,
도 4는 도 3에서 Ⅳ-Ⅳ로 표시된 단면을 도시한다.
본 발명의 목적은, 높은 충전 밀도를 얻을 수 있는, 메모리 셀 장치의 병렬 라인을 제어하기 위한 장치를 제공하는 것이다.
상기 목적은 본 발명에 따라 청구항 제 1항에 따라 달성된다. 본 발명의 추가 실시예는 종속항에서 다루어진다.
제어되어야 할 병렬 라인은, 반도체 기판에 배치된 도핑 영역을 포함한다. 병렬 라인에서는 비트 라인이 다루어진다.
병렬 라인은 예를 들어 셀 필드(cell field) 영역에서 스트립 형태의 도핑 영역으로 형성되고, 상기 영역은 인접한 다수의 메모리 셀과 접속된다. 대안적으로, 메모리 셀 필드내의 병렬 라인은 직렬로 접속된, NAND-아키텍쳐(architecture)의 의미로 제어되는 MOS-트랜지스터로 형성된다. 상기 방식의 병렬 라인을 갖는 메모리 셀 장치는 예를 들어 DE-PS 44 37 581, DE-OS 195 10 042 및 DE-PS 443 47 25에서 제안된다.
병렬 라인을 제어하기 위해 주어진 수의 병렬 라인이 전기적으로 서로 접속되고 공통 노드(node)와 접속된다. 이것은 예를 들어 해당 병렬 라인과 겹치는 추가 도핑 영역에 의해 이루어진다.
병렬 라인에 횡으로 지나가는 다수의 선택 라인이 제공된다.
병렬 라인은 각각 직렬로 접속된 다수의 MOS-트랜지스터를 갖는다. 상기 MOS-트랜지스터는 선택 라인과 병렬 라인의 교차점 영역에 배치된다. 상기 MOS-트랜지스터의 게이트 전극은 선택 라인 중의 하나에 의해 형성된다. 게이트 전극은 각각 선택 트랜지스터에 의해 형성되며, 상기 선택 트랜지스터는 각각의 MOS-트랜지스터 위로 지나간다. 상기 MOS-트랜지스터는 원래의 셀 필드 밖에 배치된다. 직렬로 접속된 MOS-트랜지스터는 셀 필드 밖에 있는 각각 상응하는 병렬 라인의 연장부에 배치된다.
각각의 병렬 라인에는 제 1 작동 전압값을 갖는 적어도 하나의 MOS-트랜지스터가 있으며, 상기 제 1 작동 전압값은 나머지 MOS-트랜지스터의 제 2 작동 전압값과 구별된다. n-채널-MOS-트랜지스터에서 제 1 작동 전압값은 제 2 작동 전압값보다 크다. p-채널-MOS-트랜지스터에서 제 1 작동 전압값은 제 2 작동 전압값보다 작다.
상이한 작동 전압값은 상이한 채널 도핑 또는 게이트 유전체의 상이한 두께에 의해 실현될 수 있다. 제 2 작동 전압값은 바람직하게, 제 2 작동 전압값을 갖는 MOS-트랜지스터의 채널 영역에 추가 채널 도핑이 제공됨으로써 실현된다.
메모리 셀 장치의 병렬 라인을 제어하기 위해 선택 라인에 2개의 상이한 레벨이 제공된다. 이 경우, 제 1 레벨은 제 1 작동 전압값과 제 2 작동 전압값 사이에 있으며, 제 2 레벨은 제 1 작동 전압값보다 크다. 제 2 작동 전압값을 갖는 MOS-트랜지스터는 제 1 레벨이 인가될 때 그리고 제 2 레벨이 인가될 때 도통(conduct)된다. 따라서 상기 MOS-트랜지스터는 저항으로 작용한다. 이에 비해, 제 1 작동 전압값을 갖는 MOS-트랜지스터는, 게이트 전극을 형성하는 선택 라인에 제 2 레벨이 인가되는 경우에만 도통된다.
개별 병렬 라인의 선택은 선택 라인으로의 상응하는 레벨의 인가에 의해 그리고 병렬 라인의 제 1 작동 전압값을 갖는 MOS-트랜지스터 장치에 의해 이루어진다. 따라서, 공지된 선택 스위치 및 디코터 회로에서 충전 밀도를 제한하는, 개별 병렬 라인으로의 콘택 호울 개방이 필요치 않다. 메모리 셀 장치의 병렬 라인을 제어하기 위한 장치는 선택 스위치로 그리고 디코더로 실현될 수 있다.
선택 스위치에서 선택 라인의 수와 공통 노드 중의 하나와 접속된 병렬 라인의 수는 동일 한다. 각각의 병렬 라인에는 선택 라인 중 하나가 반드시 할당된다. 병렬 라인과 할당된 선택 라인의 교차점에만 제 1 작동 전압값을 갖는 MOS-트랜지스터가 배치된다.
디코더에서는 각각 2n(2의 n승)개의 병렬 라인이 공통 노드 중의 하나와 접속된다. 제 1 작동 전압값 및 제 2 작동 전압값을 갖는 MOS-트랜지스터의 배열에 관련하여 각각 쌍으로 보완적인 2n(2×n)개의 선택 라인이 제공된다. 각각의 선택 라인의 쌍에서 제 1 작동 전압값을 갖는 2i-1개의 MOS-트랜지스터와 제 2 작동 전압값을 갖는 2i-1개의 MOS-트랜지스터가 교대로 배치된다. 여기서, i는 변수이며, 상기 변수에 의해 선택 라인의 쌍이 세어진다.
디코더 회로로의 형성은, 적은 선택 라인이 필요하기 때문에 회로의 면적 수요가 적은 장점이 있다. 이에 비해 선택 트랜지스터로의 형성은, 다수의 병렬 라인이 할당된 각각의 선택 라인에 레벨이 제공됨으로써 동시에 제어될 수 있는 장점이 있다. 이것은 공통 전압의 인가시, 예를 들어 소거 또는 프로그래밍시 바람직하다.
도에 도시된 실시예에 따라 본 발명이 하기에 더 자세히 설명된다.
실시예에 n-채널-MOS-트랜지스터를 갖는 장치가 설명된다. 상기 장치는 p-채널-MOS-트랜지스터로 구현될 수 있다. 따라서 모든 전압은 부호만 바뀌며 다른 도펀트가 필요하다.
메모리 셀 장치는 다수의 병렬 비트 라인(BLn, n = 0, 1, ... 7)을 포함한다(도 1 참조). 상기 비트 라인에 횡으로 병렬 워드 라인(WL)이 지나간다. 비트 라인(BLn)은 각각 직렬 접속된 MOS-트랜지스터를 포함하고, 상기 MOS-트랜지스터의 게이트 전극은 교차하는 워드 라인(WL)에 의해 형성된다(도 2 참조). 각각의 MOS-트랜지스터는 2개의 소스/드레인-영역(1), 상기 2개의 소스/드레인-영역 사이에 배치된 채널 영역, 상기 채널 영역 위에 배치된 게이트 유전체(2) 그리고 상응하는 워드 라인(WL)으로 형성된다. 서로 접속된 인접한 MOS-트랜지스터는 공통 소스/드레인-영역(1)을 포함한다.
워드 라인과 비트 라인(BLn)이 교차하는 셀 필드의 밖에서 선택 라인(ALn, n = 0, 1, ... 7)이 비트 라인에 횡으로 지나간다(도 1 참조). 선택 라인(ALn)은, 소스/드레인-영역(1)이 배치된 반도체 기판 표면으로 지나간다. 선택 라인(ALn)은 스트립 형태이며 도전 재료, 예를 들어 도핑된 폴리 실리콘, 금속 규화물 또는 금속으로 이루어진다.
선택 라인(ALn)과 비트 라인(BLn)의 교차점에는 각각 n-채널-MOS-트랜지스터가 배치된다.
각 8개의 비트 라인(BLn)은 전기적으로 서로 접속되고 공통 노드(K)와 접속된다. 상기 접속은 예를 들어 기판의 도핑된 콘택 영역에 의해 실현된다.
선택 라인(ALn)의 수는 서로 접속된 비트 라인(BLn)의 수와 동일하다. 즉, 8개이다. 각각의 비트 라인(BLn)에는 반드시 하나의 선택 라인(ALn)이 할당된다. 서로 할당된 비트 라인(BLn)과 선택 라인(ALn)의 교차점에는 각각 제 1 작동 전압값을 갖는 MOS-트랜지스터(M1)가 배치된다. 나머지 MOS-트랜지스터(M2)는 제 2 작동 전압값을 갖는다. 이 경우, 제 2 작동 전압값은 제 2 작동 전압값보다 작다.
각각의 MOS-트랜지스터(M1, M2)는 2개의 소스/드레인-영역(3), 상기 2개의 소스/드레인-영역 사이에 위치하는 채널 영역, 게이트 유전체(4) 및 게이트 전극으로서의 선택 라인(ALn)을 포함한다. 비트 라인(BLn)을 따라 인접한 MOS-트랜지스터가 공통의 소스/드레인-영역(3)을 통해 서로 접속된다. 이러한 방식으로 비트 라인(BLn)을 따라 배치된 MOS-트랜지스터(M1, M2)가 셀 필드에 배치된 MOS-트랜지스터와도 직렬로 접속된다. 셀 필드에 배치된 MOS-트랜지스터와 선택 라인(ALn) 영역에 배치된 제 1 MOS-트랜지스터 사이의 접속은, 소스/드레인-영역(1)과 소스/드레인-영역(3)이 겹쳐져서, 공통의 도핑 영역을 형성함으로써(도 2 참조) 실현된다.
제 1 작동 전압값보다 작은 제 2 작동 전압값을 갖는 MOS-트랜지스터(M2)는 게이트 전극 아래에 추가 채널 도핑(5)을 포함한다. 채널 도핑(5)은 예를 들어 1 × 1014cm-2의 도우스(dose) 및 40 keV의 에너지를 갖는 A5의 주입에 의해 형성된다. 채널 도핑(5)은 바람직하게, 제 2 작동 전압값이 0보다 작도록 측정된다.
비트 라인(BLn) 중의 하나 예를 들어 BL3의 제어를 위해, 예를 들어 메모리 셀의 판독 또는 전위의 인가를 위해, 할당된 선택 라인(ALn) 예를 들어 AL3에 제 1 작동 전압값보다 큰 전압 레벨이 인가된다. 나머지 선택 라인에는, 제 1 작동 전압값과 제 2 작동 전압값 사이에 있는 전압 레벨이 인가된다. 그 결과, 제 2 작동 전압값을 갖는 모든 MOS-트랜지스터는 도통된다. 상기 트랜지스터는 저항으로 작용한다. 이에 비해, 제 1 작동 전압값을 갖는 MOS-트랜지스터(M1) 중에서는, 게이트 전극이 제어된 선택 라인(ALn) 예를 들어 AL3와 접속된 트랜지스터만이 도통된다. 이러한 방식으로, 선택된 비트 라인(BLn) 예를 들어 BL3만이 노드(K)와 전기적으로 접속된다. 나머지 비트 라인(BLn)은 노드와 전기적으로 분리된다. 왜냐 하면, 제 1 작동 전압값을 갖는 해당 MOS-트랜지스터(M1)가 차단되기 때문이다. 제 1 작동 전압값은 예를 들어 + 0.5 V로 세팅되고, 제 2 작동 전압값은 예를 들어 - 2.0 V로 세팅된다. 전압 레벨로는 예를 들어 0 V 내지 2 V가 사용된다.
설명된 실시예는 선택 스위치에 상응한다.
추가 실시예에서 메모리 셀 장치는 평행하게 뻗는 비트 라인(BL'n, n = 0, 1, ... 7)을 포함한다. 비트 라인(BL'n)은 스트립 형태의 도핑 영역(6)을 포함하고, 상기 도핑 영역(6)은 비트 라인(BL'n)을 따라 인접한 메모리 셀을 서로 접속한다(도 4 참조).
비트 라인(BL'n)에 횡으로 워드 라인(WL')이 지나간다(도 3 내지 도 4 참조). 워드 라인(WL')은 스트립 형태의 도핑 영역(6)이 실현된 반도체 기판 위로 지나가며, 도전 재료 예를 들어 도핑된 폴리 실리콘, 금속 규화물 또는 금속을 함유한다.
셀 필드 밖에는 비트 라인(BL'n)에 횡으로 선택 라인(AL'n, n = 0, 1, ... 5)이 지나간다. 선택 라인(AL'n)도 도전 재료, 예를 들어 도핑된 폴리 실리콘, 금속 규화물 또는 금속을 함유한다.
선택 라인(AL'n)과 비트 라인(BL'n) 사이의 교차점에는 각각 n-채널-MOS-트랜지스터가 배치되고, 상기 n-채널-MOS-트랜지스터는 2개의 소스/드레인-영역(7), 상기 2개의 소스/드레인-영역 사이에 배치된 채널 영역, 상기 채널 영역 위에 배치된 게이트 유전체(8) 및 게이트 전극으로서 선택 라인(AL'n)을 포함한다(도 4 참조). 비트 라인(BL'n)을 따라 인접한 MOS-트랜지스터는, 상기 MOS-트랜지스터가 공통 소스/드레인-영역(7)을 포함함으로써 서로 접속된다. 최종 MOS-트랜지스터의 소스/드레인-영역(7)은 스트립 형태의 도핑 영역(6)과 겹치고 상기 도핑 영역(6)과 공통 도핑 영역을 형성한다. 이러한 방식으로 직렬로 접속된 MOS-트랜지스터는 스트립 형태의 영역(6)과 전기적으로 접속된다.
상기 실시예에서는 23= 8의 비트 라인(BL'n)이 전기적으로 서로 접속되고 노드(K')와 접속된다(도 3 참조). 노드(K')는 반도체 기판의 도핑 영역으로 형성되고 직렬 접속된 MOS-트랜지스터의 최종 소스/드레인-영역(7)과 겹쳐져서, 상기 노드(K')가 상기 소스/드레인-영역(7)과 공통 도핑 영역을 형성한다(도 3 및 도 4 참조).
선택 라인(AL'n)의 수는 상기 실시예에서 2×3 = 6이다. 2개의 선택 라인(AL'n)은 각각 하나의 선택 라인 쌍을 형성한다. 각각의 n-번째 선택 라인 쌍에서 선택 라인(AL'n)을 따라 제 1 작동 전압값을 갖는 2n-1개의 MOS-트랜지스터(M1')와 제 2 작동 전압값을 갖는 2n-1개의 MOS-트랜지스터(M2')가 교대로 배치되고, 이 경우, 제 2 작동 전압값은 제 1 작동 전압값보다 작다. 이 경우, 선택 라인 쌍 중 하나의 선택 라인을 따라서 있는 MOS-트랜지스터 장치는 보완적이다. 따라서 선택 라인(AL'0, AL'1)에 각각 제 1 작동 전압값을 갖는 MOS-트랜지스터(M1')와 제 2 작동 전압값을 갖는 MOS-트랜지스터(M2')가 교대로 배치된다. 선택 라인(AL'2 및 AL'3)을 따라 각각 제 1 작동 전압값을 갖는 2개의 MOS-트랜지스터(M1')와 제 2 작동 전압값을 갖는 2개의 MOS-트랜지스터(M2')가 교대로 배치된다. 선택 라인(AL'4 및 AL'5)을 따라 각각 제 1 작동 전압값을 갖는 4개의 MOS-트랜지스터(M1')와 제 2 작동 전압값을 갖는 4개의 MOS-트랜지스터(M2')가 교대로 배치된다.
제 2 작동 전압값은 MOS-트랜지스터(M2')의 채널 영역에서의 추가 채널 도핑(9)에 의해 실현된다(도 4 참조). 상기 추가 채널 도핑(9)은 1×1014cm-2의 도우스와 40 keV의 에너지를 갖는 A5의 주입에 의해 이루어진다.
비트 라인(BL'n) 중 하나의 제어를 위해 선택 라인 쌍에 각각 보완적인 선택 신호가 제공된다. 2개의 선택 신호가 사용되고, 상기 신호 중 하나는 제 1 작동 전압값보다 크고 다른 하나는 제 1 작동 전압값과 제 2 작동 전압값 사이에 있다.
비트 라인(BL'4)의 선택을 위해 예를 들어 선택 라인(AL'0, AL'1 및 AL'5)에 각각 높은 선택 신호 레벨이 인가되고, 선택 라인(AL'1, AL'3 및 AL'4)에는 낮은 선택 신호 레벨이 인가된다. 그 결과, 비트 라인(BL'4)은 노드(K)와 접속되는 한편, 나머지 비트 라인(BL'n)은 제 1 작동 전압값을 갖는 작동 MOS-트랜지스터(M1')에 의해 노드(K')에 대해 중단된다. 제 2 작동 전압값을 갖는 MOS-트랜지스터(M2')는, 그것의 게이트 전극이 낮은 선택 신호 레벨로 제어될 때에도, 도통된다. 상기 MOS-트랜지스터는 저항으로 작용한다.
제 1 작동 전압값은 예를 들어 + 0.5 V로, 제 2 작동 전압값은 바람직하게 0보다 작게, 예를 들어 - 2.0 V로, 높은 선택 신호 레벨은 예를 들어 2 V로 그리고 낮은 선택 신호 레벨은 예를 들어 0 V로 세팅된다.

Claims (4)

  1. 메모리 셀 장치의 병렬 라인을 제어하기 위한 장치에 있어서,
    - 병렬 라인(BLn)이 메모리 셀 장치의 비트 라인이며,
    - 병렬 라인(BLn)이 반도체 기판내에 배치된 도핑 영역(1, 3)을 포함하고,
    - 주어진 수의 병렬 라인(BLn)이 전기적으로 서로 접속되고 공통의 노드(K)와 접속되며,
    - 병렬 라인(BLn)에 횡으로 지나가는 다수의 선택 라인(ALn)이 제공되고,
    - 병렬 라인(BLn)이 직렬로 접속된 다수의 MOS-트랜지스터(M1, M2)를 포함하며, 상기 MOS-트랜지스터(M1, M2)는 선택 라인(ALn)과 병렬 라인(BLn)의 교차점 영역에 배치되고 상기 MOS-트랜지스터(M1, M2)의 게이트 전극은 선택 라인(ALn) 중 하나에 의해 형성되며,
    - 각각의 병렬 라인(BLn)에서 적어도 하나의 MOS-트랜지스터(M1)는 제 1 작동 전압값을 가지며 나머지 MOS-트랜지스터(M2)는 제 1 작동 전압값과 구별되는 제 2 작동 전압값을 가지는 것을 특징으로 하는 장치.
  2. 제 1항에 있어서,
    제 2 작동 전압값이 상응하는 MOS-트랜지스터(M2)의 추가 채널 도핑부(5)에 의해 실현되는 것을 특징으로 하는 장치.
  3. 제 1항 또는 제 2항에 있어서,
    - 선택 라인(ALn)의 수가 공통 노드(K) 중의 하나와 접속된 병렬 라인(BLn)의 수와 동일하고,
    - 각각의 병렬 라인(BLn)에 분명히 선택 라인(ALn) 중의 하나가 할당되며,
    - 각각의 병렬 라인(BLn)과 할당된 선택 라인(ALn)의 교차점에만 제 1 작동 전압값을 갖는 MOS-트랜지스터가 배치되는 것을 특징으로 하는 장치.
  4. 제 1항 또는 제 2항에 있어서,
    - 각각 2n개의 병렬 라인(BL'n)이 공통 노드(K') 중의 하나와 접속되고,
    - 2n개의 선택 라인(AL'n)이 제공되고, 상기 선택 라인(AL'n)이 각각 쌍으로, 제 1 작동 전압값을 갖는 MOS-트랜지스터(M1') 및 제 2 작동 전압값을 갖는 MOS-트랜지스터(M2')의 배열과 관련하여 보완적이며,
    - 각각의 선택 라인 쌍에 각각 제 1 작동 전압값을 갖는 2i-1개의 MOS-트랜지스터(M1')와 제 2 작동 전압값을 갖는 2i-1개의 MOS-트랜지스터(M2')가 교대로 배치되며, 여기서, i는 선택 라인 쌍을 세는 변수인 것을 특징으로 하는 장치.
KR10-1999-7005480A 1996-12-17 1997-11-12 메모리 셀 장치의 병렬 라인을 제어하기 위한 장치 KR100408575B1 (ko)

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