KR20000053388A - 비가역 회로소자, 비가역 회로장치 및 이들을 사용하는송수신기 - Google Patents

Abstract

본 발명의 비가역 회로소자는 페라이트(ferrite) 자성 특성을 가지고 있는 자성체 부재의 상부에서 슬롯을 형성하는 도체막을 포함하고 있다. 상기 자성체 부재의 바닥에는 상기 슬롯과 대향하는 슬롯을 형성하는 다른 도체막이 형성되어 있다. 상기 자성체 부재에 실질적으로 평행하게, 그리고 상기 슬롯들에 실질적으로 수직하게 외부 직류 자계를 인가한다. 상기 자성체 부재의 상부에서 슬롯측을 따라서 저항체막이 형성된다. 포트 #2로부터 포트 #1까지의 방향으로 신호가 전파되는 경우에, 상기 저항체막의 방향으로 평면 유전체 선로 모드의 전자계가 국부된다. 상기 저항체막에 의해 전기력이 소비되므로, 신호가 전파되는 것을 방지한다. 포트 #1로부터 포트 #2까지의 방향으로 신호가 전파되는 경우에는, 상기 저항체막에 의해 손실이 발생하지 않는다. 그러므로, 낮은 손실로 신호가 송신된다.

Description

비가역 회로소자, 비가역 회로장치 및 이들을 사용하는 송수신기{Nonreciprocal Circuit Device and Nonreciprocal Circuit Apparatus, and Transceiver using the Same}

본 발명은 마이크로파대와 밀리미터파대에서 아이솔레이터(isolator)로서 사용가능한 비가역 회로소자, 비가역 회로장치 및 이들을 사용하는 송수신기에 관한 것이다.

지금까지는, 에지-가이드 모드(edge-guided mode)를 사용하는 종래의 아이솔레이터가 일본 무심사 특허공개 4-287403호 및 일본 무심사 특허공개 63-124602호에 개시되어 있었다.

전자의 일본 무심사 특허공개 4-287403호의 아이솔레이터는 자성체 기판 상에 형성된 마이크로스트립 선로(microstrip line), 및 중간 위치에서 한 측이 접지되는 스트립 도체를 포함하고 있으며, 상기 자성체 기판에 수직 방향으로 외부 직류자계를 인가한다. 후자의 일본 무심사 특허공개 63-124602호의 아이솔레이터는 자성체 기판 상에 형성된 코플라나 도파관(coplanar waveguide) (이하, 「코플라나 선로」라 한다), 및 상기 코플라나 선로의 중심 도체로부터 한 접지도체에까지의 한 부분에 형성된 전자파 흡수재를 포함하고 있으며, 상기 자성체 기판에 수직 방향으로 외부 직류자계를 인가한다. 전자와 후자의 양자의 아이솔레이터는 자성체 기판에서 외부 직류자계에 의해 자기 특성을 변화시킴으로써 절연 효과를 발생시켜, 선로의 양측에서 전파 모드의 전자계 분포를 에지-가이드 효과에 의해 비대칭이 되게 하고, 또한 외부 자계의 방향과 신호의 전파 방향에 따라서 전파 신호를 선택적으로 감쇠시킨다.

전자의 아이솔레이터는 전송선로로서 마이크로스트립 선로를 이용한다. 이 아이솔레이터를 마이크로스트립 선로에 의해 형성되는 평면 회로에 구성하는 경우에, 회로의 접속성이 비교적 높다. 또한, 후자의 아이솔레이터는 전송선로로서 코플라나 선로를 이용하여, 코플라나 선로와, 예를 들어 동축선로 사이의 천이(transition)가 비교적 간단하다.

그러나, 마이크로스트립 선로와 코플라나 선로는 전송 손실이 비교적 크다. 전송 거리가 긴 경우, 특히 낮은 전송 손실이 요구되는 경우에는, 마이크로스트립 선로와 코플라나 선로는 적당하지 않다.

다른 전송선로는 전송 손실이 낮은 공동(cavity) 도파관 또는 비방사성 유전체 도파관을 포함하고 있다. 그러나, 이들 도파관들을 아이솔레이터 등의 비가역 회로소자를 형성하는데에 사용하는 경우에, 아이솔레이터의 전체적인 크기가 대형화됨이 틀림없다. 한편, 마이크로스트립 선로 또는 코플라나 선로에 의해 형성되는 비가역 회로소자를 사용하는 경우에, 마이크로스트립 선로 또는 코플라나 선로와 공동 도파관 또는 비방사성 유전체 도파관 사이의 천이를 위해서는 선로 천이 소자가 필요하게 된다. 그 결과, 아이솔레이터의 전체적인 크기가 줄어들지 않으며, 변환 손실이 발생한다.

본 발명은 상술한 문제점들을 제거하거나 최소화시킨 비가역 회로소자를 제공하는 것이 가능하다.

도 1a 및 도 1b는 본 발명의 제 1 구현예에 따른 비가역 회로소자의 사시도이다.

도 2a 및 도 2b는 도 1a 및 도 1b에 도시된 선 A-A를 따라서 절단한 단면도로, 도 1a 및 도 1b에 도시된 비가역 회로소자의 자계 분포를 개략적으로 도시한다.

도 3a 내지 도 3c는 도 1a 및 도 1b에 도시된 비가역 회로소자의 다른 예의 단면도이다.

도 4a는 본 발명의 제 2 구현예에 따른 비가역 회로소자의 분해 사시도이다.

도 4b는 도 4a에 도시된 선 A-A를 따라서 절단한 비가역 회로소자의 단면도이다.

도 5a는 본 발명의 제 3 구현예에 따른 비가역 회로소자의 분해 사시도이다.

도 5b는 도 5a에 도시된 선 A-A를 따라서 절단한 비가역 회로소자의 단면도이다.

도 5c는 도 5a에 도시된 패턴과 다른 패턴을 가지고 있는 자성체 부재의 사시도이다.

도 6a는 본 발명의 제 4 구현예에 따른 비가역 회로소자의 사시도이다.

도 6b는 도 6a에 도시된 선 A-A를 따라서 절단한 비가역 회로소자의 단면도이다.

도 6c는 도 6a의 또 다른 변형예의 사시도이다.

도 7a 및 도 7b는 도 6a 및 도 6b에 도시된 선 A-A를 따라서 절단한 단면도로, 도 6a 및 도 6b에 도시된 비가역 회로소자의 자계 분포를 개략적으로 도시한다.

도 8a 내지 도 8c는 도 6a 및 도 6b에 도시된 비가역 회로소자의 다른 예의 단면도이다.

도 9a는 본 발명의 제 5 구현예에 따른 비가역 회로소자의 분해 사시도이다.

도 9b는 도 9a에 도시된 선 A-A를 따라서 절단한 비가역 회로소자의 단면도이다.

도 10은 본 발명의 제 6 구현예에 따른 아이솔레이터의 분해 사시도이다.

도 11a는 도 10에 도시된 아이솔레이터의 사시도이다.

도 11b는 도 10에 도시된 아이솔레이터의 단면도이다.

도 12는 본 발명의 제 7 구현예에 따른 아이솔레이터의 분해 사시도이다.

도 13a는 도 12에 도시된 아이솔레이터의 사시도이다.

도 13b는 도 12에 도시된 아이솔레이터의 단면도이다.

도 14는 비가역 회로특성을 가지고 있는 소자와 다른 회로소자와의 접속 구조를 도시한다.

도 15는 밀리미터파 레이다 모듈의 블록 선도이다.

<도면의 주요 부분에 대한 간단한 설명>

1 ... 자성체 부재 2a, 2b, 2c, 2d ... 도체막

3a, 3b ... 슬롯 4a, 4b ... 저항체막

5 ... 유전체 부재 10 ... 기판

11 ... 자석 12 ... 캡

13 ... 캐리어 14 ... 와이어

100 ... 아이솔레이터 101 ... 회로 소자

본원 출원인은 1996년 10월 11일에 공개되었던 일본 무심사 특허공개 8-265007호에서 평면 유전체 전송선로를 기술하는 특허 출원을 먼저 출원하였다. 이 평면 유전체 전송선로는 유전체 기판의 양 측면에 형성된 대향하는 슬롯(slot)을 포함하고 있으며, 상기 대향하는 슬롯들 사이에 있는 상기 유전체 기판과 상기 슬롯들이 상호 대향하는 영역을 전파 영역으로서 이용한다. 이 평면 유전체 전송선로는 전송 손실이 극히 작다. 본 발명은 이런 종류의 평면 유전체 선로를 이용하여, 평면 유전체 선로 그 자체에 의해 비가역 회로 특성을 발생시킨다.

본 발명의 한 특징에 따르면, 페라이트(ferrite) 자성 특성을 가지고 있는 기판의 양 측면에 형성되는 도체막; 상기 도체막 각각에서 상호 대향하게 형성되는 제 1 및 제 2 슬롯; 및 상기 기판의 한 측면에서 상기 대응하는 슬롯의 근처에 형성되는 적어도 1개의 저항체막을 포함하고 있는 비가역 회로소자가 구성된다. 상기 기판에 실질적으로 평행하게, 그리고 상기 제 1 및 제 2 슬롯에 실질적으로 수직하게 직류 자계를 상기 기판에 인가함으로써, 비가역 회로소자를 얻게 된다.

또한, 상기 기판은 유전체 부재이어도 되고, 상기 저항체막에 인접해 있는 상기 유전체 부재에 자성체 부재가 적층되어도 된다.

본 발명의 다른 특징에 따르면, 페라이트 자성 특성을 가지고 있는 기판의 양 측면에 형성되는 도체막; 상기 도체막 각각에서 상호 대향하게 형성되는 제 1 및 제 2 슬롯; 및 상기 기판에서 상기 제 1 및 제 2 슬롯 중의 적어도 한 슬롯의 근처에 형성되는 저항체막을 포함하고 있는 비가역 회로소자가 구성된다. 상기 기판에 실질적으로 수직하게 직류 자계를 상기 기판에 인가함으로써, 비가역 회로소자를 얻게 된다.

또한, 상기 기판은 유전체 부재이어도 되고, 상기 저항체막에 인접해 있는 상기 유전체 부재에 자성체 부재가 적층되어도 된다.

페라이트 자성 특성을 가지고 있는 상기 기판을 또한 소정의 유전율을 가지고 있는 유전체 부재로서 제공한다. 상기 제 1 및 제 2 슬롯은 상기 제 1 슬롯과 상기 제 2 슬롯 사이에 끼어 있는 기판의 내부를 전파 영역으로서 제공하는 평면 유전체 전송선로로서 작용한다. 특히, 상기 제 1 슬롯에서 상기 기판의 제 1 측면과 상기 제 2 슬롯에서 상기 기판의 제 2 측면으로부터 전자계파가 전반사되면서 전파되도록 상기 기판의 유전율과 두께가 정해진다. 따라서, 상기 제 1 및 제 2 슬롯은 전송 손실이 극히 작은 평면 유전체 전송선로로서 작용한다.

바람직하게, 페라이트 자성 특성을 가지고 있는 자성체 부재와 유전체 부재를 적층시킴으로써 기판이 형성되고, 상기 유전체 부재에는 상기 도체막을 형성한다. 이러한 구성으로, 비가역 회로소자와 유전체에 형성된 다른 평면회로와의 접속성이 극히 높다. 예를 들어, 평면 회로가 구성된 유전체 부재에 본 발명에 따른 비가역 회로소자를 설치하는 경우에, 유전체 부재에 형성된 평면 회로와 자성체 부재에 형성된 비가역 회로소자를 접속시키는 구조를 이용할 필요가 없다.

본 발명의 다른 특징에 따르면, 상호 대향하고 있는 제 1 및 제 2 슬롯을 형성하는 유전체 부재의 양 측면에 형성되는 도체막; 상기 유전체 부재 상에 적층되며 페라이트 자성 특성을 가지고 있는 자성체 부재; 및 상기 자성체 부재에서 상기 제 1 슬롯의 영역 및 상기 제 2 슬롯의 영역 중의 한 영역과 대향하게 형성되는 저항체막을 포함하고 있는 비가역 회로소자가 구성된다. 상기 유전체 부재와 상기 자성체 부재에 실질적으로 평행하게, 그리고 상기 제 1 및 제 2 슬롯에 실질적으로 수직하게 직류 자계를 상기 유전체 부재와 상기 자성체 부재에 인가함으로써, 비가역 회로소자를 얻게 된다.

상술한 바와 같이, 저항체막을 도체막으로부터 분리시키는 경우에도, 차단 방향으로 신호가 전파될 때에는 전파 모드의 전자계 분포가 저항체막쪽으로 국부된다(localize) (집중된다). 저항체막에 의해 전기력이 소비되고, 이에 의해 신호가 감쇠된다. 이러한 경우에, 슬롯을 형성하는데에 저항체막이 필요하지 않으므로, 저항체막의 패턴화가 간단해진다.

바람직하게, 상기 슬롯의 방향을 따라서 저항체막의 단부가 테이퍼(taper)된다. 전송 선로의 특성 임피던스(impedance)가 서서히 변화하고, 이에 의해 신호 반사가 억제된다.

본 발명의 다른 특징에 따르면, 상기 비가역 회로소자, 상기 기판의 주변을 피복함으로써 자로(magnetic path)를 형성하는 요크(yoke), 및 직류 자계를 발생시키는 자석을 포함하고 있는 비가역 회로장치가 구성된다. 이러한 구성으로, 기판, 자석 및 요크가 내부에서 일체화되어 소형의 아이솔레이터로서 사용가능한 비가역 회로장치를 얻게 된다.

본 발명의 또 다른 특징에 따르면, 상기 비가역 회로소자 또는 상기 비가역 회로장치를 포함하고 있는 송수신기를 구성한다.

본 발명의 그 외의 특징 및 이점은 첨부된 도면을 참조하여 본 발명의 구현예들의 하기 기술로부터 명확해질 것이다.

본 발명의 제 1 구현에에 따른 비가역 회로소자의 구성을 도 1a와 도 1b, 도 2a와 도 2b 및 도 3a 내지 도 3c를 참조하여 설명한다.

도 1a 및 도 1b는 2개의 다른 예를 도시하는 비가역 회로소자의 사시도이다. 페라이트 자성 특성을 가지고 있는 자성체 부재 1은 페라이트 또는 이트륨-철-가닛(yttrium-iron-garnet: YIG)을 포함하고 있다. 자성체 부재 1의 한쪽 표면(도 1a 및 도 1b에서 상면)에는 제 1 슬롯 3a를 가지고 있는 도체막 2a, 2b가 형성되고, 다른쪽 표면(도 1a 및 도 1b에서 바닥면)에는 제 2 슬롯 3b를 가지고 있는 도체막 2c, 2d가 형성된다. 도체막 2a, 2b의 상면에는 슬롯 3a의 양 측면에서 슬롯 3a를 따라서 저항체막 4a, 4b가 형성된다. 도 1a 및 도 1b에서, 저항체막 4a, 4b는 다른 형상을 가지고 있다. 도 1a에서, 슬롯으로부터 떨어져 있는 방향으로 저항체막 4a, 4b가 테이퍼된다. 도 1b에서, 슬롯으로부터 떨어져 있는 방향으로 저항체막 4a, 4b의 말단 가장자리가 발산한다. 도 1a 및 도 1b에 도시된 바와 같이, 자성체 부재 1에 대해서는 평행하게, 그리고 슬롯 3a, 3b에 대해서는 수직하게 외부 직류 자계 Ho를 인가한다.

상기 도체막 2a∼2d 및 자성체 부재 1은 평면 유전체 전송선로를 형성한다. 본 구현예에서는, 도 1a 및 도 1b에 도시된 바와 같이, 좌측 전방에서의 포트(port) #1 및 우측 후방에서의 포트 #2의 2개의 포트를 가지고 있는 비가역 회로소자로서 이 평면 유전체 전송선로를 사용한다.

도 2a 및 도 2b는 도 1a 및 도 1b에 도시된 선 A-A를 따라서 절단한 단면도로, 외부 직류 자계를 인가함으로써 평면 유전체 선로의 전파 모드(이하, "PDTL 모드"라 하고; 이 전파 모드는 JP8-265007호에 기술되어 있음)의 전자계 분포의 변화를 도시한다. 도 2a 및 도 2b에는 생략되어 있지만, 자성체 부재 1의 위와 아래의 각 측면으로부터 소정의 거리로 떨어져 있는 위치에서 차폐용 도체판을 자성체 부재 1에 평행하게 배치한다.

본 구현예에 있어서, 후방으로부터 전방까지(도 1a 및 도 1b에서 포트 #2로부터 포트 #1까지) 신호가 전파된다. 도 2a 및 도 2b를 다시 참조하면, 실선은 전계 분포를 나타내고, 파선은 자계 분포를 나타낸다. 직류 자계 Ho를 인가하지 않은 경우에는, 도 2a에 도시된 바와 같이 통상의 PDTL 모드로 신호가 전파된다. 직류 자계 Ho를 도 2b에 도시된 바와 같이 인가하는 경우에는, PDTL 모드의 전자계 분포가 도 2b에서 위를 향해서 끌어당겨져 있고, 전자계의 에너지가 저항체막이 형성되는 제 1 슬롯 부분에 집중된다. 그 결과, 저항체막 4a, 4b에 전류가 흐를 때에 전기력이 소비된다. 따라서, PDTL 모드에서의 신호는 대폭 감쇠된다. 반대로, 전방으로부터 후방까지(도 1a 및 도 1b에서 포트 #1로부터 포트 #2까지) 신호가 전파되는 경우에, PDTL 모드의 전자계 분포는 아래를 향해서 끌어당겨져 있다. 따라서, 저항체막 4a, 4b측에서 전자계 에너지의 분포는 드문드문하다. 그 결과, 저항체막 4a, 4b에 의해서 전기력의 소비는 억제되고, 상당한 감쇠없이 신호가 전파된다. 이러한 작용에 의해, 상기 소자를 포트 #1로부터 포트 #2까지 선택적으로 신호를 전파하는 아이솔레이터로서 사용하여도 된다. 직류 자계를 역방향으로 인가하는 경우, 직류 자계의 방향과 신호의 전파 방향에 따라서 정해지는 전파 모드의 전자계 분포의 국부 방향은 역방향이다. 그러므로, 아이솔레이터의 방향도 역이다.

도 1a에 도시된 바와 같이, 슬롯을 따라서 저항체막 4a, 4b의 단부는 테이퍼된다. 차단 방향으로 신호를 전파시키는 경우에, 전송선로의 특성 임피던스는 서서히 변화하고, 이에 의해 신호 반사가 억제된다. 신호를 전송 방향으로 전파시키는 경우에, 저항체막측에서 전자계의 에너지 밀도가 낮기 때문에, 저항체막에 의한 상당한 영향은 없어진다. 도 1b에 도시된 바와 같이, 저항체막의 폭을 점차적으로 증가시키는 경우에, 전송 방향으로 신호를 전파시킬 때에도 전송선로의 특성 임피던스는 서서히 변화한다. 그러므로, 저항체막에 의해 상당한 신호 반사가 발생하지 않을 것이다.

도 3a 내지 도 3c는 도 1a 및 도 1b에 도시된 비가역 회로소자의 다른 변형 구현예의 단면도이다. 이들 단면도들은 슬롯에 대해서 직교해 있다. 이들 구현예들의 저항체막은 도 1a 및 도 1b에 도시된 패턴과 동일한 평면 패턴을 가지고 있다. 도 3a에 도시된 구현예에 있어서, 자성체 부재 1의 표면에는 저항체막 4a, 4b가 형성되어 있고, 저항체막 4a, 4b에는 도체막 2a, 2b가 형성되어 있다. 도 3b에 도시된 구현예에 있어서, 저항체막 4a, 4b, 도체막 2a, 2b, 및 추가 저항체막 4a, 4b가 각각 이 순서대로 적층된다. 도 3a 및 도 3b에 도시된 바와 같이, 도체막과 저항체막을 함께 적층시키는 경우에도, 표피 효과에 의해서 전류 분포는 저항체막에 집중된다. 따라서, 전기력이 효율적으로 소비된다. 도 3c에 도시된 구현예에 있어서, 도체막 2a, 2b와 마찬가지로 동일 평면 상에 저항체막 4a, 4b가 형성된다.

이들 구현예들에 있어서, 슬롯의 양 측면에는 저항체막이 각각 형성되어 있다. 또한, 저항체막 4a 또는 4b 중의 하나의 저항체막만이 형성되어도 된다. 이러한 경우에, 차단 방향으로 신호가 전파될 때 저항체막 부분에서 전기력이 소비된다. 그러므로, 신호 전파가 차단된다.

다음으로, 본 발명의 제 2 구현예에 따른 비가역 회로소자의 구성을 도 4a 및 도 4b를 참조하여 설명한다. 도 4a는 비가역 회로소자의 분해 사시도이고, 도 4b는 비가역 회로소자의 조립 후에 도 4a의 선 A-A를 따라서 절단한 단면도이다. 유전체 부재 5의 한쪽 표면에는 제 1 슬롯 3a를 가지고 있는 도체막 2a, 2b가 형성되어 있고, 유전체 부재 5의 다른쪽 표면에는 제 1 슬롯 3a와 대향하고 있는 제 2 슬롯 3b를 가지고 있는 도체막 2c, 2d가 형성되어 있다. 도체막 2a, 2b의 상면에는 제 1 슬롯 3a의 양 측면에서 슬롯 3a를 따라서 저항체막 4a, 4b가 형성되어 있다. 도 4a 및 도 4b에서, 자성체 부재 1은 페라이트 자기 특성을 가지고 있고, 페라이트 또는 YIG를 포함하고 있다. 이 자성체 부재 1과 유전체 부재 5를 적층시켜, 기판을 형성한다. 기판에 평행하게 그리고 슬롯에 수직하게 외부 직류 자계 Ho를 기판에 인가한다. 따라서, 아이솔레이터로서 사용되는 비가역 회로소자를 얻게 된다.

상술한 바와 같이, 상기 비가역 회로소자는 유전체 부재에 형성된 평면 유전체 전송선로, 한쪽 표면의 슬롯 부분을 따라서 형성된 저항체막 및 저항체막에 적층되는 자성체 부재를 포함하고 있다. 이러한 구성으로, 차단 방향으로 신호가 전파될 때, 전파 모드의 전자계 분포는 저항체막측에 국부되고, 따라서 저항체막에서 전기력이 소비된다. 전송 방향으로 신호가 전파될 때에는, 유전체 부재 내에 대부분의 전자계 분포가 포함된다. 그러므로, 낮은 삽입 손실로 신호가 전송된다.

본 발명의 제 3 구현예에 따른 비가역 회로소자의 구성을 도 5a 내지 도 5c를 참조하여 설명한다. 도 5a는 비가역 회로소자의 분해 사시도이고, 도 5b는 비가역 회로소자의 조립 후에 도 5a의 선 A-A를 따라서 절단한 단면도이다. 도 5c는 도 5a에 도시된 자성체 부재와는 다른 패턴을 가지고 있는 자성체 부재의 사시도이다. 제 2 구현예에서와 마찬가지로, 유전체 부재 5의 한쪽 표면에는 제 1 슬롯 3a를 가지고 있는 도체막 2a, 2b가 형성되고, 유전체 부재 5의 다른쪽 표면에는 제 1 슬롯 3a와 대향하고 있는 제 2 슬롯 3b를 가지고 있는 도체막 2c, 2d가 형성된다. 본 구현예에 있어서, 유전체 부재 5에는 저항체막이 형성되지 않는다.

도 5a 내지 도 5c에서, 페라이트 자기 특성을 가지고 있는 자성체 부재 1은 페라이트 또는 YIG로 구성된다. 이 자성체 부재 1의 상면에는, 제 1 슬롯 3a에 대향하는 위치에 저항체막 4가 배치된다. 자성체 부재 1과 유전체 부재 5를 적층시켜, 기판을 형성한다. 기판에 평행하게 그리고 슬롯에 수직하게 외부 직류 자계 Ho를 기판에 인가한다. 따라서, 아이솔레이터로서 사용되는 비가역 회로소자가 구성된다.

상술한 바와 같이, 상기 비가역 회로소자는 유전체 부재와 자성체 부재가 적층된 기판에 형성된 평면 유전체 전송선로를 포함하고 있으며, 기판의 한쪽 표면의 슬롯과 저항체막은 그들 사이에 자성체 부재를 두고 상호 대향하고 있다. 이러한 구성으로, 차단 방향으로 신호가 전파될 때, 전파 모드의 전자계 분포는 자성체 부재측에 국부되고, 따라서 저항체막에서 전기력이 소비된다. 전송 방향으로 신호가 전파될 때에는, 유전체 부재 내에 거의 모든 전자계 분포가 포함된다. 그러므로, 낮은 삽입 손실로 신호가 전송된다.

차단 방향으로 신호를 입사시키는 경우에, 저항체막 4에 의해서 특성 임피던스는 변화된다. 도 5a 또는 도 5c에 도시된 바와 같이, 저항체막 4의 단부는 신호의 전파 방향으로 테이퍼된다. 차단 방향으로 신호를 전파시키는 경우에, 전송선로의 특성 임피던스는 서서히 변화되고, 이에 의해 신호 반사가 억제된다. 신호를 전송 방향으로 전파시키는 경우에, 저항체막측에서 전자계의 에너지 밀도가 낮기 때문에, 저항체막에 의한 상당한 영향은 없어진다.

본 발명의 제 4 구현예에 따른 비가역 회로소자의 구성을 도 6a 내지 도 6c, 도 7a 및 도 7b, 및 도 8a 내지 도 8c를 참조하여 설명한다.

도 6a는 비가역 회로소자의 사시도이고, 도 6b는 도 6a의 선 A-A를 따라서 절단한 단면도이다. 도 6a 및 도 6b에서, 페라이트 자기 특성을 가지고 있는 자성체 부재 1은 페라이트 또는 YIG로 구성된다. 이 자성체 부재 1의 한쪽 표면에는 제 1 슬롯 3a를 형성하는 도체막 2a, 2b가 형성되어 있고, 자성체 부재 1의 다른쪽 표면에는 제 1 슬롯 3a와 대향하고 있는 제 2 슬롯 3b를 형성하는 도체막 2c, 2d가 형성되어 있다. 도체막 2b의 표면에는 제 1 슬롯 3a를 따라서 저항체막 4a가 형성된다. 도체막 2d의 표면에는 제 2 슬롯 3b를 따라서 저항체막 4b가 형성된다. 자성체 부재 1에 수직하는 방향으로 외부 직류 자계 Ho를 인가한다.

도 7a 및 도 7b는 도 6a의 선 A-A를 따라서 절단한 단면도로, 외부 직류자계의 인가에 의해 발생되는 PDTL 모드의 전자계 분포의 변화를 설명한다. 본 구현예에 있어서, 후방으로부터 전방까지(도 6a에서 포트 #2로부터 포트 #1까지) 신호가 전파된다. 도 7a 및 도 7b에서, 실선은 전계 분포를 나타내고, 파선은 자계 분포를 나타낸다. 직류 자계 Ho를 인가하지 않은 경우에는, 도 7a에 도시된 바와 같이 통상의 PDTL 모드로 신호가 전파된다. 직류 자계 Ho를 도 7b에 도시된 바와 같이 인가하는 경우에는, PDTL 모드의 전자계 분포가 우측으로 끌어당겨져 있고, 전자계의 에너지는 저항체막이 형성되는 제 1 및 제 2 슬롯의 우측에 배치된 도체막에 집중된다. 그러므로, 저항체막 4a, 4b에 전류가 흐를 때에 전기력이 소비되어, PDTL 모드에서의 신호가 대폭 감쇠된다. 반대로, 전방으로부터 후방까지(도 6a에서 포트 #1로부터 포트 #2까지) 신호가 전파되는 경우에, PDTL 모드의 전자계 분포는 좌측으로 끌어당겨져 있고, 저항체막 4a, 4b측에서 전자계 에너지의 분포는 드문드문해진다. 그 결과, 저항체막 4a, 4b에 의해서 전기력의 소비는 억제되고, 상당한 감쇠없이 신호가 전파된다. 이러한 작용에 의해, 상기 소자를 포트 #1로부터 포트 #2까지의 방향으로 신호를 선택적으로 전파시키는 아이솔레이터로서 사용하여도 된다. 직류 자계를 역방향으로 인가하는 경우에, 직류 자계의 방향과 신호의 전파 방향에 따라서 정해지는 전파 모드의 전자계 분포의 국부 방향은 역방향이다. 그러므로, 아이솔레이터의 방향도 역이다.

도 6a 및 도 6b에 도시된 바와 같이, 슬롯을 따라서 저항체막 4a, 4b의 단부는 테이퍼된다. 차단 방향으로 신호를 전파시키는 경우에, 전송선로의 특성 임피던스는 서서히 변화하고, 이에 의해 신호 반사가 억제된다. 신호를 전송 방향으로 전파시키는 경우에, 저항체막측에서 전자계의 에너지 밀도가 낮기 때문에, 저항체막에 의한 상당한 영향은 없어진다. 도 6a에 도시된 바와 같이, 저항체막의 폭을 점차적으로 증가시키는 경우에, 전송 방향으로 신호를 전파시킬 때에도 전송선로의 특성 임피던스는 서서히 변화한다. 그러므로, 저항체막에 의해 상당한 신호 반사가 발생하지 않을 것이다.

도 8a 내지 도 8c는 도 6a 및 도 6b에 도시된 비가역 회로소자의 다른 구현예의 단면도이다. 이들 단면도들은 슬롯에 대해서 직교해 있다. 이들 구현예들의 저항체막은 도 6a에 도시된 패턴과 동일한 평면 패턴을 가지고 있다. 도 8a에 도시된 구현예에 있어서, 자성체 부재 1의 표면에는 저항체막 4a, 4b가 형성되어 있고, 저항체막 4a, 4b에는 도체막 2a, 2b가 형성되어 있다. 도 8b에 도시된 구현예에 있어서, 저항체막 4a, 4b, 도체막 2a, 2b 및 추가 저항체막 4a, 4b가 각각 이 순서대로 적층된다. 도 8a 및 도 8b에 도시된 이들 2개의 구현예들에서처럼, 도체막과 저항체막을 함께 적층시키는 경우에도, 표피 효과에 의해서 전류 분포는 저항체막에 집중된다. 따라서, 전기력이 효율적으로 소비된다. 도 8c에 도시된 구현예에 있어서, 도체막 2b, 2d와 마찬가지로 동일 평면 상에 저항체막 4a, 4b가 형성된다.

또한, 도 6c에 도시된 바와 같이, 저항체막 4a 및 4b 중의 1개의 저항체막만이 형성되어도 된다. 이러한 경우에, 차단 방향으로 신호가 전파될 때 저항체막 부분에서 전기력이 소비된다. 따라서, 신호 전파가 차단된다.

다음으로, 본 발명의 제 5 구현예에 따른 비가역 회로소자의 구성을 도 9a 및 도 9b를 참조하여 설명한다. 도 9a는 비가역 회로소자의 분해 사시도이고, 도 9b는 비가역 회로소자의 조립 후에 도 9a의 선 A-A를 따라서 절단한 비가역 회로소자의 단면도이다. 도 9a 및 도 9b에서, 유전체 부재 5의 한쪽 표면에는 제 1 슬롯 3a를 형성하는 도체막 2a, 2b가 형성되어 있고, 유전체 부재 5의 다른쪽 표면에는 제 1 슬롯 3a와 대향하고 있는 제 2 슬롯 3b를 형성하는 도체막 2c, 2d가 형성되어 있다. 도체막 2a, 2b의 한 측면이 되는 도체막 2b의 표면에는, 제 1 슬롯 3a를 따라서 저항체막 4a가 형성되어 있다. 도체막 2c, 2d의 한 측면이 되는 도체막 2d의 표면에는, 제 2 슬롯 3b를 따라서 저항체막 4b가 형성되어 있다. 페라이트 자기 특성을 가지고 있는 자성체 부재 1은 페라이트 또는 YIG로 구성된다. 이 자성체 부재 1과 유전체 부재 5를 적층시켜, 기판을 형성한다. 기판에 평행한 방향으로 외부 직류 자계 Ho를 인가하고, 이에 의해 아이솔레이터로서 사용가능한 비가역 회로소자를 얻게 된다.

상술한 바와 같이, 상기 비가역 회로소자는 유전체 부재에 형성된 평면 유전체 선로, 슬롯을 따라서 형성된 저항체막, 및 저항체막에 적층되는 자성체 부재를 포함하고 있다. 이러한 구성으로, 차단 방향으로 신호를 전파시킬 때, 전파 모드의 전자계 분포는 저항체막의 방향으로 국부되고, 따라서 저항체막에서 전기력이 소비된다. 전송 방향으로 신호가 전파될 때에는, 전자계 분포가 저항체막의 방향으로 드문드문해져서, 저항체막에 의해 전기력이 거의 소비되지 않는다. 그러므로, 낮은 삽입 손실로 신호가 전송된다.

이제까지 상술한 구현예들에 있어서, 비가역 회로소자를 형성하는 기본적인 구성성분의 부품들에 대해서만 설명하였다. 본 발명의 제 6구현예에 따른 비가역 회로장치, 즉 아이솔레이터의 구현예를 도 10, 도 11a 및 11b를 참조하여 설명한다.

도 10은 아이솔레이터 전체의 분해도이다. 기판 10은, 예를 들어 도 1a에 도시된 비가역 회로소자의 기판을 포함하고 있다. 또한, 기판 10으로서 도 1b 내지 도 5c에 도시된 구현예들의 어떠한 기판을 사용하여도 된다. 자석 11은 기판 10에 평행하게 그리고 슬롯에 수직하게 직류 자계를 인가한다. 캐리어(carrier) 13은 기판 10과 자석 11을 수용한다. 캐리어 13은 또한 자석 11의 요크로서도 사용되므로, 자성체 재료로서 형성된다. 캡(cap) 12는 상부를 피복한다.

도 11a는 도 10에 도시된 아이솔레이터의 사시도이고, 도 11b는 아이솔레이터의 단면도이다. 도 11a 및 도 11b를 참조하면, 캡 12가 캐리어 13보다 작으므로, 기판 10의 2개의 입출력 포트는 노출된다. 도 11b를 참조하면, 2개의 자석 11의 자극(magnetic pole)은 자석의 양 측면에 위치되고, 캐리어 13은 요크로서 사용된다. 상세히하면, 캐리어 13과 기판 10은 기판 10에 대해서 평행한 방향으로 직류 자계를 인가하는 자석 11의 자로를 구성한다.

기판 10의 도체막과 캐리어 13의 내면 사이의 거리 h1, 및 기판 10의 도체막과 갭 12의 내면 사이의 거리 h2는 도파관 내의 파장 λg의 1/2 이하로 설정된다. 그러므로, 기판 10과 캐리어 13 사이의 공간 및 기판 10과 갭 12 사이의 공간에서 평행 평판 모드의 불필요한 전자계가 여기되지 않을 것이다. 기판 10의 도체막들간의 두께 t는 기판 10에서 파장의 1/2 이하로 설정된다. 그러므로, 기판 10에서 평행 평판 모드의 불필요한 전자계가 여기될 것이다. 평행한 도체막들 사이에서 자성체 부재 또는 유전체 부재의 비유전율 εr은, 예를 들어 15로 설정된다. 20㎓ 대역에서 아이솔레이터를 사용하는 경우에, 두께 t는 1㎜ 이하로 설정한다.　

본 발명의 제 7구현예에 따른 아이솔레이터의 구성을 도 12, 도 13a 및 13b를 참조하여 설명한다. 이 아이솔레이터는 기판에 대해서 수직한 방향으로 직류 자계를 인가함으로써 작동한다.

도 12는 아이솔레이터 전체의 분해 사시도이다. 기판 10은, 예를 들어 도 6a 및 6b에 도시된 비가역 회로소자의 기판을 포함하고 있다. 또한, 기판 10으로서 도 8a 내지 9b에 도시된 구현예들의 어떠한 기판을 사용하여도 된다. 자석 11은 기판 10 대해서 수직한 방향으로 직류 자계를 인가한다. 캐리어 13은 기판 10과 하부 자석 11을 그 자리에서 수용한다. 캡 12는 상부 자석 11을 그 자리에서 수용하고, 캐리어 13을 피복한다. 캐리어 13 및 캡 12는 자석 11의 요크로서도 사용되므로, 자성체 재료로서 형성된다.

도 13a는 상기 아이솔레이터의 사시도이고, 도 13b는 상기 아이솔레이터의 단면도이다. 도 13b를 참조하면, 2개의 자석 11의 자극은 자석의 양 측면에 위치되고, 캐리어 13 및 캡 12는 자석 11의 요크로서 작동한다. 상세히하면, 캐리어 13, 캡 12 및 기판 10은 기판 10에 대해서 수직한 방향으로 직류 자계를 인가하는 자석 11의 자로를 구성한다.

기판 10의 도체막과 캐리어 13의 내면 사이의 거리 h1, 및 기판 10의 도체막과 갭 12의 내면 사이의 거리 h2는 도파관 내의 파장 λg의 1/2 이하로 설정된다. 또한, 기판 10의 도체막들간의 두께 t는 기판 10에서 파장의 1/2 이하로 설정된다. 그러므로, 기판 10의 상부와 캐리어 13 사이, 기판 10의 바닥과 캡 12 사이 및 기판 10의 상부 도체막과 바닥 도체막 사이에서 불필요한 평행 평판 모드가 여기되지 않을 것이다.

이상에서 기술한 아이솔레이터 등의 비가역 회로 특성을 가지고 있는 소자를 사용하여 고주파 회로를 구성하는 경우, 비가역 회로 특성을 가지고 있는 기판의 도체막 부분을 전극으로서 사용하고, 이 전극을 다른 회로소자의 전극에 전기적으로 접속시켜도 된다. 예를 들어, 도 14에 도시된 바와 같이, 아이솔레이터 100과 다른 회로소자 101은 공용 기판에 함께 실장되고, 또한 이들은 와이어(wire) 14에 의해 접합된다.

상기 아이솔레이터가 형성된 송수신기의 구현예로서 밀리미터파 레이다 모듈(millimeter-wave radar module)을 도 15를 참조하여 설명한다.

도 15는 송수신기 전체의 블록 선도이다. 계속해서 도 15를 참조하면, 오실레이터(oscillator)는 송신 신호를 발생시킨다. 아이솔레이터가 신호를 한쪽 방향으로 전파시키므로, 이 신호는 역방향으로 전파되지 않고, 다시 오실레이터측으로 되돌아올 것이다. 서큘레이터(circulator)는 송신 신호를 안테나(antenna)로 향하게 하고, 안테나로부터 믹서(mixer)에 수신 신호를 전파시킨다. 안테나는 전자 방사로서 송신 신호를 송신하고, 물체로부터 반사파를 수신한다. 2개의 커플러 (coupler) 중의 하나의 커플러는 아이솔레이터의 출력 신호와 결합됨으로써 국부 신호를 추출한다. 다른 커플러는 국부 신호와 수신 신호를 혼합하고, 이렇게 얻어진 신호를 믹서에 송신한다. 이 믹서는, 비선형 소자로서 국부 신호와 수신 신호간의 차이가 되는 주파수 성분을 가지고 있는 조화파(harmonic wave)를 생성시킨다.

상기 밀리미터파 레이다 모듈을 사용하는 콘트롤러(controller)는 오실레이터의 발진 신호를 주기적으로 변조하여, 국부 신호와 수신 신호간의 차이 주파수를 토대로하여 물체에서의 거리 및 상대 속도를 그의 시간을 변화시키면서 측정한다.

상기 밀리미터파 레이다 모듈의 전송선로는 유전체 부재에 형성되는 PDTL 모드의 선로를 포함하고 있다. 각 회로소자는 유전체 부재에 일체적으로 실장되어 있다. 예를 들어, 유전체 부재에 페라이트 기판을 소정의 위치에 적층시키고, 이에 의해 도 4a 및 도 4b 또는 도 5a 내지 도 5c에 도시된 바와 같은 아이솔레이터를 구성한다.

본 발명에 따르면, 제 1 슬롯에서 기판의 제 1 측면과 제 2 슬롯에서 기판의 제 2 측면으로부터 전자파가 전반사되면서 전파되도록, 기판의 유전율과 두께가 정해진다. 따라서, 전송 손실이 극히 작은 평면 유전체 전송선로의 특성을 활용하여, 소형의 비가역 회로소자를 사용하게 된다.

또한, 본 발명에 따르면, 비가역 회로소자와 유전체에 형성된 다른 평면회로와의 접속성이 극히 높다. 예를 들어, 평면 회로가 구성된 유전체 부재에 본 발명에 따른 비가역 회로소자를 설치하는 경우에, 유전체 부재에 형성된 평면 회로와 자성체 부재에 형성된 비가역 회로소자를 접속시키는 구조를 이용할 필요가 없다.

부가하여, 본 발명에 따르면, 저항체막이 도체막으로부터 분리되는 경우에도, 슬롯을 형성하는데에 저항체막이 필요하지 않으므로, 저항체막의 패턴화가 간단해진다.

또한, 본 발명에 따르면, 슬롯의 방향을 따라서 저항체막의 단부가 테이퍼된다. 전송 선로의 특성 임피던스는 서서히 변화하고, 이에 의해 신호 반사가 억제된다.

본 발명에 따르면, 기판, 자석 및 요크가 내부에서 일체화되어 소형의 아이솔레이터로서 사용가능한 비가역 회로장치를 얻게 된다.

본 발명에 따르면, 소형으로 비가역성이 우수한 비가역 회로소자 또는 비가역 회로장치를 포함하고 있는 소형의 송수신기를 얻게 된다.

이제까지 상술한 바와 같이, 본 발명은 본 발명의 특정 구현에들에 대해서만 기술하였지만, 그 외의 수많은 변화, 변형 및 용도가 가능하다는 것이 당업자들에게는 명확할 것이다. 그러므로, 본 발명은 본 명세서에 기술된 특정한 구현예들로만 한정되는 것은 아니다.

Claims (9)

1. 페라이트(ferrite) 자성 특성을 가지고 있는 기판의 양 측면에 형성되는 도체막;

   상기 도체막 각각에서 상호 대향하게 형성되는 제 1 및 제 2 슬롯; 및

   상기 기판의 한 측면 상의 상기 슬롯의 적어도 한 부분의 근처에 형성되는 저항체막을 포함하고 있는 비가역 회로소자로서,

   상기 비가역 회로소자는 상기 기판에 실질적으로 평행하게, 그리고 상기 제 1 및 제 2 슬롯에 실질적으로 수직한 방향으로 상기 기판에 인가되는 직류 자계를 수신하기에 적합하게 구성되는 것을 특징으로 하는 비가역 회로소자.
2. 제 1 항에 있어서, 상기 기판은 페라이트 자성 특성을 가지고 있는 자성체 부재, 및 상기 자성체 부재와 함께 적층되는 유전체 부재를 포함하고 있고;

   상기 도체막은 상기 유전체 부재에 형성되는 것을 특징으로 하는 비가역 회로소자.
3. 페라이트 자성 특성을 가지고 있는 기판의 양 측면에 형성되는 도체막;

   상기 도체막 각각에서 상호 대향하게 형성되는 제 1 및 제 2 슬롯; 및

   상기 기판에서 상기 제 1 및 제 2 슬롯 중의 적어도 한 슬롯의 한 측의 적어도 한 부분의 근처에 형성되는 저항체막을 포함하고 있는 비가역 회로소자로서,

   상기 비가역 회로소자는 상기 기판에 실질적으로 수직한 방향으로 상기 기판에 인가되는 직류 자계를 수신하기에 적합하게 구성되는 것을 특징으로 하는 비가역 회로소자.
4. 제 3 항에 있어서, 상기 기판은 페라이트 자성 특성을 가지고 있는 자성체 부재 및 상기 자성체 부재와 함께 적층되는 유전체 부재를 포함하고 있고;

   상기 도체막은 상기 유전체 부재에 형성되는 것을 특징으로 하는 비가역 회로소자.
5. 유전체 부재의 양 측면에 형성되는 도체막;

   상기 도체막 각각에서 상호 대향하게 형성되는 제 1 및 제 2 슬롯;

   페라이트 자성 특성을 가지고 있는 자성체 부재;

   상기 자성체 부재에서 상기 제 1 슬롯의 영역 및 상기 제 2 슬롯의 영역 중의 한 영역과 대향하게 형성되는 저항체막; 및

   상기 자성체 부재와 상기 유전체 부재를 함께 적층시켜 형성되는 기판을 포함하고 있는 비가역 회로소자로서,

   상기 비가역 회로소자는 상기 유전체 부재와 상기 자성체 부재에 실질적으로 평행하게, 그리고 상기 제 1 및 제 2 슬롯에 실질적으로 수직한 방향으로 상기 유전체 부재와 상기 자성체 부재로 형성된 상기 기판에 인가되는 직류 자계를 수신하기에 적합하게 구성되는 것을 특징으로 하는 비가역 회로소자.
6. 제 1 항 내지 제 5 항 중의 어느 한 항에 있어서, 상기 슬롯의 방향을 따라서 상기 저항체막의 단부가 테이퍼(taper)되는 것을 특징으로 하는 비가역 회로소자.
7. 청구항 1 내지 청구항 5 중의 어느 한 항에 기재된 비가역 회로소자;

   상기 직류 자계의 자로(magnetic path)를 형성하고, 상기 기판의 주변을 피복하는 요크(yoke); 및

   상기 직류 자계를 발생시키는 자석을 포함하고 있는 것을 특징으로 하는 비가역 회로장치.
8. 송신기 및 수신기 중의 하나; 및

   상기 송신기 및 수신기 중의 하나에 접속되는 청구항 1 내지 청구항 5 중의 어느 한 항에 기재된 비가역 회로소자 및 청구항 7에 기재된 비가역 회로장치를 포함하고 있는 것을 특징으로 하는 통신 장치.
9. 송신기 및 수신기 중의 하나; 및

   상기 송신기 및 수신기 중의 하나에 접속되는 청구항 6에 기재된 비가역 회로소자를 포함하고 있는 것을 특징으로 하는 통신 장치.