KR20000052588A - 반도체 장치 - Google Patents

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KR20000052588A
KR20000052588A KR1019990063158A KR19990063158A KR20000052588A KR 20000052588 A KR20000052588 A KR 20000052588A KR 1019990063158 A KR1019990063158 A KR 1019990063158A KR 19990063158 A KR19990063158 A KR 19990063158A KR 20000052588 A KR20000052588 A KR 20000052588A
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하야시준이찌
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가네꼬 히사시
닛본 덴기 가부시끼가이샤
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Abstract

프리차지 스탠바이 시(時)나 셀프 리프레시 시 등의 기간에 저 소비 전류를 더욱 도모할 수 있는 반도체 장치를 제공한다.
반도체 장치는, 기준 주파수를 가진 기준 클럭 CKin과 기준 주파수로부터 생성되는 동기 신호를 비교하는 위상 비교기(104)와, 위상 비교기(104)에 의한 비교 결과에 응답하여 동기 신호의 지연을 제어하는 지연 제어계(102, 103, 105)를 가진 PLL 회로를 구비한다. 이 반도체 장치는, 기준 클럭 CKin을 중단하여 위상 비교기(104)에 입력하는 입력 회로(101)를 구비하고 있으며, 입력 회로(101)는 소정의 신호 SA에 응답하여 위상 비교기(104)로의 기준 클럭 CKin의 입력을 정지시킨다.

Description

반도체 장치{SEMICONDUCTOR DEVICE}
본 발명은 데이터 전송에 필요한 클럭의 위상 동기를 행하는 페이즈 로크 루프(Phase Lock Loop: PLL)에 관한 것으로서, 특히 저 소비 전류가 가능한 기능을 부가한 PLL 회로를 구비한 반도체 장치에 관한 것이다.
디지털 PLL 회로는, 기준 주파수를 가진 기준 클럭으로부터, 기준 주파수를 체배하여 기준 클럭과 동기한 동기 신호를 생성하는 기능을 가진다. 도 5는 종래의 디지털 PLL 회로를 구비한 반도체 장치의 구성을 도시한 블록도이다.
반도체 장치는, 디지털 PLL 회로와, 외부 클럭 CK로부터 내부 기준 클럭 CKin을 생성하여 디지털 PLL 회로에 공급하는 입력 회로(101)를 가진다. 이 PLL 회로는, 딜레이 라인(102), 타이밍 생성 회로(103), 위상 비교기(104), 및 딜레이 제어 회로(105)를 가진다.
딜레이 라인(102)은, 기준 클럭 CKin에 소정의 딜레이값을 부가하여 출력 회로 (도시 생략)에 출력한다. 타이밍 생성 회로(103)는 딜레이 제어용 이네이블 신호 EN을 소정의 타이밍으로 출력함과 함께, 위상 비교 이네이블 신호 FCE를 일정한 비교 사이클 T1 (도 6)마다 출력한다. 위상 비교기(104)는, 위상 비교 이네이블 신호 FCE를 받아, 기준 클럭 CKin과 귀환 클럭 FBC의 위상을 비교하여 위상 비교 신호 PCS를 출력한다.
딜레이 제어 회로(105)는, 위상 비교 신호 PCS를 받아 그 위상 비교 결과를 기초로 이네이블 신호 EN의 타이밍을 맞추어 딜레이 제어 신호 DCO를 출력하고, 귀환 클럭 FBC의 타이밍이 빠르면 딜레이 라인(102)을 지체시키고, 귀환 클럭 FBC의 타이밍이 늦으면 딜레이 라인(102)을 빠르게 한다. 이에 의해, 귀환 클럭 FBC을 기준 클럭 CKin에 일치시켜서 로크한다. 로크 후에는, 딜레이 라인(102)에 의해 귀환 클럭 FBC를 빠르게 하는 동작과 지체시키는 동작을 교대로 반복한다.
도 6은, 도 5에 도시한 종래의 반도체 장치에서의 동작 타이밍 파형을 도시한 타이밍 차트이다. 도 6에서는, 비교 사이클 T1이 기준 클럭 CKin의 4 클럭분으로 설정되어 있으며, 비교 사이클 T1 이내에 딜레이 제어 신호 DCO가 출력되어, 딜레이 라인(102)의 전환 동작이 실행된다. 이 반도체 장치에서는, 위상 비교 이네이블 신호 FCE가 기준 클럭 CKin의 4 클럭마다 타이밍 생성 회로(103)로부터 출력되는 동작과, 딜레이 제어 신호 DCO가 비교 사이클 T1 이내에 딜레이 제어 회로(105)로부터 출력되는 동작이 연속하여 실행된다.
예를 들면, PLL 회로가 DRAM(Dynamic Random Access Memory)에 탑재된 경우, 상기 출력 동작은, 로크 후에서의 프리차지 스탠바이나 셀프 리프레시를 나타내는 신호 SA의 출력 시에도, 통상 동작 시와 마찬가지로 실시된다. DRAM의 경우, 기록 동작과 판독 동작이 통상 동작이라고 하면, 프리차지 스탠바이 시나 셀프 리프레시 시는, 기록/판독 중의 어느 동작도 행하지 않는 소비 전류의 저감 기간이며, 소비 전류의 저감을 더욱 기대할 수 있다. 예를 들면, 전지를 전원으로서 사용할 수 있는 노트형 퍼스널 컴퓨터를 살펴보면, 기록 등의 통상 동작이 행해지지 않고 전류의 소비가 거의 없는 기간에서는, 저 소비 전류를 더욱 도모함으로써 전지의 수명을 연장시킬 수 있다.
최근에는, DRAM을 구비한 반도체 장치에서도, 정확한 데이터 전송의 요청에 따라 디지털 PLL 회로를 탑재하는 예가 증가하는 추세이다. 이러한 상황 하에서, 디지털 PLL 회로에서는, 로크에 필요한 시간의 단축화나 지터 저감 성능의 향상 등에 관한 대책은 일반적으로 행해지고 있으나, 상술한 바와 같이, 스펙에 의해 저 소비 전류를 더욱 기대할 수 있는 기간에서도 통상대로의 동작이 행해지고, 아무런 대책도 실시되고 있지 않다.
본 발명은, 이러한 점을 감안하여, 프리차지 스탠바이 시나 셀프 리프레시 시 등의 기간에 저 소비 전류를 더욱 도모할 수 있는 반도체 장치를 제공하는 것을 목적으로 한다.
상기한 목적을 달성하기 위해, 본 발명의 반도체 장치는, 기준 주파수를 가진 기준 클럭과 상기 기준 주파수로부터 생성되는 동기 신호를 비교하는 위상 비교 회로, 및 상기 위상 비교 회로에 의한 비교 결과에 응답하여 상기 동기 신호의 지연을 제어하는 지연 제어계를 가진 PLL 회로를 구비한 반도체 장치에 있어서,
상기 기준 클럭을 중단하여 상기 위상 비교 회로에 입력하는 입력 회로를 구비하고, 상기 입력 회로는, 소정의 신호에 응답하여 상기 위상 비교 회로로의 기준 클럭의 입력을 정지시키는 것을 특징으로 한다.
본 발명의 반도체 장치에서는, 소정의 신호, 예를 들어 클럭 후에서의 프리차지 스탠바이를 위한 신호에 응답하여 기준 클럭의 입력을 정지시킴으로써, PLL 회로 자체를 정지시킬 수 있다. 이에 의해, 프리차지 스탠바이 시 등의 기간에 저 소비 전류를 더욱 도모할 수 있다.
여기서, 상기 소정의 신호는, 메모리 회로의 프리차지 스탠바이를 나타내는 신호 또는 셀프 리프레시를 나타내는 신호를 포함하는 것이 바람직하다. 이 경우, 프리차지 스탠바이 시 또는 셀프 리프레시 시에 전체의 소비 전류를 저감시켜, 저 소비 전류를 더욱 도모할 수 있다.
바람직하게는, 상기 기준 클럭의 입력 정지 중에 주기적으로 별도의 기준 클럭을 공급하여 PLL 회로를 동작시킨다. 이에 의해, 예를 들면, 프리차지 스탠바이 기간이나 셀프 리프레시 기간이 길어질 때에 PLL 회로를 동작시킬 수 있으므로, 동기 신호의 기준 클럭에 대한 어긋남이 커지는 문제점을 회피할 수 있다.
본 발명의 반도체 장치는, 기준 주파수를 가진 기준 클럭과 상기 기준 주파수로부터 생성되는 동기 신호를 비교하는 위상 비교 회로, 및 상기 위상 비교 회로에 의한 비교 결과에 응답하여 상기 동기 신호의 지연을 제어하는 지연 제어계를 가진 PLL 회로를 구비한 반도체 장치에 있어서,
상기 지연 제어계가, 상기 위상 비교 회로로의 상기 동기 신호의 귀환분의 로크 후에는 상기 로크 전에서의 제1 비교 사이클보다 긴 제2 비교 사이클로 상기 위상 비교 회로의 동작 허가 신호를 출력하는 것을 특징으로 한다.
본 발명의 반도체 장치에서는, 로크 후에서의 다음 회의 위상 비교까지의 시간을 로크 전보다 연장시킬 수 있으므로, 그 동안의 소비 전류를 저감시킬 수 있다. 따라서, 로크 후에 도래하는 프리차지 스탠바이 시 등의 특정 기간에 저 소비 전류를 더욱 도모할 수 있다.
또한, 상기 지연 제어계가, 복수의 타이밍 카운터를 가지며, 상기 타이밍 카운터의 전환에 의해 상기 제1 및 제2 비교 사이클을 전환하는 것이 바람직하다. 이 경우, 타이밍 카운터의 전환으로 제1 및 제2 비교 사이클을 원활하게 전환할 수 있다.
상기 지연 제어계는, 상기 제2 비교 사이클로 전환하고 나서 상기 동기 신호의 귀환분의 어긋남이 소정치 이상으로 커졌을 때 상기 제2 비교 사이클을 상기 제1 비교 사이클로 전환하는 것이 바람직하다. 이 경우, 동기 신호의 어긋남이 소정치 이상으로 커진 시점에서, 제2 비교 사이클을 제1 비교 사이클로 되돌려서 동기 신호에 대한 보정을 신속하게 행할 수 있다.
도 1은 본 발명의 제1 실시예에서의 디지털 PLL 회로를 구비한 반도체 장치의 구성을 도시한 블록도.
도 2는 제1 실시예에서의 반도체 장치에서의 디지털 PLL 회로의 동작 타이밍 파형을 도시한 타이밍 차트.
도 3은 본 발명의 제2 실시예에서의 디지털 PLL 회로를 구비한 반도체 장치의 구성을 도시한 블록도.
도 4는 제2 실시예에서의 동작 타이밍 파형을 도시한 타이밍 차트.
도 5는 종래의 디지털 PLL 회로를 구비한 반도체 장치의 구성을 도시한 블록도.
도 6은 도 5에 도시한 종래의 반도체 장치에서의 동작 타이밍 파형을 도시한 타이밍 차트.
<도면의 주요 부분에 대한 부호의 설명>
101 : 입력 회로
102 : 딜레이 라인
103 : 타이밍 생성 회로
104 : 위상 비교기
105 : 딜레이 제어 회로
201 : 클럭 정지 회로
CKin : 기준 클럭
DCO : 딜레이 제어 신호
EN : 이네이블 신호
FBC : 귀환 클럭
FCE : 위상 비교 이네이블 신호
LS : 로크 신호
PCS : 위상 비교 신호
PS : 초단 정지 신호
T1, T2 : 비교 사이클
도면을 참조하여 본 발명을 더욱 상세히 설명한다. 도 1은, 본 발명의 제1 실시예에서의 디지털 PLL 회로를 구비한 반도체 장치의 구성을 도시한 블록도이다. 본 실시예에서는, 디지털 PLL 회로가 위상 동기에서의 딜레이의 전환을 행하기 때문에, 디지털 PLL 회로를 디지털 DLL(Delayed Locked Loop) 회로라고도 한다.
본 실시예에서의 반도체 장치는, 디지털 PLL 회로와, 외부 클럭 CK로부터 내부 기준 클럭 (기준 클럭) CKin을 생성하여 디지털 PLL 회로에 공급하는 입력 회로(101)와, 클럭 정지 회로(201)를 가진다. PLL 회로는, 기준 주파수를 가진 기준 클럭 CKin와 기준 주파수로부터 생성되는 동기 신호를 비교하는 위상 비교기(104)와, 위상 비교기(104)에 의한 비교 결과에 응답하여 동기 신호의 지연을 제어하는 지연 제어계를 가지며, 지연 제어계는, 딜레이 라인(102)과, 타이밍 생성 회로(103)와, 딜레이 제어 회로(105)를 가진다.
딜레인 라인(102)은, 소정의 지연 (딜레이)값을 기준 클럭 CKin에 부가하여 동기 신호로서 외부 출력으로서 출력한다. 타이밍 생성 회로(103)는, 이네이블 신호 EN을 소정의 타이밍으로 출력함과 함께, 위상 비교 이네이블 신호 FCE를 비교 사이클 T1마다 출력한다. 위상 비교기(104)는, 위상 비교 이네이블 신호 FCE를 받아, 기준 클럭 CKin과, 동기 신호의 귀환분 (귀환 클럭) FBC와의 위상을 비교하여 그 결과를 위상 비교 신호 PCS로서 출력한다.
딜레이 제어 회로(105)는, 타이밍 생성 회로(103)로부터의 이네이블 신호 EN와 위상 비교기(104)로부터의 위상 비교 신호 PCS를 받아 딜레이 라인(102)을 제어한다. 즉, 딜레이 제어 회로(105)는, 위상 비교 신호 PCS와 딜레이 제어용 이네이블 신호 EN을 받아, 위상 비교 결과를 기초로 이네이블 신호 EN의 타이밍에 맞추어 딜레이 제어 신호 DCO를 딜레이 라인(102)에 출력한다. 이에 의해, 귀환 클럭 FBC가 빠른 경우에는 딜레이 라인(102)을 지체시키고, 귀환 클럭 FBC가 늦은 경우에는 딜레이 라인(102)을 빠르게 하여, 귀환 클럭 FBC, 즉 동기 신호를 기준 클럭 CKin에 일치 (로크)시키고, 로크 후에는 딜레이 라인(102)을 빠르게 하는 동작과 지연시키는 동작을 교대로 반복한다. 이에 의해, 디지털 PLL 회로에서는, 비교 사이클 T1마다 위상 비교와 딜레이 제어를 반복한다.
클럭 정지 회로(201)는, 귀환 클럭 FBC의 로크 후에서의 프리차지 스탠바이 시 또는 셀프 리프레시 마다, 초단 정지 신호 PS를 출력하여 입력 회로(101)를 정지시킨다. 이에 의해, 입력 회로(101) 동작분의 전류가 삭감되며, 또한 디지털 PLL 회로에 기준 클럭 CKin이 입력되지 않고 디지털 PLL 회로가 정지됨으로써, 정지 중의 동작 전류가 다시 저감된다. 클럭 정지 회로(201)는, 프리차지 스탠바이 시 또는 셀프 리프레시 시에서 벗어난 시점에서 초단 정지 신호 PS의 출력을 정지하고, 다시 입력 회로(101)를 동작시켜 통상의 PLL 동작을 행하게 한다. 이와 같이, 로크 후, 입력 회로(101)를 정지함으로써, 위상을 비교하는 타이밍인 비교 사이클 T1의 간격은 통상 동작 시보다 넓어진다. 위상 비교 후, 딜레이 라인(102)에 의해 딜레이값이 전환되고나서 다음 회의 위상 비교를 행할 때까지는 디지털 PLL 회로는 동작하지 않으므로, 그 동안의 동작 전류가 감소된다.
본 실시예에서는, 딜레이 제어 회로(105)에게 로크 상태를 모니터시키고, 귀환 로크 FBC를 기준 클럭 CKin으로 로크한 시점에서 로크 신호 LS를 클럭 정지 회로(201)에 출력하는 설정으로 하고 있다. 로크 상태를 모니터하는 기능은, 위상 비교기(104)에 갖출 수도 있다.
클럭 정지 회로(201)는, 클럭 신호 LS를 수취하면 액티브 상태로 되며, 프리차지 스탠바이 시 또는 셀프 리프레시 시를 나타내는 신호 SA의 입력 시에, 초단 정지 신호 PS를 클럭 입력 회로(101)에 출력한다. 초단 정지 신호 PS의 입력에 응답하여 입력 회로(101)가 정지하면, 딜레이 라인(102), 타이밍 생성 회로(103) 및 위상 비교기(104)로의 기준 클럭 CKin의 공급이 정지하고, 딜레이 라인(102)으로부터의 귀환 클럭 FBC이 정지한다. 이 때문에, 각 이네이블 신호 FCE, EN가 출력되지 않게 되므로, 디지털 PLL 회로는 그 상태를 유지한 채로 정지한다. 따라서, 입력 회로(101)의 동작분 및 디지털 PLL 회로분의 소비 전류가 저감된다.
도 2는 클럭 정지 회로(201)가 부가된 반도체 장치에서의 디지털 PLL 회로의 동작 타이밍 파형을 도시한 타이밍 차트이다. 여기서, 비교 사이클 T1은, 도 6의 경우와 마찬가지로, 기준 클럭 CKin의 4 클럭분으로서 설정된다.
귀환 클럭 FBC의 로크 후에, 클럭 정지 회로(201)에 프리차지 스탠바이 또는 셀프 리프레시 신호 SA가 입력되면, 초단 정지 신호 PS의 출력에 의해 입력 회로(101)가 정지하고, 디지털 PLL 회로로의 기준 클럭 CKin의 공급이 정지한다. 이에 의해, 비교 사이클 T1분의 예를 들면 0번째의 클럭이 입력될 때까지, 위상 비교 이네이블 신호 FCE는 출력되지 않는다. 이것과 마찬가지로, 딜레이 제어 회로(105)로의 이네이블 신호 EN 등의 각 이네이블 신호가 출력되지 않고, 디지털 PLL 회로는 그 상태를 유지한 채로 정지한다.
이 후, 프리차지 스탠바이 시 또는 셀프 리프레시 시를 벗어나면, 클럭 정지 회로(201)가 초단 정지 신호 PS의 출력을 정지함으로써, 입력 회로(101)가 다시 동작을 개시하여 기준 클럭 CKin을 공급하므로, PLL 회로가 통상 동작을 개시한다.
그런데, 프리차지 스탠바이 기간이나 셀프 리프레시 기간이 길어서, 디지털 PLL 회로의 정지 중에 귀환 클럭 FBC의 어긋남이 커질 우려가 있는 경우, 예를 들면 전용 카운터를 설치하여 기준 클럭 CKin과는 상이한 클럭을 사용하는 등에 의해, 클럭 정지 회로(201)에 다음의 기능을 부가할 수 있다. 즉, 프리차지 스탠바이 기간이나 셀프 리프레시 기간 중, 즉 기준 클럭 CKin의 입력 정지 중에 일정 간격마다 일정 시간만큼 (주기적으로) 별도의 기준 클럭을 공급하여 디지털 PLL 회로를 동작시켜, 귀환 클럭 FBC에 보정을 가하는 구성으로 할 수 있다.
혹은, 프리차지 스탠바이 기간이나 셀프 리프레시 기간이 길어서, 디지털 PLL 회로의 정지 중에 귀환 클럭 FBC의 어긋남이 커질 우려가 있는 경우, 곧바로 초단 정지 신호 PS의 출력을 정지하여 입력 회로(101)를 동작시켜서, PLL 회로의 동작을 통상 상태로 되돌리는 구성으로 할 수도 있다. 그 경우, 디지털 PLL 회로는, 실제로는 프리차지 스탠바이 기간 중에 완전히 정지시키는 것이 아니라, 일정 간격으로 동작시킨다. 이로써, 이 동안에 기준 클럭 CKin과 귀환 클럭 FBC의 위상 비교를 행한다. 이 때에, 기준 클럭 CKin과의 어긋남분을 검지하는 회로를 별도로 마련해 두어, 귀환 클럭 FBC의 어긋남폭이 일정값을 초과한 시점에서 전용 신호를 출력하고, 이 신호에 따라 통상 상태로 복귀한다.
이상과 같이, 본 실시예에 따르면, 입력 회로(101)의 정지 기간 중엔 기준 클럭 CKin이 공급되지 않고 디지털 PLL 회로를 정지시킬 수 있다. 이에 의해, 프리차지 스탠바이 시 등의 기간에 저 소비 전류를 더욱 도모할 수 있다. 그리고, 프리차지 스탠바이 신호 또는 셀프 리프레시 신호 SA의 공급 기간을 경과한 시점에서, 입력 회로(101)를 다시 동작시켜 통상의 PLL 회로 동작을 행하게 할 수 있다.
다음으로, 본 발명의 제2 실시예에 대해 설명한다. 도 3은 본 실시예에서의 디지털 PLL 회로를 구비한 반도체 장치의 구성을 도시한 블록도이다. 본 실시예에서는, 제1 실시예에서의 클럭 정지 회로(201)를 구비하지 않고, 딜레이 제어 회로(105)에 클럭 신호 LS의 출력 기능을 구비하며, 또한 타이밍 생성 회로(103) 내의 이네이블 신호 출력용의 카운터를 가변시킴으로써, 제1 실시예와 마찬가지의 효과를 얻고 잇다.
본 실시예에서는, 귀환 클럭 FBC가 기준 클럭 CKin으로 로크된 시점에서, 딜레이 제어 회로(105)가 타이밍 생성 회로(103)에 로크 신호 LS를 출력한다. 타이밍 생성 회로(103)는 이네이블 신호용의 복수의 타이밍 카운터를 구비하며, 제1 실시예와 마찬가지로 위상 비교 이네이블 신호 FCE를 출력하는 기능을 가지지만, 통상 동작 중에는 비교 사이클 T1마다 딜레이 제어용의 이네이블 신호 EN을 출력하고, 로크 신호 LS가 입력되면 타이밍 카운터를 전환하여, 비교 사이클 T2마다 이네이블 신호 EN을 출력한다. 타이밍 카운터는, 비교 사이클 T2>T1이 성립하도록 설정된다.
이에 의해, 로크 후에는, 비교 사이클 T1의 간격이 보다 넓은 비교 사이클 T2의 타이밍으로 위상 비교를 행하며, 위상 비교 후에 딜레이 라인(102)에 의해 딜레이값이 전환되고나서 다음 회의 위상 비교를 행할 때까지는 디지털 PLL 회로가 동작하지 않으므로, 그 동안의 동작 전류가 저감된다. 따라서, 로크 후에 도래하는 프리차지 스탠바이 시 등의 특정 기간에 저 소비 전류를 더욱 도모할 수 있다.
도 4는 비교 사이클 T2을 8 클럭으로 설정하였을 때의 동작 타이밍 파형을 도시한 타이밍 차트이다. 이 도면에서, 위상 비교 이네이블 신호 FCE는, 비교 사이클 T2 = 8 클럭마다 출력된다. 딜레이 제어 회로(105)는 위상 비교 결과인 위상 비교 신호 PCS를 위상 비교기(104)로부터 받은 시점에서, 딜레이값을 전환하기 위한 딜레이 제어 신호 DCO를 딜레이 라인(102)에 출력한다.
딜레이 제어 신호 DCO는, 비교 사이클 T1에 의한 통상의 동작 시와 마찬가지로 4 클럭 이내에 출력되며, 출력 후, 딜레이 제어용의 이네이블 신호 EN이 다시 출력될 때까지, PLL 회로는 그 상태를 계속 유지한다. 따라서, 딜레이값이 전환되고나서 다음에 이네이블 신호 EN이 출력될 때까지의 동안은 PLL 회로가 동작하지 않아, 그 만큼의 소비 전류가 감소된다. 귀환 클럭 FBC의 기준 클럭 CKin에 대한 어긋남이 소정값 이상으로 커진 경우에는, 다시 비교 사이클을 T1으로 되돌림으로써, 귀환 클럭 FBC에 대해 신속하게 보정을 행할 수 있다.
또, 본 실시예에서는, 클럭 신호 LS를 타이밍 생성 회로(103) 내의 카운터 전환의 이네이블 신호로 하고, 프리차지 스탠바이 신호나 셀프 리프레시 신호 SA에 응답하여 이네이블 신호를 출력하고 카운터를 전환하면, 일정 기간 동안만큼 저 소비 전류로 할 수 있는 등, 여러 조합이 가능해진다.
이상과 같이, 제1 및 제2 실시예에 의하면, 귀환 클럭 FBC가 로크된 후, 프리차지 스탠바이 (또는 셀프 리프레시) 기간 중, 혹은 이 기간 내에서의 일정 기간, 입력 회로(101)를 정지시킬 수 있다. 이 때문에, PLL 회로에 기준 클럭 CKin을 공급하지 않음으로써, 특히 PLL회로분의 동작 전류를 저감시킬 수 있다. 또한, 타이밍 생성 회로(103)에 이네이블 신호용 타이밍 카운터를 복수개 설치하여, 귀환 클럭 FBC가 로크된 후에 타이밍 카운터를 전환하여, 이네이블 신호의 출력 사이클을 연장시킴으로써, PLL 회로의 상태 유지 기간을 길게 하여, 동작 전류를 저감시킬 수 있다.
이상, 본 발명을 그 바람직한 실시예에 기초하여 설명하였으나, 본 발명의 반도체 장치는, 상기 실시예의 구성에만 한정되지 않고, 상기 실시예의 구성으로부터 여러가지의 수정 및 변경을 실시한 반도체 장치도 본 발명의 범위에 포함된다.
이상 설명한 바와 같이, 본 발명의 반도체 장치에 따르면, 프리차지 스탠바이 시나 셀프 리프레시 시 등의 기간에 저 소비 전류를 더욱 도모할 수 있다.

Claims (6)

  1. 기준 주파수를 가진 기준 클럭과 상기 기준 주파수로부터 생성되는 동기 신호를 비교하는 위상 비교 회로, 및 상기 위상 비교 회로에 의한 비교 결과에 응답하여 상기 동기 신호의 지연을 제어하는 지연 제어계를 가진 PLL 회로를 구비한 반도체 장치에 있어서,
    상기 기준 클럭을 중단하여 상기 위상 비교 회로에 입력하는 입력 회로를 구비하고,
    상기 입력 회로는, 소정의 신호에 응답하여 상기 위상 비교 회로로의 기준 클럭의 입력을 정지시키는 것을 특징으로 하는 반도체 장치.
  2. 제1항에 있어서, 상기 소정의 신호는, 메모리 회로의 프리차지 스탠바이를 나타내는 신호 또는 셀프 리프레시를 나타내는 신호를 포함하는 것을 특징으로 하는 반도체 장치.
  3. 제1항 또는 제2항에 있어서, 상기 기준 클럭의 입력 정지 중에 동기적으로 별도의 기준 클럭을 공급하여 PLL 회로를 동작시키는 것을 특징으로 하는 반도체 장치.
  4. 기준 주파수를 가진 기준 클럭과 상기 기준 주파수로부터 생성되는 동기 신호를 비교하는 위상 비교 회로, 및 상기 위상 비교 회로에 의한 비교 결과에 응답하여 상기 동기 신호의 지연을 제어하는 지연 제어계를 가진 PLL 회로를 구비한 반도체 장치에 있어서,
    상기 지연 제어계가, 상기 위상 비교 회로로의 상기 동기 신호의 귀환분의 로크 후에는 상기 로크 전에서의 제1 비교 사이클보다 긴 제2 비교 사이클로, 상기 위상 비교 회로의 동작 허가 신호를 출력하는 것을 특징으로 하는 반도체 장치.
  5. 제4항에 있어서, 상기 지연 제어계가, 복수의 타이밍 카운터를 가지며, 상기 타이밍 카운터의 전환에 의해 상기 제1 및 제2 비교 사이클을 전환하는 것을 특징으로 하는 반도체 장치.
  6. 제4항 또는 제5항에 있어서, 상기 지연 제어계는, 상기 제2 비교 사이클로 전환하고 나서 상기 동기 신호의 귀환분의 어긋남이 소정치 이상으로 커졌을 때 상기 제2 비교 사이클을 상기 제1 비교 사이클로 전환하는 것을 특징으로 하는 반도체 장치.
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