KR20000044879A - 반도체 소자의 소자분리막 형성 방법 - Google Patents
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Abstract
본 발명은 반도체 소자의 소자분리막 형성 방법에 관한 것으로, 실리콘 기판 상부에 패드 산화막 및 질화막을 순차적으로 형성하고 마스크를 이용한 식각 공정으로 상기 질화막 및 패드 산화막을 패터닝하는 단계와, 상기 패터닝된 질화막을 마스크로 이용한 식각 공정으로 상기 실리콘 기판을 식각한 후 열산화 공정에 의해 식각된 실리콘 기판의 저부 및 측부에 열산화막을 형성하는 단계와, 전체 구조 상부에 폴리실리콘층을 형성하는 단계와, 리액티브 이온 에칭 공정을 실시하여 소자분리막의 폭이 좁은 지역에는 평탄화된 폴리실리콘층이 형성되고, 소자분리막의 폭이 넓은 지역에는 폴리실리콘 스페이서가 형성되는 단계와, 필드 산화 공정을 실시하여 소자분리막을 형성하는 단계와, 상기 질화막 및 패드 산화막을 제거하여 액티브 영역을 노출시키는 단계로 이루어져, 소자분리막의 티닝 현상을 억제할 수 있고 액티브 지역의 GOI 특성 및 접합 누설 특성을 향상시킬 수 있는 반도체 소자의 소자분리막 형성 방법이 개시된다.
Description
본 발명은 반도체 소자의 소자분리막 형성 방법에 관한 것으로, 특히 소자분리막의 폭이 좁은 지역에서 나타나는 소자분리막 티닝(thinning) 현상을 억제하기 위한 반도체 소자의 소자분리막 형성 방법에 관한 것이다.
소자분리막 형성 방법 중 가장 일반적인 방법은 로코스(LOCal Oxidation of Silicon; LOCOS) 기술이다. 로코스 기술은 공정이 단순하고, 다른 공정에 비하여 공정 중에 발생하는 결함이 매우 적기 때문에 양산 측면에서 널리 이용되고 있다. 그러나 로코스 공정으로 소자분리막을 형성하는 경우에는 버즈빅(bird's bick)이 길게 형성되기 때문에 고집적 소자에 적용하는 것이 곤란한 문제가 있다. 이를 해결하기 위하여, 일반적인 로코스 공정에 질화막 스페이서를 형성하는 공정을 추가한 변형 로코스(modified LOCOS) 공정을 이용하고 있다. 이와 같은 변형 로코스 공정에 의해 소자분리막을 형성하는 경우에는 버즈빅이 억제되는 이점이 있지만, 게이트 산화막이 형성되는 부분의 반도체 기판이 손상되어, 액티브 지역의 GOI(Gate Oxide Integrity; GOI) 특성이 열화되고 접합 누설 전류가 증가되는 문제점이 있다. 또한, 소자분리막의 폭이 넓은 지역에 비하여 폭이 좁은 지역에서는 소자분리막의 두께가 얇아지는 티닝(thinning) 현상이 심화되어 소자분리 특성이 저하되는 문제점이 있다.
따라서, 본 발명은 소자분리막의 폭이 좁은 지역의 소자분리막 성장 속도가 폭이 넓은 지역보다 빠르도록 제어하므로써 소자분리막의 티닝 현상을 억제하고 소자분리 특성을 개선할 수 있는 반도체 소자의 소자분리막 형성 방법을 제공하는데 그 목적이 있다.
상술한 목적을 달성하기 위한 본 발명에 따른 반도체 소자의 소자분리막 형성 방법은 실리콘 기판 상부에 패드 산화막 및 질화막을 순차적으로 형성하고 마스크를 이용한 식각 공정으로 상기 질화막 및 패드 산화막을 패터닝하는 단계와, 상기 패터닝된 질화막을 마스크로 이용한 식각 공정으로 상기 실리콘 기판을 식각한 후 열산화 공정에 의해 식각된 실리콘 기판의 저부 및 측부에 열산화막을 형성하는 단계와, 전체 구조 상부에 폴리실리콘층을 형성하는 단계와, 리액티브 이온 에칭 공정을 실시하여 소자분리막의 폭이 좁은 지역에는 평탄화된 폴리실리콘층이 형성되고, 소자분리막의 폭이 넓은 지역에는 폴리실리콘 스페이서가 형성되는 단계와, 필드 산화 공정을 실시하여 소자분리막을 형성하는 단계와, 상기 질화막 및 패드 산화막을 제거하여 액티브 영역을 노출시키는 단계를 포함하여 이루어지는 것을 특징으로 한다.
도 1a 내지 1g는 본 발명에 따른 반도체 소자의 소자분리막 형성 방법을 설명하기 위해 순차적으로 도시한 소자의 단면도.
<도면의 주요 부분에 대한 부호 설명>
11 : 실리콘 기판 12 : 패드 산화막
13 : 질화막 14 : 열산화막
15 : 폴리실리콘층 16 : 소자분리막
이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명하기로 한다.
도 1a 내지 1g는 본 발명에 따른 반도체 소자의 소자분리막 형성 방법을 설명하기 위해 순차적으로 도시한 소자의 단면도이다.
도 1a에 도시된 바와 같이, 실리콘 기판(11) 상부에 패드 산화막(12) 및 질화막(13)을 순차적으로 형성한다. 여기에서, 패드 산화막(12)은 20 ∼100Å의 두께로 형성하고, 질화막(13)은 LPCVD 방법을 통해 1000 ∼ 2500Å의 두께로 형성한다.
도 1b에 도시된 바와 같이, 마스크를 이용한 식각 공정으로 질화막(13) 및 패드 산화막(12)을 패터닝하고, 패터닝된 질화막(13)을 마스크로 이용하여 실리콘 기판(11)을 500 ∼ 1500Å의 깊이로 식각한다. 이후, 열산화 공정을 실시하여, 식각된 실리콘 기판(11)의 저부 및 측부에 열산화막(14)을 형성한다. 여기에서, 열산화막(14)은 100 ∼ 300Å의 두께로 형성한다.
도 1c에 도시된 바와 같이, 전체 구조 상부에 폴리실리콘층(15)을 형성한다. 이때, 소자분리막 폭이 좁은 지역(A)에는 폭이 넓은 지역(B)보다 더 높은 토폴로지로 언도프트 폴리실리콘층(15)이 형성됨을 알 수 있다. 폴리실리콘층(15)은 비정질 폴리실리콘 또는 언도프트 폴리실리콘을 이용하여 형성한다. 이후, 폴리실리콘층(15)을 전면건식 식각하여 주변의 질화막(13)보다 낮은 높이를 갖도록 하는 공정을 추가하는 것도 가능하다.
도 1d는 RIE(Reactive Ion Etching) 공정을 실시한 후의 단면도로서, 소자분리막의 폭이 좁은 지역(A)에는 평탄화된 폴리실리콘층(15A)이 형성되고, 소자분리막의 폭이 넓은 지역(B)에는 폴리실리콘 스페이서(15B)가 형성되어 실리콘 기판(11)이 노출되게 된다.
도 1e는 필드 산화 공정을 실시하여 폴리실리콘층(15A, 15B)을 완전히 산화한 상태를 나타내는 단면도이다. 이때, 소자분리막 폭이 좁은 지역(A)에서는 폴리실리콘이 산화되고, 폭이 좁은 지역(B)에서는 노출된 실리콘 기판(11)이 산화되므로, 소자분리막 폭이 좁은 지역(A)에서 산화 속도가 빠르게 된다. 필드 산화 공정 후 형성되는 필드 산화막(16)의 두께는 3500 ∼ 7000Å 정도가 된다.
도 1f는 질화막(13)을 제거한 상태를 나타내는 단면도이다. 여기에서, 질화막(13)은 핫(hot) H3PO4산을 이용하여 제거한다. 질화막(13)을 제거하기 전에, HF 또는 BOE를 사용한 식각 공정으로 필드 산화막의 두께를 조절하여 평탄화하는 공정을 추가하는 것도 가능하다.
도 1g는 버즈빅에 의해 성장한 열산화막을 제거하여 액티브 영역을 노출시키므로써 소자분리막(16) 형성을 완료한 상태를 나타내는 단면도이다.
이와 같은 방법으로 소자분리막을 형성하는 경우에는 소자분리막 폭이 좁은 지역(A)에서는 산화 속도가 빠른 폴리실리콘이, 폭이 넓은 지역(B)에서는 산화 속도가 느린 단결정 실리콘이 산화되어 소자분리막을 형성하기 때문에, 소자분리막 폭이 좁은 지역에서 발생하는 티닝 현상을 억제할 수 있다. 또한, 버즈빅의 발생을 허용하더라도, 소자분리막이 충분히 두껍게 형성되기 때문에 후속 액티브 영역의 열산화막을 제거한 후에도 충분히 두꺼운 소자분리막을 유지할 수 있다. 그리고, 버즈빅 억제를 위하여 이용하는 변형 로코스 방법을 이용할 필요가 없기 때문에 기판 표면을 손상시키지 않고 양호한 게이트 산화막 특성 및 접합 누설 전류 특성을 얻을 수 있다.
상술한 바와 같이, 본 발명은 소자분리막의 폭이 좁은 지역의 소자분리막 성장 속도가 폭이 넓은 지역보다 빠르도록 제어하므로써 소자분리막의 티닝 현상을 억제할 수 있다. 또한, 소자분리막을 충분히 두껍게 형성할 수 있으므로 액티브 지역에 발생하는 버즈빅을 억제하기 위한 공정의 추가 없이, 액티브 영역의 GOI 특성 및 접합 누설 전류 특성을 향상시킬 수 있고, 이에 따라 수율이 향상되고 소자의 리프래쉬 특성 등을 개선할 수 있다.
Claims (10)
- 실리콘 기판 상부에 패드 산화막 및 질화막을 순차적으로 형성하고 마스크를 이용한 식각 공정으로 상기 질화막 및 패드 산화막을 패터닝하는 단계와,상기 패터닝된 질화막을 마스크로 이용한 식각 공정으로 상기 실리콘 기판을 식각한 후 열산화 공정에 의해 식각된 실리콘 기판의 저부 및 측부에 열산화막을 형성하는 단계와,전체 구조 상부에 폴리실리콘층을 형성하는 단계와,리액티브 이온 에칭 공정을 실시하여 소자분리막의 폭이 좁은 지역에는 평탄화된 폴리실리콘층이 형성되고, 소자분리막의 폭이 넓은 지역에는 폴리실리콘 스페이서가 형성되는 단계와,필드 산화 공정을 실시하여 소자분리막을 형성하는 단계와,상기 질화막 및 패드 산화막을 제거하여 액티브 영역을 노출시키는 단계를 포함하여 이루어지는 것을 특징으로 하는 반도체 소자의 소자분리막 형성 방법.
- 제 1 항에 있어서,상기 패드 산화막은 20 ∼100Å의 두께로 형성하는 것을 특징으로 하는 반도체 소자의 소자분리막 형성 방법.
- 제 1 항에 있어서,상기 질화막은 LPCVD 방법에 의해 1000 ∼ 2500Å의 두께로 형성하는 것을 특징으로 하는 반도체 소자의 소자분리막 형성 방법.
- 제 1 항에 있어서,상기 실리콘 기판은 500 ∼ 1500Å의 깊이로 식각하는 것을 특징으로 하는 반도체 소자의 소자분리막 형성 방법.
- 제 1 항에 있어서,상기 열산화막은 100 ∼ 300Å의 두께로 형성하는 것을 특징으로 하는 반도체 소자의 소자분리막 형성 방법.
- 제 1 항에 있어서,상기 폴리실리콘층은 비정질 폴리실리콘 또는 언도프트 폴리실리콘을 이용하여 형성하는 것을 특징으로 하는 반도체 소자의 소자분리막 형성 방법.
- 제 1 항에 있어서,소자분리막은 3500 ∼ 7000Å의 두께로 형성되는 것을 특징으로 하는 반도체 소자의 소자분리막 형성 방법.
- 제 1 항에 있어서,상기 질화막은 핫 H3PO4산을 이용하여 제거하는 것을 특징으로 하는 반도체 소자의 소자분리막 형성 방법.
- 제 1 항에 있어서,상기 폴리실리콘층 형성 후 상기 폴리실리콘층을 전면건식 식각하는 단계를 더 포함하여 이루어지는 것을 특징으로 하는 반도체 소자의 소자분리막 형성 방법.
- 제 1 항에 있어서,상기 질화막을 제거하기 전에, HF 또는 BOE를 사용한 식각 공정으로 소자분리막을 식각하는 단계를 더 포함하여 이루어지는 것을 특징으로 하는 반도체 소자의 소자분리막 형성 방법.
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Cited By (1)
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| KR100779398B1 (ko) * | 2001-06-26 | 2007-11-23 | 매그나칩 반도체 유한회사 | 반도체 소자의 소자 분리막 형성 방법 |
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1998
- 1998-12-30 KR KR1019980061382A patent/KR20000044879A/ko not_active Application Discontinuation
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