KR20000042675A - 반도체 소자의 제조방법 - Google Patents

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Abstract

본 발명은 콘택홀에 의해 접합 리키지가 발생되는 것을 방지할 수 있는 반도체 소자의 제조방법을 개시한다. 개시된 본 발명의 반도체 소자의 제조방법은, 소자분리막 및 게이트 전극이 형성된 반도체 기판을 제공하는 단계; 상기 반도체 기판의 전면 상에 콘택홀 예정 영역 및 이에 인접된 소자분리막 부분을 노출시키는 감광막 패턴을 형성하는 단계; 노출된 반도체 기판 부분에 불순물을 이온주입하여 반도체 기판의 액티브 영역에는 소오스/드레인 영역을 형성하고, 소자분리막 하부에는 플러그 이온층을 형성하는 단계; 감광막 패턴을 제거하고, 상기 단계까지의 결과물 상에 층간절연막을 형성하는 단계; 및 사진식각 공정을 수행하여 상기 소오스/드레인 영역을 노출시키는 콘택홀을 형성하는 단계를 포함하여 이루어진다.

Description

반도체 소자의 제조방법
본 발명은 반도체 소자의 제조방법에 관한 것으로, 특히, 콘택홀에 의해 접합 리키지가 발생되는 것을 방지할 수 있는 반도체 소자의 제조방법에 관한 것이다.
반도체 집적 기술이 진보됨에 따라, 근래에는 0.35㎛의 임계 치수를 갖는 고집적화된 반도체 소자가 제조되고 있다. 그런데, 이러한 반도체 소자는 액티브 영역의 폭이 감소되는 것으로 인하여, 도 1에 도시된 바와 같이, 콘택홀(6)과 소자분리막(2) 사이의 간격(d)이 감소하게 된다. 여기서, NMOS인 경우에는 콘택홀과 소자분리 영역간의 간격이 0.1㎛ 정도이고, PMOS의 경우에는 콘택홀과 소자분리 영역간의 간격이 0.15㎛ 정도이다.
이에 따라, 콘택홀의 형성시에는 디자인 룰(Design Rule)에서 약간만 벗어나더라도, 도 2에 도시된 바와 같이, 콘택홀(6)이 액티브 영역은 물론 소자분리 영역에도 형성됨으로써, 접합(Junction)이 형성되지 않은 소자분리 영역(A)에서 콘택 리키지(Leakage)가 발생하게 되는 문제점이 있다.
도 1 및 도 2에서 도면부호 1은 반도체 기판, 2는 소자분리막, 3은 접합 영역, 4는 접합 저항을 낮추기 위한 티타늄 실리사이드막, 5는 층간절연막, 6은 콘택홀이고, A는 콘택 리키지가 발생되는 부분을 나타낸다.
따라서, 종래에는 이러한 문제점을 해결하기 위하여, 도 3에 도시된 바와 같이, 콘택홀을 형성한 후에, 만약, 콘택홀(6)이 디자인 룰에서 벗어나 소자분리막(2)을 노출시킨 경우에는 추가적인 불순물의 이온주입 공정(이하, 플러그(plug) 이온주입 공정이라 칭함)을 수행하여, 노출된 소자분리 영역에 플러그 이온층(7)을 형성하고 있다.
여기서, 플러그 이온주입 공정은, 도 4에 도시된 바와 같이, NMOS 지역과 PMOS 지역을 나누어 실시하며, 예컨데, NMOS 지역에 플러그 이온주입 공정을 실시하는 경우에는 PMOS 지역에 감광막(8)을 도포하고, 이것을 이온주입 마스크로 사용하여 수행한다.
그런데, 이온주입 마스크로 이용되는 감광막이 콘택홀 내에도 매립되는 것으로 인하여, 플러그 이온주입 공정을 완료한 후에 상기한 감광막을 제거하더라도, 콘택홀 내에 도포되었던 감광막을 완전하게 제거하지 못하는 문제가 발생하게 된다.
이에 따라, 종래에는 감광막을 제거한 후에 NOE(Neutral Oxide Etchant)라는 케미컬을 사용하여 클리닝 공정을 수행하고 있으나, 이 경우에는 NOE를 이용한 클리닝 공정 시간의 제어가 용이하지 못한 것에 기인하여 콘택 리키지 또는 콘택 저항이 증가되고, 아울러, 콘택 저항을 낮추기 위하여 형성된 티타늄 실리사이드막의 일부가 제거됨은 물론 반도체 기판 및 층간절연막이 NOE 케미컬에 의해 손상됨으로써, 오히려, 제조수율이 저하되는 문제점이 있다.
또한, 플러그 이온주입 공정시에는 콘택 저항을 낮추기 위하여 형성되어 있던 티타늄 실리사이드막이 이온주입되는 이온에 의해 손상됨으로써, 그 막질 특성이 저하되는 문제점이 있다.
따라서, 상기와 같은 문제점을 해결하기 위하여 안출된 본 발명은, NOE 케미컬을 이용한 클리닝 공정을 삭제함으로써, 제조수율 및 신뢰성을 향상시킬 수 있는 반도체 소자의 제조방법을 제공하는데, 그 목적이 있다.
도 1은 종래 기술에 따른 반도체 소자를 개략적으로 도시한 단면도.
도 2는 종래 기술의 문제점을 설명하기 위한 도면.
도 3은 플러그 이온층을 형성한 반도체 소자를 도시한 단면도.
도 4는 플러그 이온층 형성시의 문제점을 설명하기 위한 도면.
도 5a 내지 도 5c는 본 발명의 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 공정 단면도.
(도면의 주요 부분에 대한 부호의 설명)
11 : 반도체 기판 12 : 소자분리막
13 : 게이트 산화막 14 : 게이트 전극
15 : 감광막 패턴 16 : 소오스/드레인 영역
17 : 플러그 이온층 18 : 티타늄 실리사이드
19 : 층간절연막 20 : 콘택홀
상기와 같은 목적을 달성하기 위한 본 발명의 반도체 소자의 제조방법은, 소자분리막 및 게이트 전극이 형성된 반도체 기판을 제공하는 단계; 상기 반도체 기판의 전면 상에 콘택홀 예정 영역 및 이에 인접된 소자분리막 부분을 노출시키는 감광막 패턴을 형성하는 단계; 노출된 반도체 기판 부분에 불순물을 이온주입하여 반도체 기판의 액티브 영역에는 소오스/드레인 영역을 형성하고, 소자분리막 하부에는 플러그 이온층을 형성하는 단계; 감광막 패턴을 제거하고, 상기 단계까지의 결과물 상에 층간절연막을 형성하는 단계; 및 사진식각 공정을 수행하여 상기 소오스/드레인 영역을 노출시키는 콘택홀을 형성하는 단계를 포함하여 이루어진다.
본 발명에 따르면, 디타늄 실리사이드막을 형성하기 이전에 액티브 영역은 물론 소자분리막의 하부에도 불순물을 이온주입함으로써, 콘택홀 형성시에 상기 콘택홀이 소자분리 영역을 노출시키는 경우에는 소자분리 영역에서의 접합 리키지가 발생되는 것을 방지할 수 있다.
이하, 첨부된 도면에 의거하여 본 발명의 바람직한 실시예를 보다 상세하게 설명하도록 한다.
도 5a 내지 도 5c는 본 발명의 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 공정 단면도로서, 이를 설명하면 다음과 같다.
우선, 도 5a에 도시된 바와 같이, 국부 산화 공정을 수행하여 반도체 기판(11)의 적소에 소자분리막(12)을 형성한다. 그런 다음, 소자분리막(12)에 의해 한정된 반도체 기판(11)의 액티브 영역 상에 공지된 방법으로 게이트 산화막(13)이 개재된 게이트 전극(14)을 형성한다.
이어서, 게이트 전극(14)이 형성된 반도체 기판(11) 상에 이후에 콘택홀이 형성될 부분을 노출시키는 감광막 패턴(15)을 형성한다. 이때, 감광막 패턴(15)은 액티브 영역에 인접된 소자분리막(12)의 일부분을 함께 노출시키도록 형성된다.
다음으로, 도 5b에 도시된 바와 같이, 노출된 반도체 기판(11)의 액티브 영역에 소정의 불순물을 이온주입하여 소오스/드레인 영역(16)과 콘택 리키지의 발생을 방지하기 위한 및 플러그 이온층(17)을 동시에 형성한다.
여기서, 소오스/드레인 영역(16)을 형성하기 위한 이온주입 공정은, NMOS인 경우에, 불순물로는 비소(As)를 사용하며, 이온주입 농도는 1.8∼2.0×1015ions/㎠, 이온주입 에너지는 70∼80keV, 이온주입 각도는 0°틸트 및 35°트위스트로 하는 조건으로 수행한다. 또한, 플러그 이온층(17)을 형성하기 위한 이온주입 공정은 NMOS인 경우에 불순물로는 인(P)를 사용하며, 이온주입 농도는 7.8∼8.0×1014ions/㎠, 이온주입 에너지는 60∼70keV, 이온주입 각도는 0°틸트 및 35°트위스트로 하는 조건으로 수행한다.
다음으로, 도 5c에 도시된 바와 같이, 감광막 패턴을 제거한 상태에서 자기정렬법으로 소오스/드레인 영역(16) 및 게이트 전극(14) 상에 티타늄 실리사이드막(18)을 형성한다. 이후, 전체 상부에 층간절연막(19)을 소정 두께로 증착하고, 사진식각 공정으로 수행하여 소오스/드레인 영역(16)을 노출시키는 콘택홀(20)을 형성한다.
여기서, 콘택홀의 형성시에는 콘택홀이 디자인 룰에서 약간 벗어나 소오스/드레인 영역과 이에 인접된 소자분리막을 함께 노출시킬 수 있다. 그런데, 소오스/드레인 영역과 인접된 소자분리막의 하부에도 불순물이 이온주입되어 있기 때문에, 이 부분에서 콘택 리키지가 발생되는 것을 방지할 수 있게 된다.
또한, 종래와 같이 NOE 케미컬을 이용한 클리닝 공정을 수행할 필요가 없기 때문에, NOE 케미컬에 의한 또 다른 결함들의 발생을 근본적으로 방지할 수 있다.
이상에서와 같이, 본 발명은 콘택홀을 형성하기 이전에, 소자분리막의 하부에 접합 영역을 미리 형성해주기 때문에, 콘택홀이 쉬프트(Shift)된 경우에도 소자분리막의 하부에서 콘택 리키지가 발생되는 것을 방지할 수 있으며, 이에 따라, 반도체 소자의 전기적 특성 저하를 방지할 수 있다.
또한, NOE 케미컬을 이용한 클리닝 공정을 삭제시키기 때문에, 이러한 클리닝 공정에 기인된 또 다른 결함의 발생을 방지할 수 있게 됨으로써, 반도체 소자의 제조수율 저하를 방지할 수 있다.
한편, 여기에서는 본 발명의 특정 실시예에 대하여 설명하고 도시하였지만, 당업자에 의하여 이에 대한 수정과 변형을 할 수 있다. 따라서, 이하, 특허청구의 범위는 본 발명의 진정한 사상과 범위에 속하는 한 모든 수정과 변형을 포함하는 것으로 이해할 수 있다.

Claims (3)

  1. 소자분리막 및 게이트 전극이 형성된 반도체 기판을 제공하는 단계;
    상기 반도체 기판의 전면 상에 콘택홀 예정 영역 및 이에 인접된 소자분리막 부분을 노출시키는 감광막 패턴을 형성하는 단계;
    노출된 반도체 기판 부분에 불순물을 이온주입하여 반도체 기판의 액티브 영역에는 소오스/드레인 영역을 형성하고, 소자분리막 하부에는 플러그 이온층을 형성하는 단계;
    감광막 패턴을 제거하고, 상기 단계까지의 결과물 상에 층간절연막을 형성하는 단계; 및
    사진식각 공정을 수행하여 상기 소오스/드레인 영역을 노출시키는 콘택홀을 형성하는 단계를 포함하여 이루어지는 것을 특징으로 하는 반도체 소자의 제조방법.
  2. 제 1 항에 있어서, 상기 소오스/드레인 영역은, 이온주입 농도는 1.8∼2.0×1015ions/㎠, 이온주입 에너지는 70∼80keV, 이온주입 각도는 0°틸트 및 35°트위스트로 하는 공정 조건으로 형성하고, 플러그 이온층은, 이온주입 농도는 7.8∼8.0×1014ions/㎠, 이온주입 에너지는 60∼70keV, 이온주입 각도는 0°틸트 및 35°트위스트로 하는 공정 조건으로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
  3. 제 1 항에 있어서, 상기 층간절연막을 형성하는 단계 전에, 상기 게이트 전극 및 소오스/드레인 영역 상에 실리사이드막을 형성하는 단계를 더 포함하여 이루어지는 것을 특징으로 하는 반도체 소자의 제조방법.
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