KR20000017511A - 클록 신호 제어 기능이 부가된 플립플롭 회로 및 클록 제어 회로 - Google Patents

클록 신호 제어 기능이 부가된 플립플롭 회로 및 클록 제어 회로 Download PDF

Info

Publication number
KR20000017511A
KR20000017511A KR1019990035329A KR19990035329A KR20000017511A KR 20000017511 A KR20000017511 A KR 20000017511A KR 1019990035329 A KR1019990035329 A KR 1019990035329A KR 19990035329 A KR19990035329 A KR 19990035329A KR 20000017511 A KR20000017511 A KR 20000017511A
Authority
KR
South Korea
Prior art keywords
signal
circuit
clock
data
input
Prior art date
Application number
KR1019990035329A
Other languages
English (en)
Other versions
KR100339853B1 (ko
Inventor
하마다모토츠구
구로다다다히로
Original Assignee
니시무로 타이죠
가부시끼가이샤 도시바
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 니시무로 타이죠, 가부시끼가이샤 도시바 filed Critical 니시무로 타이죠
Publication of KR20000017511A publication Critical patent/KR20000017511A/ko
Application granted granted Critical
Publication of KR100339853B1 publication Critical patent/KR100339853B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
    • H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
    • H03K3/353—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of field-effect transistors with internal or external positive feedback
    • H03K3/356—Bistable circuits
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
    • H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
    • H03K3/027—Generators characterised by the type of circuit or by the means used for producing pulses by the use of logic circuits, with internal or external positive feedback
    • H03K3/037—Bistable circuits
    • H03K3/0375—Bistable circuits provided with means for increasing reliability; for protection; for ensuring a predetermined initial state when the supply voltage has been applied; for storing the actual state when the supply voltage fails
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
    • H03K3/01—Details
    • H03K3/012—Modifications of generator to improve response time or to decrease power consumption

Landscapes

  • Logic Circuits (AREA)

Abstract

본 발명은 플립플롭 회로의 소비 전력의 억제를 도모하는 것을 목적으로 한다.
플립플롭 회로(10)에 불일치 검출 회로(DDC)와 클록 제어 회로(CCC)를 설치한다. 불일치 검출 회로는 플립플롭 회로(10)의 데이터 입력 신호(DIS)와 데이터 출력 신호(DOS)와의 불일치를 검출한다. 클록 제어 회로(CCC)는 데이터 입력 신호(DIS)와 데이터 출력 신호(DOS)가 불일치인 경우에는 외부 클록 신호(ECLK)의 상승에 동기하여 짧은 펄스를 내부 클록 신호(ICLK)로서 플립플롭 회로(10)로 공급한다. 한편, 데이터 입력 신호(DIS)와 데이터 출력 신호(DOS)가 일치하는 경우에는 로우 레벨의 신호를 내부 클록 신호(ICLK)로서 플립플롭 회로로 공급한다. 이 때문에, 클록 신호를 공급하는 데 필요하게 되는 소비 전력의 억제를 도모하면서, 플립플롭 동작에 오류가 발생하지 않도록 할 수 있다.

Description

클록 신호 제어 기능이 부가된 플립플롭 회로 및 클록 제어 회로{A FLIP-FLOP CIRCUIT AND A CLOCK DRIVE CIRCUIT}
본 발명은 클록 신호 제어 기능이 부가된 플립플롭 회로 및 클록 제어 회로에 관한 것으로, 특히, 소비 전력의 억제를 도모한 플립플롭 회로 및 소비 전력의 억제를 도모하기 위한 클록 제어 회로에 관한 것이다.
플립플롭 회로는 이것을 동작시키기 위해서 클록 신호를 입력할 필요가 있다. 집적 회로내의 논리 회로는 시간 평균으로 보면, 대부분은 동작하지 않고 정지하고 있다. 그러나, 클록 신호는 동작 주파수에 따라서 반드시 천이를 행하기 때문에, 집적 회로의 소비 전력의 대부분은 플립플롭 회로와 클록 트리로 점유되고 있다. 이러한 일반적인 플립플롭 회로의 예를 도 14에 나타낸다. 도 14로부터 알 수 있는 바와 같이, 클록 신호 입력용 단자인 CP 단자에는 하이 레벨과 로우 레벨이 교대로 입력되고, 그 때마다 플립플롭 회로(100)를 구성하는 24개의 모든 트랜지스터중 절반인 12개의 트랜지스터의 게이트 단자가 충방전된다.
여기서, 플립플롭 회로에서의 소비 전력을 감소시키기 위한 제안으로서는, 일본 특허 공개 공보 평성 4-298115호가 있다. 이 일본 특허 공개 공보 평성 4-298115호에 개시된 회로에서는 마스터슬레이브형 플립플롭 회로의 데이터 입력 신호와 데이터 출력 신호를 비교하여, 상이한 경우에만 클록 신호를 플립플롭 회로로 공급하고, 동일한 경우에는 내부의 클록 신호를 로우 레벨로 고정하는 구성을 취하고 있다.
그러나, 이 일본 특허 공개 공보 평성 4-298115호에 개시된 구성으로서는, 클록 신호가 하이 레벨에 있을 때에 플립플롭 회로의 입력 신호가 변화되면, 오동작을 초래하게 되는 문제가 있다. 즉, 플립플롭 회로로의 내부의 클록 신호의 공급이 정지되고, 그에 따라서 내부의 클록 신호가 로우 레벨을 유지하고 있는 상태로 플립플롭 회로로의 입력 신호가 변화된 것으로 한다. 이 경우에 있어서, 외부로부터의 클록 신호가 하이 레벨이면, 그 시점에서 플립플롭 회로로 공급되는 내부의 클록 신호가 로우 레벨에서 하이 레벨로 변화하게 되어, 오동작을 일으키게 된다.
이러한 문제를 해결하기 위해서, 노가와(Nogawa) 등은 1997 Symposium on VLSI Circuits Digest of Technical Paper p101-102에 있어서, 클록 신호의 하이 레벨의 시간을 충분히 짧게 함으로써, 오동작을 방지하는 방법을 제안하고 있다. 그리고, 하이 레벨의 시간이 충분히 짧은 단펄스의 클록 신호를 생성하는 기구를 각 플립플롭 회로에 갖게 하는 것은 플립플롭 회로의 면적의 증대 및 소비 전력의 증대로 이어지기 때문에, 복수의 플립플롭 회로를 그룹으로서 통합하여, 이들에 일괄해서 단펄스의 클록 신호를 공급하는 것으로 하고 있다. 그러나, 펄스형 신호는 배선 내부로 전송될 때에 열화하는 경향이 강하기 때문에, 이러한 단펄스를 생성하는 클록 신호 생성 회로와, 플립플롭 회로와의 사이의 거리를 신중하게 설계할 필요가 생긴다. 또한, 이러한 왜곡의 영향을 고려한 후에, 단펄스의 펄스 폭을 설계할 필요도 생긴다.
그래서, 본 발명은 상기 과제를 감안하여 이루어진 것으로, 소비 전력의 억제를 도모하면서, 플립플롭 회로의 데이터 입력 신호가 어떠한 타이밍으로 변화되더라도 플립플롭 회로에 오동작이 발생하지 않게 하는 것을 목적으로 한다. 또한, 클록 신호에 있어서의 펄스 폭의 조정을 불필요하게 하는 동시에 클록 신호의 전송에 따른 왜곡의 문제가 발생하지 않도록 하는 것을 목적으로 한다.
도 1은 본 발명의 제1 실시예에 따른 클록 신호 제어 기능이 부가된 플립플롭 회로를 도시한 도면.
도 2는 본 발명의 제1 실시예에 따른 클록 신호 제어 기능이 부가된 플립플롭 회로의 동작을 설명하기 위한 타이밍 차트를 도시한 도면(외부 클록 신호가 로우일 때에 데이터 입력 신호가 변화된 경우).
도 3은 본 발명의 제1 실시예에 따른 클록 신호 제어 기능이 부가된 플립플롭 회로의 동작을 설명하기 위한 타이밍 차트를 도시한 도면(외부 클록 신호가 하이일 때에 데이터 입력 신호가 변화된 경우).
도 4는 제2 실시예에 따른 클록 신호 제어 기능이 부가된 플립플롭 회로를 도시한 도면.
도 5는 제3 실시예에 따른 클록 신호 제어 기능이 부가된 플립플롭 회로를 도시한 도면.
도 6은 제4 실시예에 따른 클록 신호 제어 기능이 부가된 플립플롭 회로를 도시한 도면.
도 7은 제5 실시예에 따른 클록 신호 제어 기능이 부가된 플립플롭 회로를 도시한 도면.
도 8은 클록 제어 회로의 변형예를 도시한 도면(제6 실시예).
도 9는 클록 제어 회로의 변형예를 도시한 도면(제7 실시예).
도 10은 클록 제어 회로의 변형예를 도시한 도면(제8 실시예).
도 11은 제9 실시예에 따른 클록 신호 제어 기능이 부가된 플립플롭 회로를 도시한 도면.
도 12는 제10 실시예에 따른 클록 신호 제어 기능이 부가된 플립플롭 회로를 도시한 도면.
도 13은 제1 실시예에 있어서의 클록 제어 회로를 클록 트리 제어용으로 이용한 경우의 일례를 도시한 도면(제11 실시예).
도 14는 종래의 플립플롭 회로를 도시한 도면.
〈도면의 주요 부분에 대한 부호의 설명〉
10 : 플립플롭 회로
22 : 래치 회로
DDC : 불일치 검출 회로
CCC : 클록 제어 회로
DIS : 데이터 입력 신호
DOS : 데이터 출력 신호
ICLK : 내부 클록 신호
ECLK : 외부 클록 신호
DS : 불일치 신호
TCS : 전송 제어 신호
CCS : 클록 제어 신호
상기 과제를 해결하기 위해서, 본 발명에 따른 클록 신호 제어 기능이 부가된 플립플롭 회로는, 데이터 입력 신호와 내부 클록 신호가 입력되고, 상기 내부 클록 신호에 동기해서 상기 데이터 출력 신호의 값을 유지하여 데이터 출력 신호로서 출력하는 데이터 유지 출력 회로와, 상기 데이터 유지 출력 회로의 상기 데이터 입력 신호와 상기 데이터 출력 신호가 입력되고 이들 데이터 입력 신호와 데이터 출력 신호가 불일치인 경우를 검출하여 불일치 신호를 출력하는 불일치 검출 회로와, 외부 클록 신호와 상기 불일치 신호가 입력되고 상기 데이터 입력 신호와 상기 데이터 출력 신호가 불일치인 경우에는 상기 외부 클록 신호의 상승에 동기하여 짧은 펄스를 상기 내부 클록 신호로서 출력하며, 상기 데이터 입력 신호와 상기 데이터 출력 신호가 일치하는 경우에는 로우 레벨의 신호를 상기 내부 클록 신호로서 출력하는 클록 제어 회로를 구비한 것을 특징으로 한다.
또한, 클록 제어 회로는 외부 클록 신호와 공급 제어 신호가 입력되어 내부 클록 신호를 출력하는 클록 제어 회로로서, 상기 내부 클록 신호는 클록 제어 신호와 상기 외부 클록 신호의 논리곱이고, 상기 클록 제어 신호는 상기 공급 제어 신호와 전송 제어 신호의 논리곱이며, 상기 전송 제어 신호는 상기 클록 제어 신호와 상기 외부 클록 신호의 부정 논리합인 것을 특징으로 한다.
또한, 클록 신호 제어 기능이 부가된 플립플롭 회로에 있어서의 상기 플립플롭 회로는 마스터 래치 회로와 슬레이브 래치 회로로 구성되어 있고, 상기 마스터 래치 회로는 상태 유지 기능이 없는 다이나믹 회로로 구성되어 있는 것을 특징으로 한다.
또한, 클록 신호 제어 기능이 부가된 플립플롭 회로에 있어서의 상기 래치 회로는 상기 데이터 출력 신호를 하이 레벨로 고정하기 위한 프리셋 신호가 입력되는 프리셋 입력과, 상기 데이터 출력 신호를 로우 레벨로 고정하기 위한 클리어 신호가 입력되는 클리어 입력을 구비하는 것을 특징으로 한다.
또한, 클록 신호 제어 기능이 부가된 플립플롭 회로에 있어서의 상기 래치 회로는 상기 데이터 입력 신호보다 높은 전압인 상기 데이터 출력 신호를 출력하 도록 구성되어 있는 것을 특징으로 한다.
[제1 실시예]
본 발명의 제1 실시예는 입력 신호가 변화되었을 때만 플립플롭 회로로 내부 클록 신호를 공급하는 클록 제어 회로를 각 플립플롭 회로에 내장하는 동시에, 이 클록 제어 회로는 외부 클록 신호의 상승에 동기하여 내부 클록 신호를 공급하고, 데이터 출력 신호의 변화가 확정된 것을 검출하고 나서 내부 클록 신호의 공급을 정지시킴으로써, 플립플롭 회로에는 단펄스의 내부 클록 신호가 공급된 것과 동일한 효과를 얻을 수 있도록 한 것이다. 그리고, 이것에 의해, 외부 클록 신호의 펄스 폭의 조정을 불필요하게 하고, 단펄스의 외부 클록 신호를 전송시킴으로써 생기는 왜곡의 문제가 발생하지 않도록 한 것이다. 보다 상세한 내용은 이하에 설명한다.
도 1은 본 실시예에 따른 클록 신호 제어 기능이 부가된 플립플롭 회로의 회로 구성의 일례를 도시한 도면이다.
도 1로부터 알 수 있는 바와 같이, 이 클록 신호 제어 기능이 부가된 플립플롭 회로는 플립플롭 회로(10), 불일치 검출 회로(DDC), 클록 제어 회로(CCC)를 구비하여 구성되어 있다.
플립플롭 회로(10)의 입력 단자(D)에는 데이터 입력 신호(DIS)가 입력되고, 출력 단자(Q)로부터는 데이터 출력 신호(DOS)가 출력되며, 클록 입력 단자에는 내부 클록 신호(ICLK)가 입력된다. 이 플립플롭 회로(10)는 마스터슬레이브형 플립플롭 회로이고, 내부 클록 신호(ICLK)의 상승시의 데이터 입력 신호(DIS)의 값을 내부 클록 신호(ICLK)의 다음 상승시까지 유지하는 기능을 갖고 있다.
불일치 검출 회로(DDC)에는 플립플롭 회로(10)의 데이터 입력 신호(DIS)와 데이터 출력 신호(DOS)가 입력되어 있고, 불일치 신호(DS)를 출력한다. 불일치 검출 회로(DDC)는 이들 데이터 입력 신호(DIS)와 데이터 출력 신호(DOS)가 일치하고 있는지의 여부를 검출하는 회로로서, 데이터 입력 신호(DIS)와 데이터 출력 신호(DOS)의 불일치를 검출한 경우에, 불일치 신호(DS)를 생성한다. 이 불일치 신호(DS)는 클록 제어 회로(CCC)에 입력된다.
본 실시예에서는 데이터 입력 신호(DIS)와 데이터 출력 신호(DOS)로부터 불일치 신호(DS)를 생성하는 것으로 했지만, 플립플롭 회로(10)의 내부에 있어서의 데이터 입력 신호(DIS)와 등가인 신호나 데이터 출력 신호(DOS)와 등가인 신호로부터 불일치 신호(DS)를 생성하는 것도 가능하다. 또한, 불일치 신호(DS)를 생성하기 위해서는 배타적 논리합(EXOR) 회로를 이용하는 것이 효율적이다.
클록 제어 회로(CCC)에는 이 불일치 신호(DS) 이외에 외부로부터의 외부 클록 신호(ECLK)가 입력되어 있고, 전술한 내부 클록 신호(ICLK)를 플립플롭 회로(10)로 출력한다. 이 클록 제어 회로(CCC)는 NOT 회로(12), AND 회로(14), OR 회로(16), AND 회로(18)를 구비하여 구성되어 있다. 외부 클록 신호(ECLK)는 NOT 회로(12)와 AND 회로(14)로 입력되고 있다. NOT 회로(12)의 출력 신호는 OR 회로(16)로 입력되고 있다. 이 OR 회로(16)의 출력 신호인 전송 제어 신호(TCS)는 AND 회로(18)에 입력되어 있다. 이 AND 회로(18)에는 불일치 검출 회로(DDC)로부터의 불일치 신호(DS)도 입력되어 있고, 그 출력 신호로서의 클록 제어 신호(CCS)를 AND 회로(14)와 OR 회로(16)로 출력한다. 즉, 불일치 신호(DS)와 전송 제어 신호(TCS)의 논리곱에 의해 클록 제어 신호(CCS)를 생성한다. 또한, 신호 전송 제어 신호(TCS)는 외부 클록 신호(ECLK)의 부정과 클록 제어 신호(CCS)의 논리합에 의해 생성된다. AND 회로(14)에는 이 클록 제어 신호(CCS)와 전술한 외부 클록 신호(ECLK)가 입력되어 있고, 출력 신호로서 내부 클록 신호(ICLK)를 플립플롭 회로(10)로 출력한다. 즉, 클록 제어 신호(CCS)와 외부 클록 신호(ECLK)의 논리합에 의해 내부 클록 신호(ICLK)가 생성된다.
다음에, 도 2 및 도 3에 기초하여 본 실시예에 따른 클록 신호 제어 기능이 부가된 플립플롭 회로의 동작을 설명한다. 도 2는 외부 클록 신호(ECLK)가 로우일 때에 데이터 입력 신호(DIS)가 변화된 경우의 타이밍차트를 도시한 도면이고, 도 3은 외부 클록 신호(ECLK)가 하이일 때에 데이터 입력 신호(DIS)가 변화된 경우의 타이밍 차트를 도시한 도면이다.
우선, 도 2에 기초하여 외부 클록 신호(ECLK)가 로우일 때에 데이터 입력 신호(DIS)가 변화된 경우의 동작을 설명한다.
이 도 2로부터 알 수 있는 바와 같이, 시각 t1에서 데이터 입력 신호(DIS)가 로우에서 하이로 전환된 것으로 한다. 그렇게 하면, 플립플롭 회로(10)에 있어서의 데이터 입력 신호(DIS)와 데이터 출력 신호(DOS)가 불일치가 되기 때문에, 불일치 검출 회로(DDC)의 불일치 신호(DS)가 로우에서 하이로 전환된다. 이 시각 t1에 있어서는 전송 제어 신호(TCS)도 하이이기 때문에, 클록 제어 신호(CCS)도 로우에서 하이로 전환된다. 단, 외부 클록 신호(ECLK)가 로우이기 때문에, 내부 클록 신호(ICLK)는 로우인 상태이다.
다음에, 시각 t2에서 외부 클록 신호(ECLK)가 로우에서 하이로 전환된다. 그렇게 하면, 클록 제어 신호(CCS)가 하이이기 때문에, 내부 클록 신호(ICLK)도 로우에서 하이로 전환된다. 이 내부 클록 신호(ICLK)는 플립플롭 회로(10)에 입력되어 있고, 이 내부 클록 신호(ICLK)의 상승에 동기하여 플립플롭 회로(10)가 동작한다. 즉, 플립플롭 회로(10)는 이 내부 클록 신호(ICLK)의 상승시의 데이터 입력 신호(DIS)의 값을 데이터 출력 신호(DOS)로서 출력한다. 단, 이 경우는 플립플롭 회로(10)의 동작의 지연 시간으로서, ΔT가 필요하다. 따라서, 시각 t2로부터 ΔT만큼 경과한 시각 t3에 있어서, 데이터 출력 신호(DOS)는 로우에서 하이로 전환된다.
이 시각 t3에 있어서, 데이터 출력 신호(DOS)와 데이터 입력 신호(DIS)가 일치하기 때문에, 불일치 신호(DS)가 하이에서 로우로 전환된다. 이 때문에, 클록 제어 신호(CCS)도 하이에서 로우로 전환되고, 내부 클록 신호(ICLK)도 하이에서 로우로 전환된다.
다음에, 도 3에 기초하여 외부 클록 신호(ECLK)가 하이일 때에 데이터 입력 신호(DIS)가 변화되었을 경우의 동작을 설명한다.
도 3으로부터 알 수 있는 바와 같이, 시각 t1에서 데이터 입력 신호(DIS)가 로우에서 하이로 전환된 것으로 한다. 그렇게 하면, 플립플롭 회로(10)에 있어서의 데이터 입력 신호(DIS)와 데이터 출력 신호(DOS)가 불일치가 되기 때문에, 불일치 검출 회로(DDC)의 불일치 신호(DS)가 로우에서 하이로 전환된다. 단, 이 시각 t1에 있어서는 전송 제어 신호(TCS)는 로우이기 때문에, 클록 제어 신호(CCS)도 로우인 상태이다. 따라서, 내부 클록 신호(ICLK)도 로우인 상태이다.
다음에, 시각 t2에서 외부 클록 신호(ECLK)가 하이에서 로우로 전환되고, 전송 제어 신호(TCS)가 로우에서 하이로 전환된다. 전송 제어 신호(TCS)와 불일치 신호(DS)가 모두 하이이기 때문에, 클록 제어 신호(CCS)도 로우에서 하이로 전환된다. 단, 외부 클록 신호(ECLK)가 로우이기 때문에, 이 시각 t2에 있어서는 내부 클록 신호(ICLK)도 로우인 상태이다.
다음에, 시각 t3에서 외부 클록 신호(ECLK)가 로우에서 하이로 전환된다. 그렇게 하면, 클록 제어 신호(CCS)도 하이이기 때문에, 내부 클록 신호(ICLK)도 로우에서 하이로 전환된다. 이 내부 클록 신호(ICLK)는 플립플롭 회로(10)에 입력되어 있고, 이 내부 클록 신호(ICLK)의 상승에 동기하여 플립플롭 회로(10)는 동작한다. 즉, 플립플롭 회로(10)는 이 내부 클록 신호(ICLK)의 상승시의 데이터 입력 신호(DIS)의 값을 데이터 출력 신호(DOS)로서 출력한다. 단, 이 경우는 플립플롭 회로(10)의 동작의 지연 시간으로서, ΔT가 필요하다. 따라서, 시각 t3으로부터 ΔT만큼 경과한 시각 t4에 있어서, 데이터 출력 신호(DOS)는 로우에서 하이로 전환된다.
이 시각 t4에 있어서, 데이터 출력 신호(DOS)와 데이터 입력 신호(DIS)가 일치하기 때문에, 불일치 신호(DS)가 하이에서 로우로 전환된다. 이 때문에, 클록 제어 신호(CCS)도 하이에서 로우로 전환되고, 내부 클록 신호(ICLK)도 하이에서 로우로 전환된다.
이상과 같이, 본 실시예에 따른 클록 신호 제어 기능이 부가된 플립플롭 회로에 따르면, 데이터 입력 신호(DIS)와 데이터 출력 신호(DOS)가 일치하고 있을 때에는 내부 클록 신호(ICLK)를 로우로 고정하고, 데이터 입력 신호(DIS)와 데이터 출력 신호(DOS)가 일치하고 있지 않을 때에는 내부 클록 신호(ICLK)를 플립플롭 회로(10)로 공급하도록 하였기 때문에, 소비 전력의 억제를 도모할 수 있다. 특히, 데이터 입력 신호가 너무 변화하지 않는 것과 같은 데이터 천이 확률이 낮은 경우에는 대폭적인 소비 전력의 억제를 도모할 수 있다.
또한, 클록 제어 회로(CCC)를 설치함으로써, 외부 클록 신호(ECLK)의 상승에 동기시켜 내부 클록 신호(ICLK)도 상승시키는 것으로 하였기 때문에, 외부 클록 신호(ECLK)가 로우일 때에 데이터 입력 신호(DIS)가 변화된 경우에도, 외부 클록 신호(ECLK)가 하이일 때에 데이터 입력 신호(DIS)가 변화된 경우에도, 이 클록 신호 제어 기능이 부가된 플립플롭 회로에 오동작이 발생하지 않도록 할 수 있다.
또한, 내부 클록 신호(ICLK)를 외부 클록 신호(ECLK)의 상승에 동기시켜 상승시키고, 데이터 출력 신호(DOS)의 변화를 검출하여 하강시키는 것으로 하였기 때문에, 결과적으로 단펄스의 내부 클록 신호(ICLK)를 얻을 수 있다. 또한, 이 내부 클록 신호(ICLK)의 펄스 폭은 데이터 출력 신호(DOS)가 변화되기까지의 시간에 의해 결정되게 되기 때문에, 펄스 폭이 지나치게 짧아 플립플롭 회로(10)가 동작하지않게 된다고 하는 사태를 막을 수 있다. 이 때문에, 종래와 같이 외부 클록 신호로서 펄스형의 클록을 이용하는 경우와 비교해서 배선내의 전송 과정에서의 열화를 그 만큼 의식하지 않고 설계할 수 있게 된다.
[제2 실시예]
본 발명의 제2 실시예는 제1 실시예의 클록 신호 제어 기능이 부가된 플립플롭 회로에 있어서의 마스터슬레이브형 플립플롭 회로 및 불일치 검출 회로의 구체적 구성을 논리 소자 레벨로 나타낸 것이다.
도 4는 이 제2 실시예에 따른 클록 신호 제어 기능이 부가된 플립플롭 회로를 도시한 도면이다.
플립플롭 회로(10)는 직렬로 접속된 클록 인버터(10a), NOT 회로(10b), 전송 게이트(10c), NOT 회로(10d, 10e)를 구비하여 구성되어 있다. 또한, 플립플롭 회로(10)는 NOT 회로(10b)와 병렬로 접속된 클록 인버터(10f)와, NOT 회로(10d)와 병렬로 접속된 클록 인버터(10g)를 구비하여 구성되어 있다. 이들 중, 클록 인버터(10f)와 전송 게이트(10c)는 내부 클록 신호(ICLK)가 하이일 때, 통과 상태가 된다. 또한, 클록 인버터(10a, 10g)는 반전 내부 클록 신호(/ICLK)가 하이일 때, 통과 상태가 된다. 클록 인버터(10a)에는 이 플립플롭 회로(10)의 입력으로서 데이터 입력 신호(DIS)가 입력되고, NOT 회로(10e)로부터는 이 플립플롭 회로(10)의 출력으로서 데이터 출력 신호(DOS)가 출력된다.
불일치 검출 회로(DDC)는 n형 MOS 트랜지스터(NM1, NM2)와, p형 MOS 트랜지스터(PM1, PM2)를 구비하여 구성되어 있다. 이 불일치 검출 회로(DDC)는 데이터 입력 신호(DIS)와 데이터 출력 신호(DOS)의 불일치를 검출한 경우에, 로우의 불일치 신호(/DS)를 출력하도록 구성되어 있다.
n형 MOS 트랜지스터(NM1)의 제어 단자에는 데이터 입력 신호(DIS)가 입력되어 있다. n형 MOS 트랜지스터(NM1)의 입력 단자는 NOT 회로(10d)의 입력측에 접속되어 있다. 따라서, n형 MOS 트랜지스터(NM1)의 입력 단자에는 데이터 출력 신호(DOS)와 등가인 신호가 입력되어 있다. n형 MOS 트랜지스터(NM1)의 출력 단자는 클록 제어 회로(CCC2)로 접속되어 있다.
p형 MOS 트랜지스터(PM1)의 제어 단자는 NOT 회로(10b)의 입력측에 접속되어 있다. 따라서, p형 MOS 트랜지스터(PM1)의 제어 단자에는 데이터 입력 신호(DIS)의 반전 신호와 등가인 신호가 입력되어 있다. p형 MOS 트랜지스터(PM1)의 입력 단자는 NOT 회로(10d)의 입력측에 접속되어 있다. 따라서, p형 MOS 트랜지스터(PM1)의 입력 단자에는 데이터 출력 신호(DOS)와 등가인 신호가 입력되어 있다. p형 MOS 트랜지스터(PM1)의 출력 단자는 클록 제어 회로(CCC2)로 접속되어 있다.
n형 MOS 트랜지스터(NM2)의 제어 단자는 NOT 회로(10b)의 입력측에 접속되어 있다. 따라서, n형 MOS 트랜지스터(NM2)의 제어 단자에는 데이터 입력 신호(DIS)의 반전 신호와 등가인 신호가 입력되어 있다. n형 MOS 트랜지스터(NM2)의 입력 단자는 NOT 회로(10e)의 입력측에 접속되어 있다. 따라서, n형 MOS 트랜지스터(NM2)의 입력 단자에는 데이터 출력 신호(DOS)의 반전 신호와 등가인 신호가 입력되어 있다. n형 MOS 트랜지스터(NM2)의 출력 단자는 클록 제어 회로(CCC2)로 접속되어 있다.
p형 MOS 트랜지스터(PM2)의 제어 단자에는 데이터 입력 신호(DIS)가 입력되어 있다. p형 MOS 트랜지스터(PM2)의 입력 단자는 NOT 회로(10e)의 입력측에 접속되어 있다. 따라서, p형 MOS 트랜지스터(PM2)의 입력 단자에는 데이터 출력 신호(DOS)의 반전 신호와 등가인 신호가 입력되어 있다. p형 MOS 트랜지스터(PM2)의 출력 단자는 클록 제어 회로(CCC2)로 접속되어 있다.
클록 제어 회로(CCC2)는 회로 구성이 효율적이 되도록 논리 변환을 행하고 있다. 단, 논리적으로는 도 1에 도시하는 클록 제어 회로(CCC)와 등가이다. 또한, 반전 내부 클록 신호(/ICLK)를 생성하는 NOT 회로와, 클록 제어 회로(CCC)의 2입력의 AND 회로(14)를 결합하여, 2 입력의 NAND 회로로 함으로써 트랜지스터수의 삭감을 도모하고 있다. 따라서, 클록 제어 회로(CCC2)는 NOT 회로(11)와 AND 회로(13)와 NOR 회로(15)와 NAND 회로(17)와 NOT 회로(19)를 구비하여 구성되어 있다.
AND 회로(13)에는 외부 클록 신호(ECLK)와 클록 제어 신호(CCS)를 반전한 신호가 입력되고, 전송 제어 신호(/TCS)를 출력한다. NOR 회로(15)에는 불일치 신호(/DS)와 전송 제어 신호(/TCS)가 입력되고, 클록 제어 신호(CCS)를 출력한다. NAND 회로(17)에는 클록 제어 신호(CCS)와 외부 클록 신호(ECLK)가 입력되고, 반전 내부 클록 신호(/ICLK)를 출력한다. NOT 회로(19)에는 반전 내부 클록 신호(/ICLK)가 입력되고, 내부 클록 신호(ICLK)를 출력한다.
이 제2 실시예에 따른 클록 신호 제어 기능이 부가된 플립플롭 회로의 동작은 상술한 제1 실시예와 동일하기 때문에, 그 설명은 생략한다.
[제3 실시예]
본 발명의 제3 실시예는 플립플롭 회로에 있어서의 마스터 래치 회로 부분을 다이나믹 회로로 구성함으로써 트랜지스터 수의 삭감을 도모한 것이다.
도 5는 본 실시예에 따른 클록 신호 제어 기능이 부가된 플립플롭 회로의 회로 구성의 일례를 도시한 도면이다.
상술한 제2 실시예에 있어서는 도 4로부터 알 수 있는 바와 같이, 마스터슬레이브형 플립플롭 회로(10)를 스태틱 회로로 구성하였다. 이것에 대하여, 제3 실시예에 있어서는, 도 5로부터 알 수 있는 바와 같이, 본 발명에 따른 클록 제어 회로(CCC, CCC2)에서는 내부 클록 신호(ICLK)가 하이인 시간이 매우 짧기 때문에, 플립플롭 회로(20)의 마스터 래치 회로를 다이나믹 회로로 구성하였다. 즉, 마스터 래치 회로를 NOT 회로(10h)와 전송 게이트(10i)와 NOT 회로(10j)를 직렬로 접속함으로써 구성하였다. 이와 같이 플립플롭 회로(20)의 마스터 래치 회로를 다이나믹 회로로 구성함으로써, 트랜지스터 수의 삭감을 도모할 수 있다.
[제4 실시예]
본 발명의 제4 실시예는 내부 클록 신호(ICLK)가 하이인 시간이 매우 짧은 것에 착안하여 제1 실시예에 있어서의 플립플롭 회로를 래치 회로로 대체함으로써, 트랜지스터 수의 삭감을 도모한 것이다.
도 6은 제4 실시예에 따른 클록 신호 제어 기능이 부가된 플립플롭 회로의 회로 구성의 일례를 도시한 도면이다.
이 도 6으로부터 알 수 있는 바와 같이, 이 클록 신호 제어 기능이 부가된 플립플롭 회로는 래치 회로(22)를 구비하여 구성되어 있다. 즉, 도 1에 도시하는 제1 실시예에 따른 클록 신호 제어 기능이 부가된 플립플롭 회로에 있어서의 플립플롭 회로(10)의 대신에 도 6에 도시한 바와 같이, 래치 회로(22)를 설치하고 있다. 이것은 내부 클록 신호(ICLK)가 하이인 시간이 매우 짧기 때문에, 래치 회로(22)로 플립플롭 회로(10)를 치환하여도 에지 트리거형 플립플롭 동작을 얻을 수 있기 때문이다.
이 도 6에 도시하는 래치 회로(22)는 내부 클록 신호(ICLK)가 하이인 동안은 입력 단자(D)의 데이터 입력 신호(DIS)의 값을 출력 단자(Q)의 출력으로 전달하여 데이터 출력 신호(DOS)로서 출력한다. 한편, 내부 클록 신호(ICLK)가 로우인 동안에는 내부 클록 신호(ICLK)의 하강시에 있어서의 출력 단자(Q)의 값을 유지하여 데이터 출력 신호(DOS)로서 출력한다.
이와 같이 클록 신호 제어 기능이 부가된 플립플롭 회로를 구성함으로써, 트랜지스터 수의 삭감을 도모할 수 있다. 즉, 본 실시예에 따른 구성에서는, 상술한 제3 실시예에 따른 구성과 비교하여 플립플롭의 특성의 하나인 홀드 타임 특성이 악화되지만, 트랜지스터 수를 더욱 삭감할 수 있다. 즉, 홀드 타임 특성이 악화되어 내부 클록 신호(ICLK)의 펄스 폭이 넓어지는 경향이 있지만, 한층 더 트랜지스터 수의 삭감을 도모할 수 있다.
[제5 실시예]
본 발명의 제5 실시예는 제4 실시예의 클록 신호 제어 기능이 부가된 플립플롭 회로에 있어서의 래치 회로 및 불일치 검출 회로의 구체적 구성을 논리 소자 레벨로 나타낸 것이다.
도 7은 제4 실시예에 따른 클록 신호 제어 기능이 부가된 플립플롭 회로를 도시한 도면이다. 래치 회로(22)는 직렬로 접속된 NOT 회로(22a)와 전송 게이트(22b)와 NOT 회로(22c)를 구비하여 구성되어 있다. 또한, NOT 회로(22a)와 병렬로 접속된 클록 인버터(22d)를 구비하여 구성되어 있다.
이 도 7에 있어서는 클록 제어 회로(CCC2)는 회로 구성이 효율적이 되도록 논리 변환을 행하였지만, 논리적으로는 도 6에 도시하는 클록 제어 회로(CCC)와 등가이다. 또한, 반전 내부 클록 신호(/ICLK)를 생성하는 NOT 회로와, 클록 제어 회로(CCC)의 2 입력의 AND 회로(14)를 결합하여 2 입력의 NAND 회로로 함으로써 트랜지스터 수의 삭감을 도모하고 있다.
[제6 실시예]
본 발명의 제6 실시예는 클록 제어 회로의 변형예를 도시하는 것이다. 도 8은 이 제6 실시예에 따른 클록 제어 회로의 회로 구성의 일례를 도시한 도면이다. 이 도 8로부터 알 수 있는 바와 같이, 제6 실시예에 따른 클록 제어 회로(CCC3)는 상술한 제1 실시예의 클록 제어 회로(CCC)(도 1 참조) 및 제4 실시예의 클록 제어 회로(CCC)(도 6 참조)에 있어서의 2 입력의 AND 회로(14)의 대신에 3 입력의 AND 회로(14A)를 설치하고 있다. 이 AND 회로(14A)에는 AND 회로(18)로부터의 클록 제어 신호(CCS)와, 외부 클록 신호(ECLK) 이외에 불일치 검출 회로(DDC)로부터의 불일치 신호(DS)가 입력되어 있다.
이상과 같이 클록 제어 회로(CCC3)를 구성함으로써, 불일치 신호(DS)가 하이에서 로우로 변화되었을 때에, 내부 클록 신호(ICLK)를 신속하게 하이에서 로우로 전환할 수 있다. 즉, 불일치 신호(DS)를 내부 클록 신호(ICLK)를 발생하는 AND 회로(14A)에 직접 입력하는 패스를 가했기 때문에, AND 회로(18)에 발생되는 지연을 바이패스하여 직접적으로 내부 클록 신호(ICLK)를 하이에서 로우로 전환할 수 있다.
특히, 상술한 제4 실시예에 있어서는, 클록 제어 회로(CCC)와 래치 회로(22)를 조합시켜 플립플롭 동작을 수행하도록 한 결과, 홀드 타임 특성이 악화되었지만, 본 실시예에 따른 클록 제어 회로(CCC3)를 이용함으로써, 홀드 타임 특성을 개선할 수 있다. 즉, 상술한 제4 실시예에 있어서는 내부 클록 신호(ICLK)의 하이 상태가 길어지기 때문에, 홀드 타임 특성이 악화되는 경향이 있지만, 본 실시예에 따른 클록 제어 회로(CCC)를 이용함으로써, 내부 클록 신호(ICLK)의 하이 상태를 짧게 할 수 있다. 즉, 내부 클록 신호(ICLK)의 펄스 폭을 좁게 할 수 있어 홀드 타임 특성을 개선할 수 있다.
[제7 실시예]
본 발명의 제7 실시예는 클록 제어 회로의 다른 변형예를 도시하는 것이다. 도 9는 이 제7 실시예에 따른 클록 제어 회로의 회로 구성의 일례를 도시한 도면이다. 이 도 9로부터 알 수 있는 바와 같이, 이 제7 실시예에 따른 클록 제어 회로(CCC4)는 제1 실시예의 클록 제어 회로(CCC)(도 1 참조) 및 제4 실시예의 클록 제어 회로(CCC)에 있어서의 2 입력의 AND 회로(18)의 대신에 3 입력의 AND 회로(18A)를 설치하고 있다. 또한, AND 회로(14)로부터의 내부 클록 신호(ICLK)를 1개 또는 복수의 NOT 회로(인버터)(19A)를 통해 이 AND 회로(18)로 피드백하고 있다. 본 실시예에 있어서는 이 NOT 회로(19)는 홀수개 설치할 필요가 있다.
이상과 같이 클록 제어 회로(CCC4)를 구성함으로써, 내부 클록 신호(ICLK)의 펄스 폭을 조정할 수 있다. 즉, 내부 클록 신호(ICLK)의 천이를 AND 회로(18A)로 피드백하도록 함으로써, 내부 클록 신호(ICLK)의 펄스 폭을 용이하게 제어할 수 있다. 또한, 이 펄스 폭은 NOT 회로(19A)의 단수를 변화시킴으로써 조정할 수 있다.
또한, 본 실시예에 따른 클록 제어 회로(CCC4)를 이용하는 것은 상술한 제6 실시예에 따른 클록 제어 회로(CCC3)와 동일하게, 제4 실시예의 홀드 타임 특성을 개선하는 대책으로서 효과적이다.
[제8 실시예]
제8 실시예는 지금까지의 클록 제어 회로를 변형하여 불일치 신호로 변화시키거나, 또는 부가해서 다른 제어 신호를 입력할 수 있도록 한 것으로, 구체적으로는 출력 유지 신호를 부가해서 클록 제어 회로에 입력함으로써, 플립플롭 회로에 데이터 유지 기능을 갖도록 한 것이다. 도 10은 이 제8 실시예에 따른 클록 제어 회로의 회로 구성의 일례를 도시한 도면이다.
이 도 10으로부터 알 수 있는 바와 같이, 이 제8 실시예에 따른 클록 제어 회로(CCC5)는 제1 실시예의 클록 제어 회로(CCC)(도 1 참조) 및 제4 실시예의 클록 제어 회로(CCC)에 있어서의 2 입력의 AND 회로(18)의 대신에 3 입력의 AND 회로(18B)를 설치하고 있다. 그리고, 이 AND 회로(18B)에 출력 유지 신호(OHS)를 입력하고 있다. 이 출력 유지 신호(OHS)는 클록 신호 제어 기능이 부가된 플립플롭 회로의 데이터 출력 신호(DOS)를 유지해 두고 싶을 경우는 로우가 되고, 유지할 필요가 없을 때에는 하이가 되는 신호이다.
제1 실시예나 제4 실시예에 따른 클록 제어 회로(CCC)를 이상과 같이 구성함으로써, 데이터 유지 기능이 부가된 클록 신호 제어 기능이 부가된 플립플롭 회로를 실현할 수 있다. 즉, 출력 유지 신호(OHS)가 로우일 때에는 불일치 신호(DS)의 값에 상관없이 플립플롭 회로(10) 또는 래치 회로(22)의 데이터 출력 신호(DOS)의 값은 유지된다. 한편, 출력 유지 신호(OHS)가 하이일 때에는 불일치 신호(DS)가 하이일 때에만, 즉 데이터 입력 신호(DIS)와 데이터 출력 신호(DOS)가 불일치일 때만, 플립플롭 회로(10) 또는 래치 회로(22)는 데이터 입력 신호(DIS)의 값을 판독한다.
또한, 종래의 데이터 유지 기능이 부가된 플립플롭 회로와 등가인 기능을 제1 실시예나 제4 실시예에 있어서의 클록 제어 회로(CCC)에 2개의 트랜지스터를 추가하는 것 만으로 실현할 수 있다. 즉, 2 입력의 AND 회로(18)를 3 입력의 AND 회로(18B)로 바꾸는 것 만으로 실현할 수 있다.
[제9 실시예]
본 발명의 제9 실시예는 상술한 제4 실시예에 데이터 출력 신호를 하이 또는 로우로 고정하는 기능을 부가한 것이다.
도 11은 본 실시예에 따른 데이터 유지 기능이 부가된 플립플롭 회로의 구체적인 회로 구성의 일례를 도시한 도면이다. 이 도 11로부터 알 수 있는 바와 같이, 본 실시예에 따른 데이터 유지 기능이 부가된 플립플롭 회로는 데이터 입력 신호(DIS)에 의하지 않고서, 데이터 출력 신호(DOS)를 하이 또는 로우로 고정하는 기능을 구비하고 있다. 즉, 상술한 제4, 제5 실시예의 래치 회로(22)의 구성에 부가해서 프리셋 신호(PR)와 클리어 신호(CL)를 입력하는 기구를 설치하고 있다.
프리셋 신호(PR)는 NAND 회로(22e)의 한쪽 입력으로 가해지고 있다. 이 NAND 회로(22e)는 도 7에 도시하는 제5 실시예의 NOT 회로(22c)의 대신에 설치된 것이다. 클리어 신호(CL)는 클록 NAND 회로(22f)의 한쪽 입력으로 가해지고 있다. 이 클록 NAND 회로(22f)는 도 7에 도시하는 제5 실시예의 클록 인버터(22d)의 대신에 설치된 것이다.
본 실시예에 있어서는 플립플롭의 통상 동작시에는 프리셋(PR) 신호와 클리어 신호(CL)를 모두 하이로 해 둔다. 그렇게 하면, 이 래치 회로(22)는 내부 클록 신호(ICLK) 및 반전 내부 클록 신호(/ICLK)에 동기한 플립플롭 동작을 한다. 한편, 데이터 출력 신호(DOS)를 하이로 고정할 때에는 프리셋 신호(PR)를 로우로 한다. 그렇게 하면, 이 래치 회로(22)의 데이터 출력 신호(DOS)는 하이로 고정된다. 또한, 데이터 출력 신호(DOS)를 로우로 고정할 때에는 클리어 신호(CL)를 로우로 한다. 그렇게 하면, 이 래치 회로(22)의 데이터 출력 신호(DOS)는 로우로 고정된다.
이상과 같은 구성의 데이터 유지 기능이 부가된 플립플롭 회로에 따르면, 4개의 트랜지스터를 증설하는 것 만으로, 데이터 출력 신호(DOS)를 하이 또는 로우로 고정하는 기능을 부가할 수 있다. 즉, 일반적인 마스터슬레이브형 플립플롭에서는 이 기능을 부가하는데에 8개의 트랜지스터를 증설할 필요가 있음에 비하여, 본 실시예에 따른 구성에서는 4개의 트랜지스터의 증설만으로 실현할 수 있다.
[제10 실시예]
본 발명의 제10 실시예는 클록 신호 제어 기능이 부가된 플립플롭 회로의 데이터 입력 신호 및 외부 클록 신호에 전압 진폭이 낮은 전압인 VDDL을 이용한 경우에도, 이 전압(VDDL)보다도 높은 전압(VDD)의 데이터 출력 신호를 출력할 수 있 도록 구성한 것이다.
도 12는 본 실시예에 따른 클록 신호 제어 기능이 부가된 플립플롭 회로의 구체적인 회로 구성의 일례를 도시한 도면이다. 이 도 12로부터 알 수 있는 바와 같이, 클록 제어 회로(CCC2)에는 외부 클록 신호(ECLK)가 입력되어 있다. 이 외부 클록 신호(ECLK)는 접지와 전압(VDDL) 사이에서 진폭한다. 클록 제어 회로(CCC2)는 내부 클록 신호(ICLK)와 반전 내부 클록 신호(/ICLK)를 출력한다. 이들 내부 클록 신호(ICLK)와 반전 내부 클록 신호(/ICLK)는 접지와 전압(VDD1) 사이에서 진폭한다. 이 전압(VDD1)은 전압(VDDL)과 같거나 또는 낮은 전압이면 충분하다.
플립플롭 회로(24)에는 이들 내부 클록 신호(ICLK)와 반전 내부 클록 신호(/ICLK) 이외에, 데이터 입력 신호(DIS)가 입력되어 있다. 이 데이터 입력 신호(DIS)는 접지와 전압(VDDL) 사이에서 진폭한다. 또한, 도면으로부터는 명확하지 않지만, 플립플롭 회로(24)의 NOT 회로(24a)에는 전압(VDD1)이 인가되어 있다. 이 NOT 회로(24a) 이외의 플립플롭 회로(24)에는 전압(VDD)의 전원이 인가되어 있다. 그리고, 이 플립플롭 회로(24)는 접지와 전압(VDD) 사이에서 진폭하는 데이터 출력 신호(DOS)를 출력한다. 이 전압(VDD)은 전압(VDDL)보다 높은 통상의 전압이다. 이상의 전압의 고저 관계를 정리하면 다음과 같이 된다.
VDD＞VDDL≥VDD1
이상과 같은 구성에 따르면, 클록 신호 제어 기능이 부가된 플립플롭 회로의 데이터 입력 신호(DIS) 및 외부 클록 신호(ECLK)에 진폭이 낮은 전압인 VDDL을 이용한 경우에도, 이 전압(VDDL)보다 높은 전압(VDD)의 데이터 출력 신호(DOS)를 출력할 수 있다.
또, 본 실시예에 있어서는, n형 MOS 트랜지스터(24b, 24c)로 전송 게이트를 구성하였지만, 이 부분을 한 쌍의 n형 MOS 트랜지스터와 p형 MOS 트랜지스터로 이루어지는 전송 게이트로 구성하는 것도 가능하다.
[제11 실시예]
본 발명의 제11 실시예는 전술한 클록 제어 회로를 클록 트리 제어용으로 이용한 것이다.
도 13은 본 실시예에 따른 클록 제어 회로를 포함한 클록 신호 배선을 도시한 도면이다. 이 도 13으로부터 알 수 있는 바와 같이, 클록 제어 회로(CCC6)에는 외부 클록 신호와 공급 제어 신호(SCS)가 입력되어 있다. 그리고, 이 클록 제어 회로(CCC6)로부터는 내부 클록 신호(ICLK)가 출력된다. 본 실시예에 따른 클록 제어 회로(CCC6)는 상술한 제1 실시예에 따른 클록 제어 회로(CCC)(도 1 참조)와 동일한 구성이다. 단, 불일치 신호(DS) 대신에 공급 제어 신호(SCS)가 입력되어 있다. 이 내부 클록 신호(ICLK)는 클록 트리(CT)로 공급된다. 이 클록 트리(CT)로부터는 최종적인 공급 클록 신호가 출력되고, 이 최종적인 공급 클록 신호는 복수의 플립플롭 회로(26)로 공급된다.
공급 제어 신호(SCS)는 이 클록 제어 회로(CCC6)로부터의 내부 클록 신호(ICLK)의 공급을 제어한다. 공급 제어 신호(SCS)가 하이인 경우, 다음의 외부 클록 신호(ECLK)의 상승과 동기하여 내부 클록 신호(ICLK)도 상승하고, 클록 트리(CT)가 동작한다. 공급 제어 신호(SCS)가 로우가 되면, 바로 내부 클록 신호(ICLK)도 클록 트리(CT)의 출력도 로우로 전환된다. 그러나, 클록 신호의 상승 에지에 동기하는 플립플롭 회로(26) 등의 논리 회로에서는 클록 트리(CT)의 출력의 상승 에지의 동기가 중요하며, 하강 에지가 비동기가 되는 것은 일반적으로 그다지 문제가 되지 않는다.
이상과 같이 본 실시예에 따른 클록 제어 회로(CCC6)를 이용함으로써, 클록 트리(CT)에서의 소비 전력을 억제할 수 있다. 즉, 클록 트리(CT)에 최종적인 공급 클록 신호를 출력시키는지의 여부를 제어할 수 있다. 또한, 본 실시예에 따르면, 종래보다 적은 트랜지스터로 클록 제어 회로(CCC6)를 실현할 수 있다.
또한, 본 발명은 전술한 실시예로 제한되는 것이 아니라 다양하게 변형 가능하다. 예컨대, 플립플롭 회로나 래치 회로에 제한되지 않고, 클록 신호에 동기하여 데이터 입력 신호를 유지하여 데이터 출력 신호로서 출력하는 데이터 유지 출력 회로라면, 본 발명을 적용할 수 있다.
이상과 같이, 본 발명에 따르면, 데이터 유지 출력 회로의 데이터 입력 신호와 데이터 출력 신호가 불일치인 경우에는 외부 클록 신호의 상승에 동기하여 짧은 펄스를 내부 클록 신호로서 데이터 유지 출력 회로로 공급하고, 데이터 입력 신호와 데이터 출력 신호가 일치하는 경우에는 로우 레벨의 신호를 내부 클록 신호로서 데이터 유지 출력 회로로 공급하도록 함으로써, 클록 신호를 공급하는 데 필요하게 되는 소비 전력의 억제를 도모하면서, 플립플롭 동작에 오류가 발생하지 않도록 할 수 있다.

Claims (10)

  1. 데이터 입력 신호와 내부 클록 신호가 입력되고, 상기 내부 클록 신호에 동기해서 상기 데이터 출력 신호의 값을 유지하여 데이터 출력 신호로서 출력하는 데이터 유지 출력 회로와;
    상기 데이터 유지 출력 회로의 상기 데이터 입력 신호와 상기 데이터 출력 신호가 입력되고, 이들 데이터 입력 신호와 데이터 출력 신호가 불일치인 경우를 검출하여 불일치 신호를 출력하는 불일치 검출 회로와;
    외부 클록 신호와 상기 불일치 신호가 입력되고, 상기 데이터 입력 신호와 상기 데이터 출력 신호가 불일치인 경우에는 상기 외부 클록 신호의 상승에 동기하여 짧은 펄스를 상기 내부 클록 신호로서 출력하며, 상기 데이터 입력 신호와 상기 데이터 출력 신호가 일치하는 경우에는 로우 레벨의 신호를 상기 내부 클록 신호로서 출력하는 클록 제어 회로를 구비한 것을 특징으로 하는 클록 신호 제어 기능이 부가된 플립플롭 회로.
  2. 제1항에 있어서, 상기 불일치 신호는 상기 데이터 입력 신호와 상기 데이터 출력 신호가 불일치인 경우에 하이 레벨이 되는 신호이고,
    상기 클록 제어 회로의 출력인 상기 내부 클록 신호는 클록 제어 신호와 상기 외부 클록 신호의 논리곱이며,
    상기 클록 제어 신호는 상기 불일치 신호와 전송 제어 신호의 논리곱이고,
    상기 전송 제어 신호는 상기 클록 제어 신호와 상기 외부 클록 신호의 부정 논리합인 것을 특징으로 하는 클록 신호 제어 기능이 부가된 플립플롭 회로.
  3. 제1항에 있어서, 상기 불일치 신호는 상기 데이터 입력 신호와 상기 데이터 출력 신호가 불일치인 경우에 하이 레벨이 되는 신호이고,
    상기 클록 제어 회로의 출력인 상기 내부 클록 신호는 클록 제어 신호와 상기 외부 클록 신호와 상기 불일치 신호의 논리곱이며,
    상기 클록 제어 신호는 상기 불일치 신호와 전송 제어 신호의 논리곱이고,
    상기 전송 제어 신호는 상기 클록 제어 신호와 상기 외부 클록 신호의 부정 논리합인 것을 특징으로 하는 클록 신호 제어 기능이 부가된 플립플롭 회로.
  4. 제1항에 있어서, 상기 불일치 신호는 상기 데이터 입력 신호와 상기 데이터 출력 신호가 불일치인 경우에 하이 레벨이 되는 신호이고,
    상기 클록 제어 회로의 출력인 상기 내부 클록 신호는 클록 제어 신호와 상기 외부 클록 신호의 논리곱이며,
    상기 클록 제어 신호는 상기 불일치 신호와 전송 제어 신호와 상기 내부 클록 신호에 대하여 일정한 지연 시간을 갖는 신호와의 논리곱이고,
    상기 전송 제어 신호는 상기 클록 제어 신호와 상기 외부 클록 신호의 부정 논리합인 것을 특징으로 하는 클록 신호 제어 기능이 부가된 플립플롭 회로.
  5. 제1항에 있어서, 상기 불일치 신호는 상기 데이터 입력 신호와 상기 데이터 출력 신호가 불일치인 경우에 하이 레벨이 되는 신호이고,
    상기 클록 제어 회로의 출력인 상기 내부 클록 신호는 클록 제어 신호와 상기 외부 클록 신호의 논리곱이며,
    상기 클록 제어 신호는 상기 불일치 신호와 전송 제어 신호와 출력 유지 신호와의 논리곱이고,
    상기 전송 제어 신호는 상기 클록 제어 신호와 상기 외부 클록 신호의 부정 논리합인 것을 특징으로 하는 클록 신호 제어 기능이 부가된 플립플롭 회로.
  6. 제1항에 있어서, 상기 불일치 신호는 상기 데이터 입력 신호와 상기 데이터 출력 신호가 불일치인 경우에 로우 레벨이 되는 신호이고,
    상기 클록 제어 회로의 출력인 상기 내부 클록 신호는 클록 제어 신호와 상기 외부 클록 신호의 논리곱 부정의 부정이며,
    상기 클록 제어 신호는 상기 불일치 신호와 전송 제어 신호의 논리합 부정 이고,
    상기 전송 제어 신호는 상기 클록 제어 신호의 부정과 상기 외부 클록 신호의 논리곱인 것을 특징으로 하는 클록 신호 제어 기능이 부가된 플립플롭 회로.
  7. 제6항에 있어서, 상기 불일치 검출 회로는,
    데이터 입력 신호가 입력되는 제어 단자, 데이터 출력 신호가 입력되는 입력 단자 및 상기 클록 제어 회로로 접속되는 출력 단자를 갖는 제1의 n형 MOS 트랜지스터와;
    데이터 입력 신호를 반전한 신호가 입력되는 제어 단자, 데이터 출력 신호가 입력되는 입력 단자 및 상기 클록 제어 회로로 접속되는 출력 단자를 갖는 제1의 p형 MOS 트랜지스터와;
    데이터 입력 신호를 반전한 신호가 입력되는 제어 단자, 데이터 출력 신호를 반전한 신호가 입력되는 입력 단자 및 상기 클록 제어 회로로 접속되는 출력 단자를 갖는 제2의 n형 MOS 트랜지스터와;
    데이터 입력 신호가 입력되는 제어 단자, 데이터 출력 신호를 반전한 신호가 입력되는 입력 단자 및 상기 클록 제어 회로로 접속되는 출력 단자를 갖는 제2의 p형 MOS 트랜지스터를 구비하는 것을 특징으로 하는 클록 신호 제어 기능이 부가된 플립플롭 회로.
  8. 제1항 내지 제7항 중 어느 한 항에 있어서, 상기 데이터 유지 출력 회로는 상기 내부 클록 신호의 상승시에 상기 데이터 입력 신호를 수신하여 이것을 유지하고, 상기 데이터 출력 신호로서 출력하는 플립플롭 회로로 구성되어 있는 것을 특징으로 하는 클록 신호 제어 기능이 부가된 플립플롭 회로.
  9. 제1항 내지 제7항 중 어느 한 항에 있어서, 상기 데이터 유지 출력 회로는 상기 내부 클록 신호가 하이 레벨인 동안에 상기 데이터 입력 신호를 수신하여 상기 데이터 출력 신호로서 출력하고, 상기 내부 클록 신호가 로우 레벨인 동안에는 하이 레벨인 동안에 수신한 상기 데이터 입력 신호를 유지하여 상기 데이터 출력 신호로서 출력하는 래치 회로로 구성되어 있는 것을 특징으로 하는 클록 신호 제어 기능이 부가된 플립플롭 회로.
  10. 외부 클록 신호와 공급 제어 신호가 입력되고, 내부 클록 신호를 출력하는 클록 제어 회로에 있어서,
    상기 내부 클록 신호는 클록 제어 신호와 상기 외부 클록 신호의 논리곱이고,
    상기 클록 제어 신호는 상기 공급 제어 신호와 전송 제어 신호의 논리곱이며,
    상기 전송 제어 신호는 상기 클록 제어 신호와 상기 외부 클록 신호의 부정논리합인 것을 특징으로 하는 클록 제어 회로.
KR1019990035329A 1998-08-26 1999-08-25 클록 신호 제어 기능을 가진 플립플롭 회로 및 클록 제어 회로 KR100339853B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP98-240713 1998-08-26
JP24071398 1998-08-26

Publications (2)

Publication Number Publication Date
KR20000017511A true KR20000017511A (ko) 2000-03-25
KR100339853B1 KR100339853B1 (ko) 2002-06-05

Family

ID=17063609

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019990035329A KR100339853B1 (ko) 1998-08-26 1999-08-25 클록 신호 제어 기능을 가진 플립플롭 회로 및 클록 제어 회로

Country Status (3)

Country Link
US (1) US6204707B1 (ko)
KR (1) KR100339853B1 (ko)
TW (1) TW419825B (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100422170B1 (ko) * 2001-08-21 2004-03-11 권황섭 공중통신 단말기의 전원 제어장치

Families Citing this family (35)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4095367B2 (ja) 2002-07-23 2008-06-04 株式会社東芝 半導体集積回路装置
KR100487652B1 (ko) * 2002-08-22 2005-05-03 삼성전자주식회사 클럭신호 라인에 대한 부하를 줄일 수 있는 플립플롭
KR100487654B1 (ko) * 2002-10-22 2005-05-03 삼성전자주식회사 저전력 플립플롭 회로
US6741113B1 (en) * 2003-01-31 2004-05-25 Sun Microsystems, Inc. Modified high speed flop design with self adjusting, data selective, evaluation window
US6741111B1 (en) 2003-04-21 2004-05-25 Pericom Semiconductor Corp. Data register for buffering double-data-rate DRAMs with reduced data-input-path power consumption
JP4051682B2 (ja) * 2003-08-06 2008-02-27 ソニー株式会社 クロック制御回路と集積回路
KR100896177B1 (ko) * 2004-11-17 2009-05-12 삼성전자주식회사 고속 플립플롭
JP4382096B2 (ja) * 2004-12-01 2009-12-09 富士通株式会社 ダイナミック回路を用いた半導体装置
US7631209B2 (en) * 2004-12-13 2009-12-08 Lsi Corporation Turning off clock to flip flops
JP4820586B2 (ja) * 2005-06-29 2011-11-24 ルネサスエレクトロニクス株式会社 半導体集積回路装置
US20090121756A1 (en) * 2006-03-21 2009-05-14 Nxp B.V. Pseudo-synchronous small register designs with very low power consumption and methods to implement
KR100859226B1 (ko) * 2006-05-12 2008-09-18 주식회사 하이닉스반도체 선정된 순서의 카운팅 값을 가지는 카운팅 신호를 출력하는 카운터
US20090195285A1 (en) * 2006-06-05 2009-08-06 Panasonic Corporation Semiconductor integrated circuit
US7508902B2 (en) * 2006-07-17 2009-03-24 Chunghwa Picture Tubes Ltd. Shift register
JP2008131256A (ja) * 2006-11-20 2008-06-05 Matsushita Electric Ind Co Ltd フリップフロップ回路
JP4232908B2 (ja) * 2006-12-08 2009-03-04 シャープ株式会社 データ保持回路および信号処理回路
US7868677B2 (en) * 2006-12-28 2011-01-11 Stmicroelectronics Pvt. Ltd. Low power flip-flop circuit
US8095353B2 (en) * 2007-12-03 2012-01-10 Fujitsu Limited Power index computing apparatus, method of computing power index, and computer product
CN101861625B (zh) * 2007-12-27 2014-04-16 夏普株式会社 移位寄存器
US7772906B2 (en) * 2008-04-09 2010-08-10 Advanced Micro Devices, Inc. Low power flip flop through partially gated slave clock
DE102008060663A1 (de) * 2008-12-08 2010-06-10 KROHNE Meßtechnik GmbH & Co. KG Schaltungsanordnung zur Erzeugung kurzer elektrischer Impulse
EP2234272A3 (en) * 2009-03-23 2015-09-30 Oticon A/S Low-power dual-edge-triggered storage cell with scan test support and clock gating circuit therefor
US8120406B2 (en) * 2009-07-06 2012-02-21 Ati Technologies Ulc Sequential circuit with dynamic pulse width control
US20110018602A1 (en) * 2009-07-24 2011-01-27 Texas Instruments Incorporated Edge-sensitive feedback-controlled pulse generator
US8432195B2 (en) * 2010-11-05 2013-04-30 Qualcomm Incorporated Latch circuits with synchronous data loading and self-timed asynchronous data capture
US8487681B2 (en) * 2011-02-23 2013-07-16 Nvidia Corporation Dual-trigger low-energy flip-flop circuit
KR102060073B1 (ko) * 2013-03-04 2019-12-27 삼성전자 주식회사 반도체 회로
US8860484B2 (en) * 2013-03-15 2014-10-14 Oracle International Corporation Fine grain data-based clock gating
CN103825577B (zh) * 2013-12-11 2016-08-24 中国人民解放军国防科学技术大学 抗单粒子翻转和单粒子瞬态的可复位的扫描结构d触发器
US9356583B2 (en) * 2014-08-29 2016-05-31 Taiwan Semiconductor Manufacturing Company Ltd. Flip-flop circuit
US9876488B2 (en) * 2015-11-02 2018-01-23 Mediatek Inc. Flip-flop circuit with data-driven clock
US10056882B2 (en) * 2015-12-30 2018-08-21 Texas Instruments Incorporated Ultra-low power static state flip flop
CN105763172B (zh) * 2016-02-03 2018-07-17 中国电子科技集团公司第二十四研究所 高速低功耗触发器
CN112636727A (zh) * 2019-10-08 2021-04-09 长鑫存储技术有限公司 数据的存储比较方法、存储比较电路装置及半导体存储器
US11468958B1 (en) * 2021-06-11 2022-10-11 Winbond Electronics Corp. Shift register circuit and a method for controlling a shift register circuit

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0815252B2 (ja) 1991-03-27 1996-02-14 松下電器産業株式会社 フリップフロップ回路
US5497115A (en) 1994-04-29 1996-03-05 Mosaid Technologies Incorporated Flip-flop circuit having low standby power for driving synchronous dynamic random access memory
JP3577139B2 (ja) * 1995-09-06 2004-10-13 株式会社ルネサステクノロジ データ保持回路
JP3478033B2 (ja) * 1996-12-30 2003-12-10 ソニー株式会社 フリップフロップ回路

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100422170B1 (ko) * 2001-08-21 2004-03-11 권황섭 공중통신 단말기의 전원 제어장치

Also Published As

Publication number Publication date
KR100339853B1 (ko) 2002-06-05
US6204707B1 (en) 2001-03-20
TW419825B (en) 2001-01-21

Similar Documents

Publication Publication Date Title
KR100339853B1 (ko) 클록 신호 제어 기능을 가진 플립플롭 회로 및 클록 제어 회로
KR100295674B1 (ko) 아날로그 혼용 디지탈 디엘엘
US5508648A (en) Differential latch circuit
US6333959B1 (en) Cross feedback latch-type bi-directional shift register in a delay lock loop circuit
KR100487654B1 (ko) 저전력 플립플롭 회로
US5576651A (en) Static/dynamic flip-flop
EP0851581A2 (en) Flip-flop circuit
US5523707A (en) Fast, low power exclusive or circuit
KR20020047251A (ko) 고속의 래치 및 플립플롭
US20030058023A1 (en) Level shift circuit
KR20100003038A (ko) 링 오실레이터와 이를 이용한 멀티 위상 클럭 보정 회로
KR20000065711A (ko) 펄스발생기를 채용한 내부클럭신호 발생회로
JP3580736B2 (ja) クロック信号制御機能付フリップフロップ回路、及び、クロック制御回路
JP3732556B2 (ja) クロック供給回路
US6578156B1 (en) Output buffer having a plurality of switching devices being turned on successively at shorter time intervals to achieve increasing drive capability using a predriver
US7528630B2 (en) High speed flip-flop
US5391935A (en) Assertive latching flip-flop
US8063685B1 (en) Pulsed flip-flop circuit
US4654599A (en) Four phase clock signal generator
JP2560698B2 (ja) ラツチ回路
US8432195B2 (en) Latch circuits with synchronous data loading and self-timed asynchronous data capture
US7049864B2 (en) Apparatus and method for high frequency state machine divider with low power consumption
CN114613402A (zh) 用于输入缓冲器的偏移消除校准电路的自对准控制电路
US5796283A (en) BINMOS latch circuit with symmetric set-up times
US6335645B1 (en) Semiconductor integrated circuit having built-in self-test circuit

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
LAPS Lapse due to unpaid annual fee