KR20000006200A - 반도체장치및그제조방법 - Google Patents

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가네꼬 히사시
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Abstract

마스크 ROM과 같은 반도체 장치에 있어서, 코드 이온 주입에서의 횡방향 확장을 억제하여, 반도체 장치의 고집적화를 용이하게 한다.
1 개의 MOS 트랜지스터로 구성되는 메모리 셀에서, MOS 트랜지스터의 채널 영역 외에 이온 주입 저지막이 형성되고, 이 이온 주입 저지막을 포함하는 이온 주입 마스크로써 소정의 MOS 트랜지스터의 채널 영역에 코드 이온 주입이 행해지며 소정의 트랜지스터 임계치로 설정된다. 여기에서, 상기 이온 주입 저지막이 메모리 셀의 하층부에 형성된 소자 패턴, 예를 들면 게이트 전극 배선 또는 상기 확산층에 대해 셀프얼라인으로 형성된다.

Description

반도체 장치 및 그 제조 방법{SEMICONDUCTOR DEVICE AND METHOD OF FORMING THE SAME}
본 발명은 반도체 장치 및 그 제조 방법에 관한 것으로서, 특히 마스크 ROM 등의 메모리 셀 구조와 ROM 코딩 방법에 관한 것이다.
절연 게이트 전계 효과 트랜지스터 (이하, "MOS 트랜지스터"라 함)를 이용한 불휘발성 메모리에서는, 1 개의 메모리 셀 당 1 비트, 즉 메모리 셀의 MOS 트랜지스터가 도통 상태 (온 상태)나 비도통 상태 (오프 상태)의 2 종류의 고정 정보를 기억하고 있다.
여기서, 이 MOS 트랜지스터의 온 상태 혹은 오프 상태의 설정을 위해, 소정의 MOS 트랜지스터의 채널 영역에 선택적으로 이온 주입이 행해진다. 즉, 소정의 마스크 배치를 기초로 하여, 이온 주입에 의한 ROM 코딩이 행해진다. 이하, 이러한 메모리 셀의 MOS 트랜지스터의 임계치 제어를 위한 이온 주입을 코드 이온 주입이라 한다.
종래, 이러한 ROM 코딩을 위한 마스크 형성에서는, MOS 트랜지스터의 게이트 전극 형성 후, 혹은, 게이트 전극 상의 층간 절연막 형성 후에, 소정의 MOS 트랜지스터의 채널 영역 상에 레지스트막의 개구가 설치된다. 그리고, 예를 들면 N 채널 MOS 트랜지스터의 경우에, 붕소를 포함하는 이온이 전면에 이온 주입된다. 이 방법은, 예를 들면 일본 특허 공개 공보 평6-268128호에 기재되어 있으며, 주지 기술이 되고 있다.
이하, 이러한 종래의 기술에 대해 도 8 및 도 9에 기초하여 설명한다. 도 8의 (a)는 플랫 구조의 메모리 셀의 평면도이다. 그리고, 도 8의 (b)는 도 8의 (a)의 M-N선의 단면도이다. 또한, 도 9는 도 8에 도시한 메모리 셀의 제조 공정순의 단면도이다. 이하, 도 8의 (a)와 도 8의 (b)를 함께 설명한다.
P 도전형의 실리콘 기판(101) 상에 직사각형 형태의 N+형 확산층(102)이 일정한 피치로 형성되어 있다. 그리고, MOS 트랜지스터의 게이트 산화막(103)이 형성되며, 그 위에 게이트 전극(104)이 소정의 피치를 두고 배열되어 있다. 또한, N+형 확산층(102)의 분리를 위한 P형 확산층(105)이 형성되어 있다. 여기서, 이 P형 확산층(105)은 게이트 전극(104) 아래의 실리콘 기판(101) 표면 상에는 형성되지 않는다.
그리고, 전면에 층간 절연막(106)이 형성되며, 이 층간 절연막(106) 상에 레지스트 마스크(107)가 형성되며, 소정의 영역에 개구부(108)가 설치되어 있다. 그리고, 이 개구부(108)를 통한 코드 이온 주입에 의해, ROM 코드 확산층(109)이 형성되어 있다.
다음에, 상기 메모리 셀의 제조 방법을 도 9에 따라 설명한다. 도 9의 (a)에 도시한 바와 같이, 실리콘 기판(101) 표면에 N+형 확산층(102)이 형성된다 (도시 생략). 그리고, 게이트 산화막(103)이 열산화법으로 형성되며, 게이트 전극(104)이 공지의 포토리소그래피 기술 혹은 드라이 에칭 기술로써 형성된다. 여기서, 게이트 전극(104)은 다결정 실리콘막 혹은 고융점 금속의 폴리사이드막 등으로 구성된다.
다음에, 도 9의 (b)에 도시한 바와 같이, 게이트 전극(104)이 이온 주입 마스크에 이용되며, 붕소의 이온 주입이 행해진다. 그리고, 열처리가 실시되어 P형 확산층(105)이 형성된다.
다음으로, 도 9의 (c)에 도시한 바와 같이, 실리콘 산화막의 화학 기상 성장(CVD)법으로 층간 절연막(106)이 형성된다. 그리고, 공지의 포토리소그래피 기술로, 도 9의 (d)에 도시한 바와 같이, 개구부(108)를 갖는 레지스트 마스크(107)가 층간 절연막(106) 상에 형성된다. 이 레지스트 마스크(107)가 코드 이온 주입의 마스크에 이용되며, 붕소가 이온 주입된다. 그리고, 열처리가 실시되며, 도 9의 (d)에 도시한 바와 같이, 실리콘 기판(101) 표면의 소정의 영역에 ROM 코드 확산층(109)이 형성된다. 이와 같이 하여, 소정의 메모리 셀의 MOS 트랜지스터가 고 임계치를 갖도록 설정된다.
이상과 같은 종래의 기술을 사용한 마스크 ROM에서는, 코드 이온 주입에서, 소정의 메모리 셀의 이온 주입 영역, 즉 상술한 ROM 코드 확산층(109)에서의 붕소 불순물의 횡방향의 확장이 커서 그 제어가 곤란해진다. 이 횡방향 확장 때문에, 인접하는 메모리 셀을 구성하는 MOS 트랜지스터의 임계치가 변화되어, 그 임계치의 제어가 불가능해진다.
이러한 문제에 대해 도 10에 기초하여 상세히 설명한다. 여기서 도 10의 (a)는 플랫 구조의 메모리 셀의 설계 상의 평면도이며, 도 10의 (b)는 도 8의 (b)에서 설명한 것과 동일한 부분에서 절단한 경우의 완성 단면도이다. 또한, 도 8에서 설명한 것과 동일한 것은 동일한 부호로 표시된다. 그리고, 설명을 간략화하기위해 그 설명이 생략되는 경우가 있으나, 이 경우에는 도 8에서 설명한 바와 같다.
마스크 ROM 코딩에 의해서는, 실리콘 기판 상에서 레지스트 마스크의 개구부의 패턴이 조밀해지는 것은 피할 수 없다. 그리고, 이러한 레지스트 마스크의 형성에서는, 개구부의 패턴의 밀도에 의해, 완성된 개구부의 치수가 달라지게 된다. 도 10은, 개구부의 밀도가 높은 영역의 단면으로 되어 있다. 포토리소그래피 기술에서는, 도 8에서 설명한 바와 같은 패턴 밀도가 낮은 메모리 셀 영역의 개구부(108)를 설계 치수로 형성하고자 하면, 도 10과 같은 패턴 밀도가 높은 메모리 셀 영역의 개구부(108a, 108b) 등은 설계 치수보다 커지게 된다.
즉, 도 10의 (b)에 도시한 바와 같이, 개구부(108)의 설계 치수를 X라고 하면, 패턴 밀도가 높은 도 10의 (a)의 경우의 완성 개구부(108a, 108b) 등의 치수는 Y가 된다. 이와 같이, 개구부(108a, 108b)는 도 8의 경우의 개구부(108)보다 확장된다.
이러한 레지스트 마스크(107)로써 코드 이온 주입이 행해지면, 도 10의 (b)에 도시한 바와 같이, 게이트 전극(104a, 104b)의 영역에 형성되는 ROM 코드 확산층(109a, 109b)은, 설계치 이상 횡방향으로 확장되게 된다. 그리고, 이 ROM 코드 확산층이 인접하는 메모리 셀의 게이트 전극(104) 아래에도 걸쳐지게 된다. 이 때문에, 게이트 전극(104)을 갖는 메모리 셀을 구성하는 MOS 트랜지스터의 임계치가 높아져서 상기한 문제가 생기게 된다.
또한, 코드 이온 주입의 공정에서는, 이온 주입이 층간 절연막이나 게이트 전극 등의 물질 중을 통과할 때, 이들의 물질 내의 원자, 혹은 이들 물질의 표면,예를 들면 게이트 전극의 측면 등에서 산란된다. 이 때문에, 마찬가지로, 레지스트 마스크의 개구부에서 설정된 이온 주입 영역보다도 횡방향으로 확장되고 만다. 그리고, 상기한 바와 같은 문제가 생긴다.
이상과 같은 문제는, 마스크 ROM이 고집적화되고, 그 메모리 셀이 미세화됨에 따라 현저히 대두되고 있다. 이 때문에, 마스크 ROM의 고집적화가 저해되게 된다. 그리고, 상기한 레지스트 마스크의 형성을 위한 포토리소그래피 공정에서, 고 정밀도의 기술이 필요해지며, 제조 비용이 증대하게 된다.
본 발명의 목적은, 마스크 ROM과 같은 반도체 장치에 있어서, 코드 이온 주입에서의 횡방향 확장을 억제함과 함께, 메모리 셀의 미세화가 용이해지며 MOS 트랜지스터의 임계치를 간편하게 억제할 수 있도록 하는 데에 있다.
이 때문에, 본 발명의 반도체 장치에서는, 1 개의 절연 게이트 전계 효과 트랜지스터로 구성되는 메모리 셀에 있어서, 상기 절연 게이트 전계 효과 트랜지스터의 채널 영역 외의 소자 영역 상에 이온 주입 저지막이 형성되며, 상기 이온 주입 저지막을 포함하는 이온 주입 마스크로써 소정의 절연 게이트 전계 효과 트랜지스터의 채널 영역에 코드 이온 주입이 행해지며 소정의 트랜지스터 임계치로 설정된다.
혹은, 1 개의 절연 게이트 전계 효과 트랜지스터로 메모리 셀을 구성하고 있는 마스크 ROM 등의 메모리 셀 어레이에 있어서, 확산층과 게이트 전극 배선이 서로 직교하도록 하여 복수 형성되고, 상기 게이트 전극 배선 중 인접하는 배선간에 이온 주입 저지막이 형성되며, 상기 이온 주입 저지막을 포함하는 이온 주입 마스크로써 소정의 절연 게이트 전계 효과 트랜지스터의 채널 영역에 코드 이온 주입이 행해지며 소정의 절연 게이트 전계 효과 트랜지스터가 소정의 임계치로 설정되어 있다.
혹은, 1 개의 절연 게이트 전계 효과 트랜지스터로 메모리 셀을 구성하고 있는 메모리 셀 어레이에 있어서, 확산층과 게이트 전극 배선이 서로 직교하도록 하여 복수 형성되고, 상기 확산층의 상부와 상기 게이트 전극 배선 중 인접하는 배선간에 이온 주입 저지막이 형성되며, 상기 이온 주입 저지막을 포함하는 이온 주입 마스크로써 소정의 절연 게이트 전계 효과 트랜지스터의 채널 영역에 코드 이온 주입이 행해지며 소정의 절연 게이트 전계 효과 트랜지스터가 소정의 임계치로 설정되어 있다.
여기서, 상기 이온 주입 저지막은 도전체 재료로 형성되며 접지 전위에 고정되어 있다. 또는, 상기 이온 주입 저지막은 절연체 재료로 형성되어 있다. 이 경우에는, 질량이 큰 금속의 삼화물이 바람직하다. 그리고, 상기한 이온 주입 저지막이 메모리 셀의 하층부에 형성된 소자 패턴, 예를 들면 게이트 전극 배선 혹은 상기한 확산층에 대해 자기정합적 (셀프얼라인)으로 형성된다.
혹은, 본 발명의 반도체 장치에서는, 1 개의 절연 게이트 전계 효과 트랜지스터로 메모리 셀을 구성하고 있는 메모리 셀 어레이에 있어서, 확산층과 게이트 전극 배선이 서로 직교하도록 하여 복수 형성되고, 상기 확산층과 상기 게이트 전극 배선으로 둘러싸인 영역에 위치하는 반도체 기판 표면에 홈이 형성되며, 상기 홈 내에 이온 주입 저지막이 형성되고, 상기 이온 주입 저지막을 포함하는 이온 주입 마스크로써 소정의 절연 게이트 전계 효과 트랜지스터의 채널 영역에 코드 이온 주입이 행해지며 소정의 절연 게이트 전계 효과 트랜지스터가 소정의 임계치로 설정되어 있다. 여기서, 상기 이온 주입 저지막은 도전체 재료 혹은 절연체 재료로 형성되어 있다.
그리고, 본 발명의 상기한 바와 같이 반도체 장치를 제조하는 방법은, 상기 절연 게이트 전계 효과 트랜지스터의 게이트 전극 상에 평탄화된 층간 절연막을 형성하는 공정, 및 상기 이온 주입 마스크로써 상기 층간 절연막 상으로부터 코드 이온 주입하는 공정을 포함한다.
혹은, 본 발명의 반도체 장치의 제조 방법에서는, 상기 평탄화된 층간 절연막 표면에 대해 수직이 되도록 상기 코드 이온 주입이 행해진다.
혹은, 본 발명의 홈 내에 이온 주입 저지막을 갖는 반도체 장치의 제조 방법은, 도전형이 P형인 반도체 기판 표면에 도전형이 N형이고 고 농도 불순물을 함유하는 확산층을 형성하는 공정, 상기 반도체 기판 표면을 열 산화하고 상기 확산층 상에 두꺼운 절연막을 형성하고 그 이외의 영역에 게이트 산화막을 형성하는 공정, 상면에 절연막을 갖는 게이트 전극 배선을 상기 두꺼운 절연막 위와 게이트 산화막 위에 걸쳐 배치하는 공정, 및 상기 확산층 상의 절연막과 상기 게이트 전극 배선 상의 절연막을 마스크로 하여 상기 반도체 기판을 드라이 에칭하고 상기 확산층 및 게이트 전극 배선에 셀프얼라인으로 홈을 형성하는 공정을 포함한다.
이와 같이 본 발명에서는, 마스크 ROM의 메모리 셀을 구성하는 소자 패턴간에 이온 주입 저지막이 셀프얼라인으로 형성된다. 또한, 메모리 셀 상에 형성되는층간 절연막 표면은 평탄화된다.
이 때문에, 절연 게이트 전계 효과 트랜지스터의 임계치를 변화시키기 위한 코드 이온 주입에서는, 이온 주입에서의 횡방향의 산란이 대폭 감소되고, 이온 주입층의 횡방향 확장이 대단히 작아진다. 그리고, 메모리 셀의 미세화 혹은 마스크 ROM의 고 집적화 및 대용량화가 촉진되게 된다.
도 1은 본 발명의 제1 실시예를 설명하기 위한 메모리 셀의 평면도와 그 단면도.
도 2는 상기 실시예를 설명하기 위한 메모리 셀의 제조 공정순의 단면도.
도 3은 본 발명의 제2 실시예를 설명하기 위한 메모리 셀의 평면도와 그 단면도.
도 4는 본 발명의 제3 실시예를 설명하기 위한 메모리 셀의 평면도와 그 단면도.
도 5는 본 발명의 제4 실시예를 설명하기 위한 메모리 셀의 평면도와 그 단면도.
도 6은 본 발명의 제5 실시예를 설명하기 위한 메모리 셀의 평면도와 그 단면도.
도 7은 상기 실시예를 설명하기 위한 메모리 셀의 제조 공정순의 단면도.
도 8은 종래 기술을 설명하기 위한 메모리 셀의 평면도와 그 단면도.
도 9는 상기 종래 기술을 설명하기 위한 메모리 셀의 제조 공정순의 단면도.
도 10은 상기 종래 기술의 과제를 설명하기 위한 메모리 셀의 평면도와 그단면도.
<도면의 주요 부분에 대한 부호의 설명>
1, 101 : 실리콘 기판
2, 102 : N+형 확산층
3, 103 : 게이트 산화막
4, 104, 104a, 104b : 게이트 전극
5, 5a : 보호 절연막
6, 6a, 105 : P형 확산층
7, 7a, 7b, 7c, 7d : 이온 주입 저지막
8, 106 : 층간 절연막
9, 107 : 레지스트 마스크
10, 108, 108a, 108b : 개구부
11, 11a, 11b, 11c, 11d : ROM 코드 확산층
109, 109a, 109b : ROM 코드 확산층
12 : 주입 저지용 재료막
13 : 마스크 절연막
14 : 트렌치
다음으로, 본 발명의 제1 실시예를 도 1 및 도 2에 기초하여 설명한다. 도 1의 (a)는 본 발명의 마스크 ROM의 메모리 셀 어레이부의 메모리 셀의 평면도이다. 그리고, 도 1의 (b)는 도 1의 (a)의 A-B선의 단면도이다. 또한, 도 2는 그 제조 공정순의 단면도이다.
종래 기술에서 설명한 바와 마찬가지로, 이하, 도 1의 (a)와 도 1의 (b)를 함께 설명한다. 실리콘 기판(1) 상에 직사각형 형태의 N+형 확산층(2)이 일정한 피치로 형성되어 있다. 그리고, 메모리 셀을 구성하는 MOS 트랜지스터의 게이트 산화막(3)이 형성되며, 게이트 전극(4)이 소정의 피치를 두고 배열되어 있다. 즉, 마스크 ROM의 워드선이 되는 게이트 전극 배선이, 비트선 혹은 전원선이 되는 상기 N+형 확산층(2)에 직교하도록 형성되어 있다.
그리고, 게이트 전극(4) 상에 피착되어 보호 절연막(5)이 형성되어 있다. 여기서, 보호 절연막(5)은 실리콘 산화막으로 구성되어 있다. 또한, N+형 확산층(2)의 분리를 위한 P형 확산층(6)이 형성되어 있다. 여기서, 이 P형확산층(6)은 게이트 전극(4) 아래의 실리콘 기판(1) 표면 상에는 형성되지 않는다.
그리고, 도 1의 (a) 및 도 1의 (b)에 도시한 바와 같이, 이온 주입 저지막(7)이 게이트 전극(4)간에 형성된 오목부에 충전되며 셀프얼라인으로 형성되어 있다. 여기서, 이 이온 주입 저지막(7)은 절연체 재료 혹은 도전체 재료로 구성된다. 또한, 이온 주입 저지막(7)은 질량수가 대단히 큰 원소로 구성되면, 그 기능이 대단히 높아지는 것이다. 예를 들면, 절연체 재료의 경우에는, 금속 산화물이 좋다. 아울러, 비유전율이 낮은 절연체 재료이면, 게이트 전극간의 기생 용량이 증가하지 않고, 마스크 ROM의 동작 속도가 느려지게 되는 일이 없으므로 대단히 적합한 재료가 된다.
그 이후는, 종래 기술에서 설명한 바와 동일하다. 즉, 전면에 완전히 평탄화된 층간 절연막(8)이 형성되며, 이 층간 절연막(8) 상에 레지스트 마스크(9)가 형성되며, 소정의 영역에 개구부(10)가 설치되어 있다. 그리고, 이 개구부(10)를 통한 코드 이온 주입과 그 후의 열처리에 의해, ROM 코드 확산층(11)이 형성되어 있다. 또, 실제의 반도체 장치에서는, ROM 코드 확산층(11) 형성 후엔, 레지스트 마스크(9)는 제거되어 있다.
본 발명과 같은 구성에서는, 개구부(10)를 통한 코드 이온 주입, 예를 들면 붕소 불순물의 이온 주입에서, 게이트 전극(4)간에 충전된 이온 주입 저지막(7)은, 상기한 붕소 이온 주입의 마스크가 되며, 이 영역 아래의 실리콘 기판(1) 표면에 붕소 이온이 들어가는 것을 방지하게 된다. 이 때문에, ROM 코드 확산층(11)의 횡방향 확장이 대폭 저감되게 된다. 또한, 이러한 이온 주입 저지막은, 채널 영역외의 소자 영역이 되는 게이트 전극간에 셀프얼라인으로 형성되므로, 메모리 셀의 미세화가 대단히 용이해진다.
다음으로, 상기한 바와 같은 메모리 셀의 제조 방법을 도 2에 따라 설명한다. 종래 기술에서 설명한 바와 마찬가지로, 도 2의 (a)에 도시한 바와 같이, P 도전형의 실리콘 기판(1) 표면에 N+형 확산층(2)이 형성된다 (도시 생략). 이 N+형 확산층(2)은 비소 불순물이 이온 주입되며 열처리가 실시되어 형성된다. 여기서, 비소의 이온 주입은, 주입 에너지 70 keV, 도우즈량 1×1015/㎠와 같은 조건 하에서 행해진다.
그리고, 막 두께 15 ㎚ 정도의 게이트 산화막(3)이 열산화법으로 형성되며, 게이트 전극(4)이 공지의 포토리소그래피 기술 혹은 드라이 에칭 기술로 형성된다. 여기서, 게이트 전극(4)은, 막 두께 100 ㎚의 인 불순물을 함유하는 다결정 실리콘막과 막 두께 100 ㎚의 텅스텐 실리사이드가 적층된 폴리사이드막으로 형성된다. 이어서, 게이트 전극(4)이 이온 주입 마스크에 이용되며, 붕소의 이온 주입이 행해진다. 그리고, 열처리가 실시되어 P형 확산층(6)이 형성된다. 여기서, 붕소 이온 주입은, 주입 에너지 30 keV, 도우즈량 2×1013/㎠와 같은 조건하에서 행해진다.
다음에, 도 2의 (b)에서 나타낸 바와 같이, CVD법으로 막 두께가 100㎚ 정도인 실리콘 산화막이 전면에 퇴적된다. 이와 같이 하여, 게이트 전극(4) 상을 피복하도록 하여 보호 절연막(5)이 형성되게 된다. 그리고, 주입 저지용 재료막(12)이 형성된다. 예를 들면, 막 두께가 500㎚인 텅스텐 막이 CVD법으로 퇴적된다. 또,이 경우, 질화 티탄과 텅스텐막의 퇴적층이 퇴적되어도 좋다.
다음에, 이 주입 저지용 재료막(12)이 화학 기계 연마(CMP)법으로 선택적으로 제거된다. 이와 같이 하여, 도 2의 (c)에서 나타낸 바와 같이, 게이트 전극(4) 사이의 오목부에 보호 절연막(5)을 사이에 두고 충전되도록 하여 이온 주입 저지막(7)이 형성되게 된다.
다음에, CVD법에 의해 전면에 막 두께가 350㎚ 정도인 실리콘 산화막이 퇴적된다. 이와 같이 하여, 층간 절연막(8)이 형성된다. 여기에서, 층간 절연막(8) 표면은 CMP 등으로 완전히 평탄화된다.
다음에, 개구부(10)를 갖는 레지스트 마스크(9)가 공지의 포토리소그래피 기술로 형성된다. 그리고, 붕소 불순물에 의한 코드 이온 주입이 이루어진다. 여기에서, 코드 이온 주입은 상기 층간 절연막(8) 표면에 대해 수직 방향으로 이루어진다. 또, 주입 에너지는 200keV, 그 도우즈량은 1×1014/㎠가 되도록 설정된다. 그리고, 열처리가 행해져 ROM 코드 확산층(11)이 형성된다. 이 열처리는 급속 어닐링인 RTA에 의해 850℃의 온도에서 15초간 행해진다.
본 제1 실시예에서는, 이온 주입 저지막(7)은 텅스텐막으로 구성되어 있다. 이 때문에, 코드 이온 주입시 붕소 불순물의 주입이 이 영역에서는 완전히 저지된다. 그리고, ROM 코드 확산층(11)의 횡방향의 확장이 현저하게 작아진다.
다음에, 본 발명의 제2 실시예를 도 3을 기초하여 설명한다. 도 3의 (a)는 본 발명의 다른 메모리 셀 어레이부의 메모리셀의 평면도이다. 그리고, 도 3의(b)는 도 3의 (a)에 기재된 C-D에서 절단한 단면도이다. 제2 실시예에서는, 이온 주입 저지막(7a)이 게이트 전극(4)의 상부에도 형성되는 것이 제1 실시예와 다르다. 여기에서, 도 1에서 설명한 것과 동일한 것은 동일 부호로 나타낸다. 또, 동일한 것은 그 설명이 생략된 경우가 있지만, 이 경우 제1 실시예에서 설명한 그대로이다.
실리콘 기판(1) 상에 N+형 확산층(2)이 일정 피치로 형성되어 있다. 그리고, MOS 트랜지스터의 게이트 산화막(3) 상에 게이트 전극(4)이 소정의 피치를 갖고 배열되어 있다. 게다가, 게이트 전극(4) 상에는 보호 절연막(5)이 형성되어 있다.
그리고, 도 3의 (a) 및 도 3의 (b)에서 나타낸 바와 같이, 이온 주입 저지막(7a)이 게이트 전극(4) 사이에 형성된 오목부에 충전되고, 보호 절연막(5)을 사이에 두고 게이트 전극(4)의 단부와 중첩되도록 하여 형성되어 있다. 여기에서, 이 이온 주입 저지막(7a)이 텅스텐막으로 형성된다.
이후는, 전면에 층간 절연막(8)이 형성되고, 이 층간 절연막(8) 상에 레지스트 마스크(9)가 형성되고, 소정의 영역에 개구부(10)가 설치되어 있다. 더구나, 이 개구부(10)를 통한 코드 이온 주입과 그 후의 열처리에 의해 ROM 코드 확산층(11a)이 형성되어 있다.
본 제2 실시예에서는, 이온 주입 저지막(7a)이 게이트 전극(4) 상의 단부에도 형성된다. 이 때문에, 완성된 ROM 코드 확산층(11a)의 횡방향의 확장은 제1 실시예보다 더 작아진다.
다음에, 본 발명의 제3 실시예를 도 4에 기초하여 설명한다. 도 4의 (a)는 본 발명의 다른 마스크 ROM의 메모리 셀부의 평면도이다. 그리고, 도 4의 (b)는 도 4의 (a)에서 기재된 E-F에서 절단한 단면도이다. 이 실시예에서는, 제2 실시예와 근사하지만 이온 주입 저지막(7b)이 메모리 셀 어레이 전체에 배치되는 점이 다르게 되어 있다. 이 경우, 도 3에서 설명한 것과 동일한 것은 동일한 부호로 나타낸다. 또, 동일한 것은 그 설명이 생략된 경우가 있지만, 이 경우는 제2 실시예에서 설명한 그대로이다.
제3 실시예에서는, 도 4의 (a) 및 도 4의 (b)에서 나타낸 바와 같이, 이온 주입 저지막(7b)이 게이트 전극(4) 사이에 형성된 오목부에 충전되고, 더구나 보호 절연막(5)을 사이에 두고 게이트 전극(4)의 단부와 중첩되도록 하여 형성되어 있다. 그리고, 이와 같은 이온 주입 저지막(7b)은, 도 4의 (a)에 나타낸 바와 같이, 메모리 셀 전체에 배설된다. 즉, 인접하는 게이트 전극(4) 사이와 함께, 게이트 전극 위에 걸쳐서 또한 N+형 확산층(2) 상부를 따라 형성되어 있다. 또, 여기에서, 이 이온 주입 저지막(7b)은 텅스텐막으로 형성된다.
본 제3 실시예에서는, 제2 실시예에서 설명한 것과 동일하게, ROM 코드 확산층(11b)의 횡방향의 확장이 억제된다. 또, 이 경우에는, N+형 확산층(2)에 대해 직교하는 방향의 ROM 코드 확산층(11b) 횡방향의 확장도 동일하게 억제된다.
다음에, 본 발명의 제4 실시예를 도 5를 기초로 하여 설명한다. 도 5의 (a)는 본 발명의 다른 마스크 ROM의 메모리 셀부의 평면도이다. 그리고, 도 5의 (b)는 도 5의 (a)에 기재된 G-H에서 절단한 단면도이다. 이 실시예에서는, 제3 실시예와 근사하지만, 이온 주입 저지막(7c)이 게이트 전극(4) 사이의 오목부에 형성되어 있지 않은 점이 다르다. 이 경우, 도 4에서 설명한 것과 동일한 것은 동일한 부호로 나타낸다. 또, 동일한 것은 그 설명이 생략된 경우가 있지만, 이 경우는 제4 실시예에서 설명한 그대로이다.
제4 실시예에서는, 도 5의 (a) 및 도 5의 (b)에서 나타낸 바와 같이, 층간 절연막(8)이 게이트 전극(4)의 오목부에 충전되도록 하여 형성된다. 여기에서, 층간 절연막(8)의 표면은 완전히 평탄화되어 있다. 그리고, 이온 주입 저지막(7c)은 이와 같은 층간 절연막(8) 상에 형성되어 있다. 이와 같이 하여, 이 경우에는, 이온 주입 저지막(7c)이 게이트 전극(4) 사이의 오목부에는 형성되지 않는다. 그러나, 도 5의 (a)에서 나타낸 바와 같이, 이온 주입 저지막(7c)은 제3 실시예와 동일하게 메모리 셀 전체에 배치된다. 여기에서, 이 이온 주입 저지막(7c)은 텅스텐막으로 형성된다.
본 제4 실시예에서는, 제3 실시예에서 설명한 경우보다 이온 주입 저지막(7c)의 형성이 간단하게 된다. 그리고, 제3 실시예에서 설명한 것과 동일한 효과가 있다. 그러나, ROM 코드 확산층(11c)의 횡방향의 확장은 제3 실시예의 경우보다 약간 커진다.
다음에, 본 발명의 제5 실시예를 도 6과 도 7을 기초하여 설명한다. 도 6의 (a)는 본 발명의 또 다른 마스크 ROM의 메모리 셀부의 평면도이다. 그리고, 도 6의 (b)는 도 6의 (a)에 기재한 I-L에서 절단한 단면도이다. 또, 도 7은 그 제조 공정 순의 단면도이다. 이 경우, 제1 실시예의 경우와 달리, 이온 주입 저지막은 실리콘 기판 표면에 설치된 홈 (트렌치) 내에 형성된다. 여기에서, 도 1 및 도 2에서 설명한 것과 동일한 것은 동일 부호로 나타낸다. 또, 동일한 것은 그 설명이 생략된 경우가 있지만, 이 경우는 제1 실시예에서 설명한 그대로이다.
이하, 도 6의 (a)와 도 6의 (b)를 기초로 하여 설명한다. 실리콘 기판(1) 상에 N+형 확산층(2)이 형성되어 있다. 그리고, MOS 트랜지스터의 게이트 산화막(3)이 형성되고, 게이트 전극(4)이 소정의 피치로 배열되어 있다. 게다가, 게이트 전극(4) 상에 마스크 절연막(13)이 형성되어 있다.
그리고, 게이트 전극(4) 사이이며 N+형 확산층(2) 사이가 되는 곳에 트렌치(14)가 형성되어 있다. 게다가, 상기 마스크 절연막(13) 상, 게이트 전극(4)의 측벽 및 트렌치(14)의 내벽에 피착하여 보호 절연막(5a)이 형성되어 있다. 여기에서, 보호 절연막(5a)은 실리콘 산화막이다. 또, N+형 확산층(2)의 분리를 위한 P형 확산층(6a)은 트렌치(14)의 저부에 형성되어 있다.
그리고, 도 6의 (a) 및 도 6의 (b)에 나타낸 바와 같이, 이온 주입 저지막(7d)이 상기 트렌치(14) 내에 보호 절연막(5a)을 사이에 두고 충전되어 있다. 여기에서, 이 이온 주입 저지막(7d)은 절연체 재료 또는 도전체 재료로 구성된다.
이후는, 제1 실시예의 경우와 동일하다. 즉, 전면에 층간 절연막(8)이 형성되고, 이 층간 절연막(8) 상에 레지스트 마스크(9)가 형성되고, 소정의 영역에 개구부(10)가 설치되어 있다. 또한, 이 개구부(10)를 통한 코드 이온 주입과 그 후의 열처리에 의해 ROM 코드 확산층(11d)이 형성되어 있다.
본 제5 실시예에서는, 실리콘 기판(1) 내에 연장되도록 설치된 트렌치(14) 내에 이온 주입 저지막(7d)이 형성된다. 이 때문에, ROM 코드 확산층(11d)의 횡방향의 확장이 크게 저감되게 된다. 또, 이 경우에는 트렌치(14)는 N+형 확산층(2) 사이의 소자 분리 영역으로서도 기능한다. 이 때문에, N+형 확산층(2) 사이의 리크 전류가 크게 저감되게 된다.
다음에, 상기와 같은 메모리 셀의 제조 방법을 도 7에 의해 설명한다. 도 7의 (a)에서 나타낸 바와 같이, 도전형이 P형인 실리콘 기판(1) 표면에 N+형 확산층(2)이 형성된다 (도시 생략). 이 N+형 확산층(2)은 제1 실시예에서 설명한 것과 동일하게 비소 불술물의 이온 주입과 그 열처리로 형성된다.
그리고, 열산화가 이루어진다. 이 열산화에 의해 막 두께 20㎚의 게이트 산화막(3)이 형성된다. 그리고, 동시에 N+형 확산층(2) 위도 열산화되고, 막 두께가 100㎚ 정도인 실리콘 산화막이 N+형 산화층(2) 상에 형성되게 된다. 여기에서, 이와 같이 두꺼운 실리콘 산화막이 형성되는 것은 N+형 확산층(2) 상의 증속(增速) 산화가 생기기 때문이다.
다음에, 게이트 전극(4) 및 마스크 절연막(13)이 공지의 포토리소그래피 기술 또는 드라이에칭 기술로 형성된다. 여기에서, 게이트 전극(4)은 텅스텐의 폴리사이드막으로 형성된다. 또, 마스크 절연막(13)은 막 두께 100㎚의 실리콘 산화막으로 형성된다.
다음에, 상기 N+형 확산층(2) 상의 실리콘 산화막 및 마스크 절연막(13)이 드라이 에칭의 마스크에 이용되고, 실리콘 기판(1)의 표면에 트렌치(14)가 형성된다. 즉, N+형 확산층(2)과 게이트 전극(4)의 패턴에 대해 셀프얼라인되도록 트렌치(14)가 형성된다.
이어서, 붕소의 이온 주입이 이루어지고, 열처리가 실시되어 P형 확산층(6a)이 형성된다. 여기에서, 붕소 이온 주입은 주입 에너지 30keV, 그 도우즈량 2×1013/㎠와 같은 조건 하에서 행해진다.
다음에, 도 7의 (b)에서 나타낸 바와 같이, CVD법으로 막 두께가 100㎚ 정도인 실리콘 산화막이 전면에 퇴적된다. 이와 같이 하여, 보호 절연막(5a)이 형성되게 된다. 그리고, 주입 저지용 재료막(12)이 형성된다. 이 주입 저지용 재료막(12)으로서 막 두께 500㎚의 텅스텐막이 CVD법으로 퇴적된다.
다음에, 이 주입 저지용 재료막(12)이 CMP법으로 선택적으로 제거된다. 이와 같이 하여, 도 7의 (c)에서 나타낸 바와 같이, 게이트 전극(4) 사이 및 트렌치(14) 내에 보호 절연막(5a)을 사이에 두고 충전되도록 하여, 이온 주입 저지막(7d)이 형성되게 된다. 그리고, CVD법에 의해 전면에 막 두께 300㎚ 정도인 실리콘 산화막이 퇴적된다. 이와 같이 하여, 평탄화된 층간 절연막(8)이 형성된다.
다음에, 개구부(10)를 갖는 레지스트 마스크(9)가 공지의 포트리소그래피 기술로 형성된다. 그리고, 붕소 불순물에 의한 코드 이온 주입이 이루어진다. 여기에서, 코드 이온 주입은 층간 절연막 표면에 대해 수직 방향으로부터 이루어진다. 또, 주입 에너지는 220keV, 그 도우즈량은 1×1014/㎠가 되도록 설정된다. 그리고, 열처리가 실시되어 ROM 코드 확산층(11d)이 형성된다.
본 제5 실시예에서는, 코드 이온 주입에서의 횡방향의 산란이 더욱 저감된다. 이는 층간 절연막(8) 표면이 평탄화되어 그 표면에 요철이 없어, 경사 표면에 의한 이온 산란의 성분이 제거되기 때문이다. 또, 실리콘 기판(1) 내에 연장되도록 설치된 트렌치(14) 내에 이온 주입 저지막(7d)이 형성된다. 이 때문에, ROM 코드 확산층(11d)의 횡방향의 확장이 크게 저감되게 된다. 이와 같이 하여, 마스크 ROM의 미세화가 더욱 용이하게 된다.
이상의 실시예의 설명에서는, 마스크 ROM의 메모리 셀의 경우에 대해 설명했다. 본 발명은 마스크 ROM에 한정되는 것이 아니고, 그 외 1개의 MOS 트랜지스터로 메모리 셀이 구성되는 반도체 장치에 동일하게 적용할 수 있는 것이다.
또, 이온 주입 저지막이 도전체 재료로 형성되어 있는 경우에는, 이 이온 주입 저지막이 접지 전위에 고정되면, 마스크 ROM 등의 반도체 장치는 전기적으로 현저히 안정화되게 된다.
이상에서 설명한 바와 같이, 본 발명에서는, 1개의 MOS 트랜지스터로 구성되는 메모리 셀에서, MOS 트랜지스터의 채널 영역 외에 이온 주입 저지막이 형성되고, 이 이온 주입 저지막을 포함하는 이온 주입 마스크로 소정의 MOS 트랜지스터의 채널 영역에 코드 이온 주입이 이루어져 소정의 트랜지스터 임계치로 설정된다. 여기에서, 상기 이온 주입 저지막이 메모리 셀의 하층부에 형성된 소자 패턴, 예를 들면 게이트 전극 배선 또는 상기 확산층에 대해 셀프얼라인으로 형성된다.
그리고, 상기 MOS 트랜지스터의 게이트 전극 상에 표면이 평탄화된 층간 절연막이 형성되고, 상기 층간 절연막 표면에 대해 수직 방향으로부터 코드 이온 주입이 행해진다.
이 때문에, 코드 이온 주입에서의 횡방향의 산란이 크게 감소하고, MOS 트랜지스터의 채널 영역에 형성되는 이온 주입층의 횡방향 확장이 매우 작아진다. 그리고, 메모리 셀의 미세화가 용이하게 됨과 동시에, 마스크 ROM 등의 반도체 장치에서, 인접하는 메모리 셀의 MOS 트랜지스터의 임계치 제어가 매우 용이하게 된다.
이와 같이 하여, 마스크 ROM의 메모리 셀의 미세화 또는 고밀도화가 더욱 촉진되며, 마스크 ROM과 같은 반도체 장치를 더욱 고집적화 또는 고용량화할 수 있게 된다.

Claims (10)

1 개의 절연 게이트 전계 효과 트랜지스터로 구성되는 메모리 셀에 있어서,
상기 절연 게이트 전계 효과 트랜지스터의 채널 영역 외의 소자 영역에 이온 주입 저지막이 형성되며,
상기 이온 주입 저지막을 포함하는 이온 주입 마스크로써 소정의 절연 게이트 전계 효과 트랜지스터의 채널 영역에 코드 이온 주입이 행해지며 소정의 트랜지스터 임계치로 설정되어 있는 것을 특징으로 하는 반도체 장치.
1 개의 절연 게이트 전계 효과 트랜지스터로 메모리 셀을 구성하고 있는 메모리 셀 어레이에 있어서,
확산층과 게이트 전극 배선이 서로 직교하도록 하여 복수 형성되고,
상기 게이트 전극 배선 중 인접하는 배선간에 이온 주입 저지막이 형성되며,
상기 이온 주입 저지막을 포함하는 이온 주입 마스크로써 소정의 절연 게이트 전계 효과 트랜지스터의 채널 영역에 코드 이온 주입이 행해지며 소정의 절연 게이트 전계 효과 트랜지스터가 소정의 임계치로 설정되어 있는 것을 특징으로 하는 반도체 장치.
1 개의 절연 게이트 전계 효과 트랜지스터로 메모리 셀을 구성하고 있는 메모리 셀 어레이에 있어서,
확산층과 게이트 전극 배선이 서로 직교하도록 하여 복수 형성되고,
상기 확산층의 상부와 상기 게이트 전극 배선 중 인접하는 배선간에 이온 주입 저지막이 형성되며,
상기 이온 주입 저지막을 포함하는 이온 주입 마스크로써 소정의 절연 게이트 전계 효과 트랜지스터의 채널 영역에 코드 이온 주입이 행해지며 소정의 절연 게이트 전계 효과 트랜지스터가 소정의 임계치로 설정되어 있는 것을 특징으로 하는 반도체 장치.
제1항 내지 제3항 중의 어느 한 항에 있어서, 상기 이온 주입 저지막이 도전체 재료로 형성되며 접지 전위에 고정되어 있는 것을 특징으로 하는 반도체 장치.
제1항 내지 제3항 중의 어느 한 항에 있어서, 상기 이온 주입 저지막이 절연체 재료로 형성되어 있는 것을 특징으로 하는 반도체 장치.
1 개의 절연 게이트 전계 효과 트랜지스터로 메모리 셀을 구성하고 있는 메모리 셀 어레이에 있어서,
확산층과 게이트 전극 배선이 서로 직교하도록 하여 복수 형성되고,
상기 확산층과 상기 게이트 전극 배선으로 둘러싸인 영역에 위치하는 반도체 기판 표면에 홈이 형성되며,
상기 홈 내에 이온 주입 저지막이 형성되고,
상기 이온 주입 저지막을 포함하는 이온 주입 마스크로써 소정의 절연 게이트 전계 효과 트랜지스터의 채널 영역에 코드 이온 주입이 행해지며 소정의 절연 게이트 전계 효과 트랜지스터가 소정의 임계치로 설정되어 있는 것을 특징으로 하는 반도체 장치.
제6항에 있어서, 상기 이온 주입 저지막이 도전체 재료 혹은 절연체 재료로 형성되어 있는 것을 특징으로 하는 반도체 장치.
제1항 내지 제7항 중의 어느 한 항에 기재된 반도체 장치를 제조하는 방법에 있어서,
상기 절연 게이트 전계 효과 트랜지스터의 게이트 전극 상에 평탄화된 층간 절연막을 형성하는 공정, 및
상기 이온 주입 마스크로써 상기 층간 절연막 상으로부터 코드 이온 주입하는 공정
을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
제8항에 있어서, 상기 평탄화된 층간 절연막 표면에 대해 수직이 되도록 상기 코드 이온 주입이 행해지는 것을 특징으로 하는 반도체 장치의 제조 방법.
제6항 또는 제7항에 기재된 반도체 장치를 제조하는 방법에 있어서,
도전형이 P형인 반도체 기판 표면에 도전형이 N형이고 고 농도 불순물을 함유하는 확산층을 형성하는 공정,
상기 반도체 기판 표면을 열 산화하고 상기 확산층 상에 두꺼운 절연막을 형성하고 그 이외의 영역에 게이트 산화막을 형성하는 공정,
상면에 절연막을 갖는 게이트 전극 배선을 상기 두꺼운 절연막 위와 게이트 산화막 위에 걸쳐 배치하는 공정, 및
상기 확산층 상의 절연막과 상기 게이트 전극 배선 상의 절연막을 마스크로 하여 상기 반도체 기판을 드라이 에칭하고 상기 확산층 및 게이트 전극 배선에 셀프얼라인으로 홈을 형성하는 공정
을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
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