KR20000005302A - 터널 전류에 의해 제어되는 전자 사태 항복에 기초한 조절가능한 전류 증폭 작용을 가지는 반도체 소자 - Google Patents
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Abstract
본 발명은 터널 전류에 의해 제어되는 전자 사태 항복에 기초한 조절 가능한 전류 증폭 작용을 가지는 반도체 소자에 관한 것이다. 상기 반도체 소자는 반도체 기판에서 하나의 채널 영역 및 그 반대쪽에 도핑된 하나의 영역을 갖는다. 이 채널 영역 및 제 1의 도핑 영역의 에지 영역은 그 위에 있는 채널 게이트 전극으로부터 게이트 유전체를 통해 분리되어 있고, 상기 제 1의 도핑 영역은 그 위에 있는 터널 게이트 전극으로부터 터널 유전체를 통해 분리되어 있다. 이 제 1의 도핑 영역에 전압을 적절하게 인가할 때는, 반도체 기판에서 상기 터널 전류가 터널-게이트 전극으로부터 전자 사태 항복을 발생시킴으로써, 상당한 증폭 전류가 채널 영역과 제 1의 도핑 영역의 터미널들 사이에서 발생된다.
Description
집적 반도체 회로에 있어서 전류 증폭을 위해 대개 바이폴라-트랜지스터가 이용되고 있다. 이들은 각각 하나의 터미널을 가진 다수의 도핑 영역들을 가지기 때문에, 소요 자리가 비교적 많다.
본 발명은 제 2의 라인 타입의 반도체 기판에 배열된 제 1의 라인 타입의 제 1의 도핑 영역 및 제 1의 도핑 영역에 이웃하여 배열된 반도체 기판에서의 채널 영역을 가지는 반도체 소자에 관한 것이다.
도 1은 상기 소자를 가진 반도체 기판의 횡단면도이고,
도 2 내지 도 4는 소자 내에서의 전압 그래프들이며,
도 5a, 5b는 게이트의 다양한 전압들에서의 터널 전류 및 증폭된 드레인 전 류를 나타낸 도면이고,
도 6 내지 도 8은 제조 공정의 중요 단계들을 보여주는 반도체 기판의 횡단 면도이며,
도 9 내지 도 11은 이 반도체 소자의 그외 실시예들이다.
본 발명의 목적은 소요 면적이 작을지라도 매우 큰 전류 증폭을 가지는 반도체 소자를 제공하는데 있다. 상기 목적은 제 1항에 제공된 반도체 소자를 통해 달성된다. 유리한 그외 형성들은 종속항들의 대상이 된다.
본 발명의 주제는 터널 전류에 의해 제어되는 전자 사태 항복에 기초하는 반도체 소자이다. 이 소자는 제 2의 라인 타입의 반도체 기판에서의 제 1의 라인 타입의 제 1의 도핑 영역을 갖는다. 반도체 기판에서 제 1의 도핑 영역에 이웃하는 영역은 채널 영역을 나타낸다. 이 제 1의 도핑 영역은 부분적으로 얇은 터널 유전체에 의해 커버되며, 이 채널 영역 및 이 채널 영역에 경계하는 제 1의 도핑 영역의 미리 정해진 에지 영역은 게이트 유전체에 의해 커버되어 있다. 터널 유전체 상에 하나의 터널 게이트 전극이 배열되고 그리고 게이트 유전체 상에 채널 게이트 전극이 배열된다. 이 채널 게이트 전극은 제 1의 도핑 영역의 미리 정해진 에지 영역을 오버랩(overlap)한다. 이 제 1의 도핑 영역뿐만 아니라 상기 채널 영역도 접속될 수 있다.
선호되는 실시예에서 반도체 기판은 p-도전성 실리콘으로 이루어지며 또한 p+-도핑된 영역을 채널 영역을 위한 터미널로서 갖는다. 이 제 1의 도핑 영역은 n-도핑되어 있으며 그외의 n+-도핑 영역에 의해 접속된다.
일반적으로 이 게이트 유전체는 터널 유전체보다 더 두껍다. 특히 큰 전류 증폭을 가지는 소자를 만들어야 한다면, 양 유전체는 상기와 같은 두께를 갖는다. 공동 게이트 전극을 가진 이 실시예에서, 아래에서 상술되는 것처럼, 전위 장벽은 나타나지 않는다.
터널 게이트 전극 및 채널 게이트 전극은 서로 도전 연결될 수 있으며 공동 게이트 전극을 형성하며, 이것은 바로 그 도전층으로 만들어질 수 있다. 이 공동 게이트는 외부로부터 전압 UG에 연결될 수 있지만 그러나 이것은 EPROM과 유사한 소위 플로우팅-게이트(Floating-Gate)가 될 수도 있다. 후자의 경우에 제어 게이트는 공동 게이트 위에 제공되는 것이 바람직하다. 이 터널 게이트 전극 및 채널 게이트 전극이 서로 절연되어 있으면, 이것들은 다양한 전위들과 접속될 수 있다.
이 소자는 간단하게 만들어질 수 있으며 또한 작은 소요 면적을 가진다. 특히 유리한 것은 제 1의 도핑 영역에 대한 터널 유전체의 자동 조절식 제조인데, 이는 이 소자의 전기 특성이 더 정확하게 조절될 수 있고 소요 면적이 감소되기 때문이다.
본 발명의 상기 기술들은 도면을 참조한 아래와 같은 상세한 설명을 고려하여 쉽게 이해될 수 있다.
도 1: 제 2의 라인 타입의 하이 도핑된(high-doped) 터미널(2)을 가지는 제 2의 라인 타입의 반도체 기판(1)에 제 1의 라인 타입의 하이 도핑된 터미널(4)을 가지는 제 1의 라인 타입의 제 1의 도핑 영역(3)이 위치한다. 동시에 반도체 기판(1)의 표면이 도핑 영역(2, 3, 4)의 표면을 형성한다. 이 제 1의 도핑 영역(3)에 이웃하는 기판 영역(5)은 채널 영역(5)을 의미하며, 이것은 하이 도핑된 터미널 영역(2)과 제 1의 도핑 영역(3) 사이에 위치한다. 반도체 기판 표면에 게이트 유전체(6)가 위치하며, 이 게이트 유전체는 채널 영역(5) 및 이 채널 영역을 향해 있는, 제 1의 도핑 영역(3)의 에지 영역(3')을 커버한다. 제 1의 도핑 영역의 주요 부분은 터널 유전체(7)로 커버되어 있다. 이 경우 이 터널 유전체는 게이트 유전체보다 얇다. 제 1의 도핑 영역(3)의, 터널 유전체로 커버된 영역은 터널 윈도우(tunnel window)로 일컬어진다. 터널 유전체(7) 및 게이트 유전체(6)는 이 예에서 공동의 게이트 전극(8)으로 커버되어 있다. 이런 배열은 절연체(9)로 커버되어 있으며, 이 경우 이 절연체는 상기 터미널들(2, 4 및 10)을 위한 (반도체 기판, 제 1의 도핑 영역 및 게이트를 위한) 개구들을 가지고 있다.
이 때 터널 윈도우 쪽에서 터미널 영역(4)이 n+ -도핑되어 있으며 그리고 게이트 유전체 쪽에는 터미널 영역(2)이 p+ -도핑되어 있는 경우가 고려된다. 이 터널 윈도우는 n-도핑된 영역(3)을 통해 접속되어 있으며, 이 경우 이 영역(3)은 터널 윈도우의 에지를 지나가 있다. 게이트 유전체(6) 아래의 이 채널 영역(5)은 기판 도핑에 상응하게 약하게 p-도핑되어 있다. 이것은 하이 도핑된 p+ -영역(2)에 의해 공동 게이트(8)의 게이트 유전체 쪽에 접속되어 있다. 따라서 다음의 스위칭이 실시된다:
UG= 0 내지 -5 V, 터미널(10)에서
UI= +5 V, 터미널(4)에서
US= 0 V, 터미널(2)에서.
공동 게이트(8)는 n-도핑된 제 1의 영역에 상대적으로 음의 전위에 놓인다.
도 2에는 도 1에서 II - II'의 축에 따른 각 영역의 전위 그래프가 제 1의 근사치로서 도시되어 있다. 이 전위차가 공동 게이트(8)와 제 1의 도핑 영역(3) 사이에서 충분히 크면, 전자는 게이트로부터 터널 유전체(7)의 전위 장벽을 통해 터널 유전체의 전도대에 터널을 형성하여 제 1의 도핑 영역(3)에 도달한다 (도 2의 전도대 다이어그램의 가는 선은 최초의 전위를 나타낸다). 이 경우 이것은 충분한 에너지를 수용하여, 제 1의 도핑 영역(3)에서 전자 호울(electron hole) 쌍 - +을 만들 수 있다. 터널 유전체에 대한 경계면에 인리치(enrich)하는 호울들은, 준(quasi)평형 상태에 도달할 때까지 전도대를 휘게한다 (이것은 굵은 선으로 표시되어 있다; 이 호울들은 이것에 대해 보다 큰 전위를 따라 가전자대의 상측 에지에 있게되는 경향을 가지고 있다) 공동 게이트로부터 제 1의 도핑 영역으로의 전류는 터널화 과정을 통해 정해진다. 제 1의 근사치로서 터널 유전체의 에지가(터널 윈도우의 에지) 고려될 필요가 없다면, 즉 일차원적인 고려가 좌표축을 따라 경계면에 대해 수직방향으로 충분하면, 영역(3)으로부터 기판으로, 특히 채널 영역(5)으로의 전류는 무시될 수 있다.
현실의 소자에 있어서 이 터널 유전체의 에지가 고려되어야 한다. 터널화 과정의 설명에 있어서 이차원적인 관찰이 필요하다. 게다가 기판 표면 근처에서의 전위 그래프는 수평 방향 축을 따라 관찰된다.
도 3에는 도 2의 도면 평면에 대해 직각 방향으로 경계면을 따라 즉, 도 1에서 III - III'로 표시된 축을 따라 다양한 값들 U1에서의 전위 그래프가 도시되어 있다. 다음의 설명에 있어서 호울들은 결정적인 역할을 하기 때문에, "전위" 개념은 호울을 위한 전위와 관계한다 (즉, 이 전위는 양의 전위값으로부터 음의 전위값으로 떨어진다). 이 경우 제 1의 도핑 영역의 큰 에지 영역의 경우가 도시되어 있다. 이 에지 영역(3')은 데피니션(definition)에 따른 제 1의 도핑 영역(3)의 일부이며, 이 경우 이것은 채널 영역(5)에 접속되어 있으며 게이트 유전체(6)에 의해 커버되어 있다. 제 1의 도핑 영역(3) (n-도핑된)과 채널 영역(5) 또는 기판 (p-도핑된) 사이의 pn-접합은 차단 방향으로 극성을 갖는다. 이는 강한 전위 강하를 야기한다. 게이트 유전체로의 터널 유전체의 접속부에 UI> 0인 경우 전도대에서도 그리고 또한 가전도대에서도 호울에 대한 작은 전위 장벽 Pb이 형성되는데, 이는 이 전위가 경계면에서 산화물의 두께에 의존하기 때문이다. 상기 터널 유전체(7) 아래에 제 1의 도핑 영역(3)에서의 전위는 호울을 위한 도핑 농도가 동일한 경우 게이트 유전체 아래에서보다 더 깊다. p-영역으로의 전위 강하(Pa)는 도핑의 농도 저하와 함께 시작한다. 제 1의 도핑 영역의 터널 유전체에 고압 전자를 주입하므로써 만들어지는 호울 +은 제 1의 도핑 영역을 떠나가지 않고 오히려 전위 장벽에 반사될 수 있다. 터널화 과정을 설명에는 도 2에서의 고찰로 충분하다.
도 4에는 에지 영역(3')이 작을 경우 도 3에 상응하는 전위 그래프가 도시되어 있다. p-영역에 대한 전위 강하(Pa)는 일찍이 시작된다. 전위 장벽(Pb)은 경사진 브랜치 안으로 떨어지고 따라서 제 1의 도핑 영역의 전위 아래 놓인다. 터널 전자를 통해 만들어진 호울들은 - 도 3의 상황과 반대로 - 제 1의 도핑 영역(3)에서 벗어나며 그리고 전위 강하는 채널 영역쪽으로 흘러간다. 이 경우 이온 충돌을 통해 그 외의 전자-호울 쌍들 -+이 만들어진다. 전하 증폭이 이루어지므로, 전류가 제 1의 도핑 영역(3)으로부터 채널 영역(5)으로 약 104내지 106정도 채널 전류 위에 있다. 그에 상응하게 준-균형 상태가 결코 달성되지 않는데, 상기 호울들이 + 래터럴로 폭주하므로 따라서 전도대 굽힘을 야기하지 않는다. 이 증폭 팩터가 터널 유전체 대 게이트 유전체의 두께 관계를 통해(전위 장벽의 영향), 제 1의 도핑 영역에서 그리고 채널 영역에서의 도핑 그리고 제 1의 도핑 영역에 게이트 유전체의 오버랩을 통해, 즉 에지 영역(3')의 크기를 통해, 조절될 수 있다. 예를 들어 보다 더 두꺼운 게이트 유전체는 전위 장벽(Pb)의 증가를 야기시킨다. 한 편으로 상기 제 1의 도핑 영역의 높은 도핑은 래터럴 확산을 증폭시키고 다른 한 편으로는 전위 장벽(Pb)을 낮춘다.
도 5에는 측정 결과로서 터미널들(2와 4) 사이에, 즉 제 1의 도핑 영역과 기판 사이에서의 소위 드레인-전류 및 터미널(4)에서의 전위에 의존적인 터미널들(10과 4) 사이의 터널 전류가 도시되어 있다. 이 경우 도 5a에서는 UG= 0V, US= 0V가 선택되었고 및 도 5b에서는 UG= -2V, US= 0V가 선택되었다. 이 전자 사태 항복은 약 6V에서 또는 약 4V에서 시작되고 그리고 터널 전류와 드레인 전류 사이에 증폭 팩터는 106내지 104이 되는 것을 알 수 있다.
도 6: 도 1에 도시된 소자는 간단하게 제조될 수 있다. 이를 위해 p-도핑된 실리콘 기판(1)에 종래의 방법에 따라 게이트 유전체(6)가 전면적으로 도포되는, 예를 들어 25nm 두께의 산화 규소가 형성된다. 이 위에 포토마스크(11)가 형성되고, 이 포토마스크는 형성하려는 제 1의 도핑 영역의 자리에서 하나의 개구를 갖는다. 이 개구를 통해 포스포늄 이온(12)이 기판에 주입된다. 이 경우 이 게이트 유전체는 스캐터링 옥사이드(scattering oxide)로서 이용된다. 상기 포토마스크(11)의 이용 하에 이 게이트 유전체가 구조화되는 것이 바람직하므로, 이것은 주입 영역 위에 하나의 개구를 갖는다. 게이트 유전체(6)의 에지 및 제 1의 도핑 영역은 서로 자동 조절되며 그리고 전기 특성을 정하는 에지 영역(3')의 크기는 하기에서 정확하게 조절될 수 있다.
도 7: 이 마스크(11)는 제거되고, 또한 비어있는 기판 표면상에 얇은 터널 유전체(7)가 형성된다. 이를 위해 RTP(Rapid Thermal Anneal)-방법으로 약 8nm 두께의 질소화 산화물이 성장하며, 이 때 나타나는 1000 내지 1150℃의 온도를 통해 앞서의 주입이 큐어링(curing)된다. 이 때 기판에서 발생하는 확산을 통해 제 1의 도핑 영역(3)이 터널 윈도우 에지를 지나 게이트 유전체(6) 아래로까지 뻗어있게 된다. 이 때 파라미터의 적절한 선택을 통해, 게이트 유전체 아래 위치하는 미리 정해진 에지 영역(3')이 조절된다. 이 RTP-방법은 기판에 대한 열 부담 때문에 제 1의 도핑 영역(3)의 크기를 정하는 중요한 단계이다. 하나의 폴리실리콘 층이 전면적으로 도포되며 그리고 공동 게이트 전극(8)으로 구조화된다. 이 게이트 전극(8)은 터널 윈도우 및 게이트 유전체(6)의, 이 터널 윈도우에 이웃해 있는 영역을 커버한다.
도 8: 일반적인 방법에 따라 이 게이트 전극은 절연층(9)을 가지며, 이 절연층은 상기 게이트 전극을 완전히 커버한다. 이 절연층(9)은 터미널(2, 4 및 10) 위에 개구들을 가지고 있다.
도 9: 이 소자는 EEPROM-셀의 구성 요소로서 이용될 수 있다. 이 공동 게이트(8)는 이 경우 절연되어 있으며(Floating-Gate), 이 위에 제어 게이트(13)가 배열된다. 이 제어 게이트는 하나의 터미널(14)을 갖는다.
그와 같은 배열은 아날로그 메모리로서 또는 아날로그-디지털-컨버터로서 이용될 수 있다. 예를 들어 아날로그 신호가 기억되고, 이 경우 상기 신호에 상응하는 전압 USG이 터미널(14)을 통해 제어 게이트(13)에 인가된다(이 경우 U1= 0V, US= 0V). 상기 제 1의 도핑 영역(3)으로부터 플로우팅-게이트(8) 안으로 터널을 형성하는 전하는 영구히 저장되어 있다. 이것은 인가된 전압을 위한 크기가 된다. 독출(讀出) 시에 터미널(4)의 U1은 약 8V로 접속된다(US= 0V, USG= 0V). 전자들은 플로우팅-게이트(8)로부터 제 1의 도핑 영역(3) 안으로 터널을 형성하며 또한 전하를 증가시킨다. 이 전하 증가는, 어떠한 전자도 더 이상 게이트(8)로부터 터널화하지 않으면 비로소 중단된다. 그와 같이 증가된 전하 양은 용이하게 측정될 수 있다.
EEPROM-셀의 구성 요소로서의 이용을 위해 제 1의 도핑 영역(3)에서 터널 윈도우 마스크(11)를 통해 주입이 이루어진다. RTP-방법에서 도즈(dose) 및 온도 버짓(budget)은, 증폭 팩터가 10 이하인 경우 이 도즈는 터널 윈도우를 지나 확산되도록(즉 게이트 유전체 아래로) 선택된다. 프로그램하기 위해 U1= 15V가 터미널(4)에 인가되므로, 전자들은 상기 플로우팅-게이트(8)로부터 터미널을 형성한다(이 경우 US= 0, USG= 0). 이 전하 증가는 미약하므로, 약하게 형성된 전하 펌프가 프로그래밍 전압을 유지할 수 있다.
도 10: 이 실시예에서 이 터널 게이트 전극(8a) 및 채널 게이트 전극(8b)이 서로 절연되어 있다. 양전극들은 각각 하나의 터미널(15, 16)을 가질 수 있으며 또한 다양한 전위가 거기에 인가된다. 하이-도핑된 터미널 영역(2, 4)이 없어지며, 그 대신에 제 1의 영역(3)이 만들어지므로, 이것은 외부로부터 접속될 수 있다. 이는, 예를 들어 상기 제 1의 도핑 영역을 위한 주입 및 게이트 유전체의 에칭이 다양한 마스크를 통해 이루어지므로써, 달성될 수 있다. 상기 양 게이트-전극의 절연은 예를 들어 스페이서(spacer)를 통해 이루어질 수 있다. 이 양 게이트-전극들은 동일 층들로 또는 다양한 도전층들로 만들어질 수 있다.
이런 배열의 장점은 터미널(8a와 8b)에서의 전압들의 변경을 통해 전위 장벽에 영향을 주며 따라서 게이트 전위 위로만 증폭 팩터를 조절할 수 있다는데 있다.
도 11: 터널 게이트 전극(8a)과 채널 게이트 전극(8b) 사이의 절연은 전위 장벽을 야기시킨다. 따라서 이 전위 장벽이 없어질 필요 없이, 게이트- 및 터널 유전체는 곧 두껍게 만들어진다. 이 절연부(17)는 게이트 산화물의 두께를 국지적으로 증가시킨 것을 의미한다. 동일한 두께의 게이트- 및 터널 유전체와의 그러한 배열은 이 도면에 도시되어 있으며, 이 경우 게이트- 및 터널 유전체가 이의 상측 에지에 단락되어 있다. 그런 배열은, 앞서 설명한 것처럼, 예를 들어 EEPROM에서 이용될 수 있다. 이 장벽(Pb)의 높이 및 위치는 절연부(17)의 크기에 의해 그리고 게이트- 및 터널 유전체에 의해 조절된다.
Claims (13)
- - 제 2의 라인 타입의 반도체 기판(1)에 배열되어 있으며 하나의 터미널을 가지는, 제 1의 라인 타입의 제 1의 도핑 영역(3),- 상기 제 1의 도핑 영역(3)에 이웃해 배열되어 있으며 또한 하나의 터미널을 가지는, 반도체 기판 안에 있는 제 2의 라인 타입의 채널 영역(5),- 제 1의 도핑 영역(3)의 표면을 부분적으로 커버하는 터널 유전체(7),- 채널 영역(5)의 표면 및 제 1의 도핑 영역의 미리 정해진 에지 영역(3')을 커버하는 게이트 유전체(6),- 터널 유전체 상의 터널 게이트 전극(8a) 및- 제 1의 도핑 영역(3)에 전위 U1가 그리고 채널 영역(5)에 전위 US가 인가됨으로써, 터널 유전체를 통해 흐르는 전류에 비해 증폭된 전류가 이 터미널들 사이에 흐르도록 구성된, 게이트 유전체 상의 채널 게이트 전극(8b)을 포함하는 반도체 소자.
- 제 1항에 있어서, 상기 게이트 유전체(6)는 터널 유전체(7)보다 더 두꺼운 것을 특징으로 하는 반도체 소자.
- 제 1항 또는 제 2항에 있어서, 상기 터널 게이트 전극(8a) 및/또는 채널 게이트 전극(8b)은 하나의 게이트 터미널(10, 15, 16)을 가지는 것을 특징으로 하는 반도체 소자.
- 제 1항 내지 제 3항 중 어느 한 항에 있어서, 상기 터널 게이트 전극(8a) 및 채널 게이트 전극(8b)은 공동 게이트 전극(8)으로서 도전 연결되어 있는 것을 특징으로 하는 반도체 소자.
- 제 1항 내지 제 4항 중 어느 한 항에 있어서, 제 1의 라인 타입은 n-라인 타입이고, 제 2의 라인 타입은 p-라인 타입인 것을 특징으로 하는 반도체 소자.
- 제 5항에 있어서, 상기 제 1의 도핑 영역(3)에는 양의 전위(U1>0)가 인가되고, 게이트 터미널(10)을 지나 공동 게이트(8)에는 비(非)양의 전위(UG≤0)가 인가되며, 및 반도체 기판에는 접지 전위(US=0V)가 인가되는 것을 특징으로 하는 반도체 소자.
- 제 1항 내지 제 6항 중 어느 한 항에 있어서, 터널 유전체(7)의 두께, 게이트 유전체(6)의 두께, 상기 제 1의 도핑 영역의 미리 정해진 에지 영역(3')의 크기와 같은 파라미터들은, 주어진 전위(US, UG또는 US, UG, U1)에서 터널 유전체를 통해 통과하는 전자들이 채널 영역(5)에 대해 전자 사태 항복을 만들도록 선택되는 것을 특징으로 하는 반도체 소자.
- 제 1항 내지 제 7항 중 어느 한 항에 있어서, 공동 게이트(8) 위에 그리고 이에 절연되어 제어 게이트가 배열되어 있는 것을 특징으로 하는 반도체 소자.
- 제 1항 내지 제 8항 중 어느 한 항에 있어서, 상기 채널 영역(5)의 연결은 반도체 기판에서의 제 2의 라인 타입의 하이-도핑된 영역(2)에 의해 이루어지는 것을 특징으로 하는 반도체 소자.
- 제 1항 내지 제 9항 중 어느 한 항에 있어서, 상기 제 1의 도핑 영역(3)의 연결은 반도체 기판에서의 제 1의 라인 타입의 하이-도핑된 영역에 의해 이루어지는 것을 특징으로 하는 반도체 소자.
- - 제 2의 라인 타입의 반도체 기판 상에 게이트 유전체(6)를 형성하는 단계;- 만들려는 터널 유전체의 영역 중에서 하나의 개구를 가지는 게이트 유전체(6)상에 포토마스크(11)를 제공하는 단계;- 게이트 유전체를 관통하는 주입을 통해 개구 아래에 제 1의 라인 타입의 제 1의 도핑 영역(3)을 형성하는 단계;- 상기 제 1의 도핑 영역(3)의 표면으로부터 제 1의 도핑 영역의 에지 영역으로까지 게이트 유전체(6)를 제거하는 단계;- 앞에 있는 포토마스크(11)를 제거하는 단계;- 비어 있는 반도체 기판 표면상에 터널 유전체(7)를 형성하는 단계;- 상기 터널 유전체(7)에 터널 게이트 전극(8a)을 만들고, 게이트 유전체(6)의 예정된 부분에 채널 게이트 전극(8b)을 만드는 단계;- 채널 영역(5)을 위한 터미널 및 이 반도체 기판(1)을 위한 터미널을 만드는 단계들을 포함하는, 제 1항 내지 제 10항 중 어느 한 항에 따른 반도체 소자를 위한 제조하기 위한 방법.
- 제 11항에 있어서, 상기 터널 유전체(7)를 게이트 유전체(6)보다 더 얇게 만드는 것을 특징으로 하는 제조 방법.
- 제 11항 또는 제 12항에 있어서, 상기 제 1의 도핑 영역(3)에서 게이트 유전체를 제거할 때 나머지 기판 표면이 주입시에 이용되는 포토마스크로 커버됨으로써, 상기 제거 작업이 제 1의 도핑 영역(3)에서 자동 조절되는 것을 특징으로 하는 제조 방법.
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