JP2000508120A - トンネル電流制御されるアバランシェ降伏に基づく設定可能な電流増幅を有する半導体デバイス - Google Patents

Abstract

(57)【要約】 本デバイスは半導体基板のなかにチャネル領域と逆にドープされた領域とを有する。チャネル領域と第１のドープされた領域の縁範囲とはゲート誘電体により上側に位置しているチャネルゲート電極から、第１のドープされた領域は主としてトンネル誘電体により上側に位置しているトンネルゲート電極から隔てられている。適当な電圧を第１のドープされた領域に与えると、トンネル‐ゲート電極からのトンネル電流が半導体基板のなかにアバランシェ降伏を発生し、それにより何桁かの増幅率で増幅された電流がチャネル領域の接続領域と第１のドープされた領域の接続領域との間に生ずる。

Description

【発明の詳細な説明】 トンネル電流制御されるアバランシェ降伏に基づく設定可能な電流増幅 を有する半導体デバイス 本発明は、第２の伝導形の半導体基板のなかに配置されている第１の伝導形の 第１のドープされた領域と、半導体基板内においてその第１のドープされた領域 に隣接して配置されているチャネル領域とを有する半導体デバイスに関する。 半導体集積回路では電流増幅のためにたいていバイポーラトランジスタが使用 される。これらの多くのドープされた領域はそれぞれ固有の接続領域を有するの で、比較的大きな占有面積を必要とする。 本発明の課題は、小さい占有面積で非常に高い電流増幅を可能にする半導体デ バイスを提供することである。この課題は請求項１にあげられている半導体デバ イスにより解決される。有利な実施態様は従属請求項に記載されている。 本発明の対象はトンネル電流制御されるアバランシェ降伏に基づく半導体デバ イスである。このデバイスは第２の伝導形の半導体基板のなかに配置されている 第１の伝導形の第１のドープされた領域を有する。半導体基板内においてその第 １のドープされた領域に隣接している領域はチャネル領域である。第１のドープ された領域は部分的に薄いトンネル誘電体により覆われ、チャネル領域とそれに 接する第１のドープされた領域の予め定められた縁範囲とがゲート誘電体により 覆われている。トンネル誘電体の上にトンネルゲート電極が、またゲート誘電体 の上にチャネルゲート電極が配置されている。従ってチャネルゲート電極は第１ のドープされた領域の予め定められた縁範囲と重なっている。第１のドープされ た領域もチャネル領域も接続可能である。 １つの好ましい実施例では半導体基板はｐ形のシリコンから成り、またチャネ ル領域に対する接続領域としてｐ⁺ドープされた領域を有する。第１のドープさ れた領域はｎドープされており、また別のｎ⁺ドープされた領域を介して接続可 能である。 一般にゲート誘電体はトンネル誘電体よりも厚い。特に高い電流増幅を有する デバイスが製造されるべきであれば、両誘電体は同一の厚みを有し得る。共通の ゲート電極を有する実施態様では、このことは、後で一層詳細に説明されるよう に、電位障壁が生じないことに通ずる。 トンネルゲート電極およびチャネルゲート電極は導電的に互いに接続されてい てよく、また同じ導電性層から作成され得る共通のゲート電極を形成し得る。共 通のゲートは外部から電圧Ｕ_Gに接続可能であってよいが、それはＥＥＰＲＯＭ と類似のいわゆるフローティングゲートであってもよい。後者の場合には好まし くは制御ゲートが共通のゲートの上に設けられている。トンネルゲート電極およ びチャネルゲート電極が互いに絶縁されているならば、それらは異なった電位と 接続され得る。 本デバイスは製造が簡単であり、また占有面積が小さい。第１のドープされた 領域へのトンネル誘電体の自己整合される製造は特に有利である。なぜならば、 それによりデバイスの電気的特性がより正確に設定され得るし、また占有面積が 節減されるからである。 以下、図面に示されている実施例により本発明およびその電気的な機能の仕方 を一層詳細に説明する。 図１はデバイスを備えた半導体基板の断面図、 図２ないし４はデバイス内の予め定められた軸線に沿う電位分布を示す図、 図５ａ、５ｂはゲートにおける種々の電圧の際のトンネル電流および増幅され たドレイン電流を示す図、 図６ないし８はそれぞれ製造方法の主なステップを説明するための半導体基板 の断面図、 図９ないし１１は半導体デバイスの別の実施例を示す図である。 図１：第２の伝導形の高濃度にドープされた接続領域２を有する第２の伝導形 の半導体基板１のなかに、第１の伝導形の高濃度にドープされた接続領域４を有 する第１の伝導形の第１のドープされた領域３が位置している。半導体基板１の 表面は同時に、ドープされた領域２、３、４の表面を形成している。第１のドー プされた領域３に隣接する基板領域５はチャネル領域であり、それは高濃度にド ープされた接続領域２と第１のドープされた領域３との間に位置している。半導 体基板表面の上にゲート誘電体６が位置し、このゲート誘電体はチャネル領域５ と第１のドープされた領域３のチャネル領域５側の縁範囲３’とを覆っている。 第１のドープされた領域の主たる部分はゲート誘電体よりも薄いトンネル誘電体 ７により覆われている。第１のドープされた領域３のトンネル誘電体により覆わ れている範囲はトンネル窓と呼ばれる。トンネル誘電体７およびゲート誘電体６ はこの例では共通のゲート電極８により覆われている。この装置は、（半導体基 板、第１のドープされた領域およびゲートに対する）接続領域２、４および１０ に対する開口を有する絶縁層９により覆われている。 いまトンネル窓の側辺における接続領域４がｎ⁺ドープされており、またゲー ト誘電体の側辺における接続領域２がｐ⁺ドープされている場合を考察する。ト ンネル窓は、トンネル窓の境界の上まで達しているｎドープされた領域３により 接続されている。ゲート誘電体６の下のチャネル領域５は基板のドーピングに相 応して弱くｐドープされている。それは高濃度にドープされたｐ⁺領域２の上で 共通のゲート８のゲート誘電体の側辺に接続されている。次の接続が行われる： 接続領域１０にＵ_G＝０ないし−５Ｖ 接続領域４にＵ₁＝＋５Ｖ 接続領域２にＵ_S＝０Ｖ。 共通のゲート８はｎドープされた第１の領域に対して相対的に負の電位に接続さ れている。 図２は図１中にII−II’で示されている軸線に沿う電位分布を第１近似で示す 。共通のゲート８と第１のドープされた領域３との間の電位差が十分に大きいな らば、電子はゲートからトンネル誘電体７のなかの電位障壁をトンネル効果によ り突き抜けてトンネル誘電体の伝導帯のなかに達し、次いで第１のドープされた 領域３のなかに達する（図２中のエネルギー帯のダイアグラムの破線はもともと の電位分布を示す）。その際にそれらは、第１のドープされた領域３のなかに電 子・正孔対−・＋を発生するために十分にエネルギーを受け取る。トンネル誘電 体への境界面に蓄積される正孔は、準平衡状態が到達されるまで、エネルギー帯 をゆがめる（これは実線により示されている。正孔は価電子帯の上縁においてそ れに対して低い電位に沿って走る傾向を有する）。共通のゲートから第１のドー プ された領域へ流れる電流はトンネル過程により決定される。領域３から基板、特 にチャネル領域５へ流れる電流は、第１近似としてトンネル誘電体の縁（トンネ ル窓の境界）が考慮に入れられなくてよいならば、すなわち境界面に対して垂直 な座標軸線に沿う一次元の考察で十分であるならば、無視され得る。 実際のデバイスではトンネル誘電体の境界が考慮に入れられなければならない 。トンネル過程の説明の際には二次元の考察が必要である。そのために水平な軸 線に沿う基板表面の付近の電位分布が考察される。 図３は図２の紙面に対して垂直な境界面に沿う、すなわちシミュレーション計 算の際の図１中にIII−III’で示されている軸線に沿うＵ₁の種々の値における 電位分布を示す。以下の説明の際には正孔が決定的な役割をするので、用語“電 位”はそれぞれ正孔に対する電位に関する（すなわち電位は正の電圧値から負の 電圧値へ減少する）。その際に第１のドープされた領域の大きい縁範囲３’の場 合が示されている。縁範囲３’は定義により、チャネル領域５に続きゲート誘電 体６により覆われている第１のドープされた領域３の一部である。第１のドープ された領域３（ｎドープされている）とチャネル領域５または基板（ｐドープさ れている）との間のｐｎ接合は阻止方向の極性である。このことは強い電位降下 をもたらす。トンネル誘電体からゲート誘電体への移行個所にはＵ₁＞０の際に は伝導帯のなかにも価電子帯のなかにもまだ正孔に対する電位障壁Ｐｂが生じな い。なぜならば、境界面における電位は酸化物の厚みに関係するからである。ト ンネル誘電体７の下の第１のドープされた領域３のなかの電位は正孔に対するド ーピング濃度が等しい場合にゲート誘電体の下よりも低い。ｐ領域への電位降下 Ｐａはドーピングの濃度降下により始めて開始する。従って、トンネル誘電体を 通して第１のドープされた領域のなかに高エネルギーの電子を注入することによ り発生される正孔＋は第１のドープされた領域を去らずに、電位障壁において反 射される。トンネル過程を説明するためには、既に図２に対して行われた考察で 十分である。 図４には小さい縁範囲３’の場合の図３に相応する電位分布が示されている。 ｐ領域への電位降下Ｐａはより早く開始する。電位障壁Ｐｂは下降カーブのなか で生じ、従って第１のドープされた領域のなかの電位の下に位置している。トン ネル電子により発生された正孔は、図３中の状況と異なり、第１のドープされた 領域３から漏れ出て、チャネル領域への電位降下に向かって走り抜ける。その際 に衝突イオン化により別の電子・正孔対−・＋が発生される。その結果として生 ずる電荷増倍により第１のドープされた領域３からチャネル領域５への電流はト ンネル電流よりも何桁（約１０⁴ないし１０⁶）か大きくなる。同様に、正孔＋が 横方向に逃げ、それゆえエネルギー帯のゆがみを生じないので、準平衡状態は決 して到達されない。増幅率はトンネル誘電体の厚みとゲート誘電体の厚みとの比 （電位障壁の影響）と、第１のドープされた領域およびチャネル領域におけるド ーピングと、第１のドープされた領域の上へのゲート誘電体の重なり、すなわち 縁範囲３’の大きさとにより設定され得る。たとえば．より厚いゲート誘電体は 電位障壁Ｐｂを上昇させる。第１のドープされた領域の高濃度のドーピングは一 方では横方向の拡散を強くし、他方では電位障壁Ｐｂを低くする。 図５は接続領域２と４との間、すなわち第１のドープされた領域と基板との間 のいわゆるドレイン電流、および接続領域１０と４との間のトンネル電流を接続 領域４における電位に関係して示す。その際に図５ａではＵ_G＝０Ｖ、Ｕ_S＝０Ｖ 、図５ｂではＵ_G＝−２Ｖ、Ｕ_S＝０Ｖが選ばれている。アバランシェ降伏が約６ Ｖまたは約４Ｖにおいて開始し、トンネル電流とドレイン電流との間の増幅率が １０⁶ないし１０⁴であることがわかる。 図６：図１に示されているデバイスは簡単な仕方で製造され得る。そのために ｐドープされたシリコン基板１の上に全面にゲート誘電体６、たとえば２５ｎｍ 厚みの酸化シリコンが公知の方法により被覆される。さらに、作成すべき第１の ドープされた領域の個所に開口を有するフォトマスク１１が作成される。この開 口を通していま燐イオン１２が基板のなかにインプラントされ、その際にゲート 誘電体が分散酸化物としての役割をする。続いて好ましくは同一のフォトマスク １１を使用して、ゲート誘電体が、インプラントされた領域の上に開口を有する ように、構造化される。ゲート誘電体６の縁および第１のドープされた領域は次 いで互いに自己整合され、電気的特性を決定する縁範囲３’の大きさが続いて正 確に設定され得る。 図７：マスク１１がはがされ、露出している基板表面の上に薄いトンネル誘電 体７が作成される。そのためにＲＴＰ法（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎ ｅａｌ）で約８ｎｍ厚みの窒化された酸化物が成長させられ、その際に生ずる１ ０００ないし１１５０℃の温度により同時に先行のインプランテーションがアニ ールされる。その際に行われる基板中の拡散の結果として、第１のドープされた 領域３がトンネル窓境界を越えてゲート誘電体６の下まで延びる。その際にパラ メータの適当な選定により、ゲート誘電体６の下に位置している予め定められた 縁範囲３′が設定され得る。ＲＴＰ法は、基板に対するその熱的負荷に基づいて 第１のドープされた領域３の大きさを決定する主要なステップである。続いてポ リシリコン層が全面に被覆され、また共通のゲート電極８を形成するべく構造化 される。このゲート電極８はトンネル窓ならびにそれに続いているゲート誘電体 ６の範囲を覆う。 図８：続いて通常の方法によりゲート電極が、このゲート電極を全面で覆う絶 縁層９を設けられる。この絶縁層９は接続領域２、４および１０の上に開口を有 する。 図９：本デバイスはＥＥＰＲＯＭの構成部分として使用され得る。共通のゲー ト電極８はこの場合には絶縁され（フローティングゲート）、その上に制御ゲー ト１３が配置されている。この制御ゲートは接続領域１４を有する。 このような装置はアナログメモリとして、またアナログ‐ディジタル変換器と して使用され得る。たとえばアナログ信号が、制御ゲート１３にその接続領域１ ４を介してその信号に比例する電圧Ｕ_SGが与えられる（その際にＵ₁＝０Ｖ、Ｕ_S ＝０Ｖ）ことによって、記憶される。第１のドープされた領域３からフローティ ングゲート８のなかにトンネル効果により入る電荷は永久的に記憶される。それ は与えられた電圧に対する尺度である。読出しの際には接続領域４におけるＵ₁ が約８Ｖにおかれる（Ｕ_S＝０Ｖ、Ｕ_SG＝０Ｖ）。電子がトンネル効果によりフ ローティングゲート８から第１のドープされた領域３のなかに入り、電荷増倍を 開始する。この電荷増倍は、電子がもはやトンネル効果によりゲート８から出な くなるときに始めて中断する。こうして増幅された電荷量は容易に測定され得る 。 ＥＥＰＲＯＭの構成部分として使用するためには、第１のドープされた領域３ がトンネル窓マスク１１によりインプラントされる。ＲＴＰ法におけるドーピン グ量および予定温度は、このドーピングがトンネル窓の上で（すなわちゲート誘 電体の下で）増倍率が１０以下に小さくなるまで拡散するように選ばれる。プロ グラミングのためには、電子がフローティングゲート８からトンネル効果により 出るように、Ｕ₁＝１５Ｖが接続領域４に与えられる（その際にＵ_S＝０、Ｕ_SG＝ ０）。電荷増倍率は、弱く設計された電荷ポンプによってさえもプログラミング 電圧を維持し得るように小さい。 図１０：この実施例ではトンネルゲート電極８ａおよびチャネルゲート電極８ ｂは互いに絶縁されている。両電極はそれぞれ接続領域１５、１６を有し、種々 の電位に接続され得る。高濃度にドープされる接続領域２、４は省略され、その 代わりに第１の領域３が、外部から接続可能であるように設計されている。この ことはたとえば、第１のドープされた領域に対するインプランテーションおよび ゲート誘電体のエッチングが異なるマスクを用いて行われることにより達成され る。両ゲート電極の相互の絶縁はたとえばスペーサを用いて行われ得る。両ゲー ト電極は同一の導電層から製造されてもよいし、異なる導電層から製造されても よい。 この装置の利点は、接続領域８ａおよび８ｂにおける電圧の変更により電位障 壁に影響を与え、またこうして増倍率を的確にゲート電位を介してのみ設定し得 ることにある。 図１１：トンネルゲート電極８ａとチャネルゲート電極８ｂとの間の絶縁部１ ７は電位障壁を生じさせる。それによって、電位障壁が省略される必要なしに、 ゲート誘電体およびトンネル誘電体が等しい厚みに作成される。絶縁部１７はい わばゲート酸化物の厚みの局部的な上昇である。等しい厚みのゲート誘電体およ びトンネル誘電体を有するこのような装置が図面に示されており、その際にゲー ト誘電体およびトンネル誘電体はそれらの上縁において短絡されている。このよ うな装置は、前記のように、たとえばＥＥＰＲＯＭにおいて使用され得る。障壁 Ｐｂの高さおよび位置は絶縁部１７、ゲート誘電体およびトンネル誘電体の設計 によって設定される。

Claims (1)

1. 【特許請求の範囲】 １．第２の伝導形の半導体基板（１）のなかに配置され、接続領域を有する第１ の伝導形の第１のドープされた領域（３）と、半導体基板内においてその第１の ドープされた領域に隣接して配置され、接続領域を有する第２の伝導形のチャネ ル領域（５）と、第１のドープされた領域（３）の表面を部分的に覆うトンネル 誘電体（７）と、チャネル領域（５）の表面と第１のドープされた領域（３）の 予め定められた縁範囲（３’）とを覆うゲート誘電体（６）と、トンネル誘電体 の上のトンネルゲート電極（８ａ）と、ゲート誘電体の上のチャネルゲート電極 （８ｂ）とを備え、第１のドープされた領域（３）の接続領域が電位Ｕ₁に、ま たチャネル領域（５）の接続領域が電位Ｕ_Sに接続可能であり、これらの接続領 域の間にトンネル誘電体を通って流れる電流にくらべて増幅された電流が流れる 半導体デバイス。 ２．ゲート誘電体（６）がトンネル誘電体（７）よりも厚い請求項１記載の半導 体デバイス。 ３．トンネルゲート電極（８ａ）および／またはチャネルゲート電極（８ｂ）が ゲート接続領域（１０、１５、１６）を有する請求項１または２記載の半導体デ バイス。 ４．トンネルゲート電極（８ａ）およびチャネルゲート電極（８ｂ）が共通のゲ ート電極（８）として導電的に互いに接続されている請求項１ないし３の１つに 記載の半導体デバイス。 ５．第１の伝導形がｎ形、第２の伝導形がｐ形である請求項１ないし４の１つに 記載の半導体デバイス。 ６．第１のドープされた領域（３）に正の電位（Ｕ₁＞０）が与えられ、共通の ゲート（８）にゲート接続領域（１０）を介して正ではない電位（Ｕ_G≦０）が 与えられ、半導体基板に接地電位（Ｕ_S＝０Ｖ）が与えられる請求項５記載の半 導体デバイス。 ７．パラメータとして、トンネル誘電体（７）の厚み、ゲート誘電体（６）の厚 み、第１のドープされた領域の予め定められた縁範囲（３’）の大きさが、予め 定められた電位Ｕ_S、Ｕ_GまたはＵ_S、Ｕ_G、Ｕ₁の際にトンネル誘電体をトンネル 効果により突き抜ける電子がチャネル領域（５）へのアバランシェ降伏を発生す るように選ばれている請求項１ないし６の１つに記載の半導体デバイス。 ８．共通のゲート（８）の上に、それに対して絶縁されて制御ゲートが配置され ている請求項１ないし７の１つに記載の半導体デバイス。 ９．チャネル領域（５）の接続が半導体基板のなかの第２の伝導形の高濃度にド ープされた領域（２）の上で行われる請求項１ないし８の１つに記載の半導体デ バイス。 １０．第１のドープされた領域（３）の接続が半導体基板のなかの第２の伝導形 の高濃度にドープされた領域の上で行われる請求項１ないし９の１つに記載の半 導体デバイス。 １１．第２の伝導形の半導体基板（１）の上にゲート誘電体（６）を作成するス テップと、このゲート誘電体（６）の上に、作成すべきトンネル誘電体の範囲内 に開口を有するフォトマスク（１１）を被覆するステップと、ゲート誘電体を通 してのインプランテーションにより開口の下側に第１の伝導形の第１のドープさ れた領域（３）を作成するステップと、第１のドープされた領域（３）の縁範囲 （３’）の上まで第１のドープされた領域（３）の表面からゲート誘電体（６） を除去するステップと、存在するフォトマスク（１１）を除去するステップと、 露出している半導体基板表面の上にトンネル誘電体（７）を作成するステップと 、 トンネル誘電体（７）の上にトンネルゲート電極（８ａ）を、ゲート誘電体（６ ）の予め定められた部分の上にチャネルゲート電極（８ｂ）を作成するステップ と、チャネル領域（５）のための接続領域および半導体基板（１）のための接続 領域を作成するステップとを有する請求項１ないし１０の１つによる半導体デバ イスの製造方法。 １２．トンネル誘電体（７）がゲート誘電体（６）よりも薄く作成される請求項 １１記載の製造方法。 １３．第１のドープされた領域（３）の上のゲート誘電体を除去する際、除去が 第１のドープされた領域（３）に対して自己整合されて行われるように、その他 の基板表面がインプランテーションの際に使用されるフォトマスクにより覆われ ている請求項１１または１２に記載の製造方法。