KR20000003430A - 반도체 장치의 접합층 형성방법 - Google Patents
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Abstract
본 발명은 반도체 기술에 관한 것으로, 특히 반도체 장치의 접합층 형성방법에 관한 것이며, 웨이퍼 스트레스가 유발되지 않으며, 소자의 신뢰도를 저하시키지 않으며, 정확한 도펀트 분포를 가지도록 하는 반도체 장치의 접합층 형성방법을 제공하는데 그 목적이 있다. 이를 위하여 본 발명으로부터 제공되는 특징적인 반도체 장치의 접합층 형성방법은 반도체 기판 상에 게이트 전극을 형성하는 제1 단계; 급속열산화 공정을 실시하여 상기 반도체 기판 및 상기 게이트 전극 표면에 열산화막을 형성하는 제2 단계; 및 상기 제2 단계 수행후, 소오스/드레인 이온주입을 실시하는 제3 단계를 포함한다. 즉, 본 발명은 웨이퍼에 균일한 열을 전달할 수 있는 챔버 내에서 산소 가스를 주입하면서 급속열산화(RTO)를 실시하고, 이때 형성된 균일한 산화막을 소오스/드레인 이온주입시 스크린 산화막으로 이용하는 기술이다.
Description
본 발명은 반도체 기술에 관한 것으로, 특히 반도체 장치의 접합층 형성방법에 관한 것이다.
반도체 장치의 고집적화에 따른 셀 영역의 축소 및 동작 속도의 고속화에 따라 소오스/드레인 접합층 형성 기술은 반도체 장치의 집적도 및 성능을 결정하는 중요한 요인이 되고 있다.
종래의 소오스/드레인 접합층은 기판 상에 게이트 산화막 및 게이트 전극을 형성하고, 게이트 전극 양측 기판에 불순물 이온주입을 실시함으로서 형성한다. 이때, 게이트 전극 식각시 발생한 기판의 손상을 방지하고, 불순물 이온주입시 채널링(channeling) 효과를 방지하기 위하여 게이트 전극 식각시 게이트 산화막의 일부를 잔류시킨 상태에서 불순물 이온주입 공정을 실시하거나, 게이트 전극 식각 직후 재산화(re-oxidation) 공정을 실시하고, 재산화 공정에 의한 열산화막이 존재하는 상태에서 불순물 이온주입 공정을 실시하게 된다.
그러나, 상기와 같은 종래의 방법은 기판 상에 균일도가 10%STD(standard deviation) 이상의 불균일한 산화막이 존재하는 상태에서 이온주입 공정을 진행하게 되므로, 이온주입시 도펀트(dopant)가 불규칙한 분포를 이루게 되고, 결국 접합층의 전기적 특성이 열화되어 반도체 장치의 신뢰도를 크게 저하시키는 문제점이 있었다.
또한, 이러한 문제점을 고려하여 게이트 전극 식각후, 잔류 산화막 없이 퍼니스(furnace) 내에서 균일한 박막의 스크린 산화막을 다시 형성하고, 불순물 이온주입 공정을 실시하는데, 이러한 퍼니스 방식은 고온에서 장시간의 열처리를 실시하게 되므로, 게이트 형성 이전에 형성된 웰 영역 및 문턱전압(VT) 조절 이온주입 영역의 도핑 농도의 변화를 초래하는 문제점이 있으며, 장시간의 고온 열처리에 의하여 생산성 저하의 문제점과 웨이퍼에 스트레스(stress)를 유발하는 문제점이 따랐다.
웨이퍼 스트레스는 특히 200㎜ 이상의 대구경 웨이퍼에서 더욱 민감하게 작용하기 때문에 이러한 문제점이 대구경 웨이퍼의 도입에 걸림돌이 되어 왔다.
본 발명은 웨이퍼 스트레스가 유발되지 않으며, 소자의 신뢰도를 저하시키지 않으며, 정확한 도펀트 분포를 가지도록 하는 반도체 장치의 접합층 형성방법을 제공하는데 그 목적이 있다.
도 1a 내지 도 1c는 본 발명의 일 실시예에 따른 소오스/드레인 접합층 형성 공정도.
* 도면의 주요 부분에 대한 부호의 설명
10 : 실리콘 기판 11 : 필드 산화막
12 : 게이트 산화막 13 : 게이트 전극
14 : RTO 산화막 15 : 소오스/드레인 접합층
상기 목적을 달성하기 위하여 본 발명으로부터 제공되는 특징적인 반도체 장치의 접합층 형성방법은 반도체 기판 상에 게이트 전극을 형성하는 제1 단계; 급속열산화 공정을 실시하여 상기 반도체 기판 및 상기 게이트 전극 표면에 열산화막을 형성하는 제2 단계; 및 상기 제2 단계 수행후, 소오스/드레인 이온주입을 실시하는 제3 단계를 포함하여 이루어진다.
즉, 본 발명은 웨이퍼에 균일한 열을 전달할 수 있는 챔버 내에서 산소 가스를 주입하면서 급속열산화(RTO)를 실시하고, 이때 형성된 균일한 산화막을 소오스/드레인 이온주입시 스크린 산화막으로 이용하는 기술이다.
이하, 본 발명의 바람직하고 용이한 실시를 도모하기 위하여 그 실시예를 소개한다.
첨부된 도면 도 1a 내지 도 1c는 본 발명의 일 실시예에 따른 소오스/드레인 접합층 형성 공정을 도시한 것으로, 이하 이를 참조하여 그 공정을 살펴본다.
우선, 도 1a에 도시된 바와 같이 웰(도시되지 않음)이 형성된 실리콘 기판(10)의 예정된 부분에 필드 산화막(11)을 성장시키고, 문턱전압 조절 이온주입을 실시한다. 이어서, 전체구조 상부에 게이트 산화막(12) 및 게이트 폴리실리콘막(13)을 형성한 다음, 게이트 폴리실리콘막(13) 및 게이트 산화막(12)을 선택 식각하여 게이트 전극을 형성한다.
다음으로, 도 1b에 도시된 바와 같이 챔버에 웨이퍼를 로딩하고, 산소 가스를 주입하면서 1000∼1100℃의 온도에서 30초 이하 시간 동안 급속열산화(RTO)를 실시하여 실리콘 기판(10) 및 게이트 폴리실리콘막(13)을 덮는 200Å 이하의 균일한 RTO 산화막(14)을 형성한다.
계속하여, 도 1c에 도시된 바와 같이 소오스/드레인 이온주입 공정을 실시하여 소오스/드레인 접합층(15)을 형성한다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
이상에서와 같이 본 발명은 소오스/드레인 이온주입시 균일한 스크린 산화막을 채용하여 소오스/드레인 접합층의 정확한 깊이 조절이 가능하고, 장시간의 고온 열처리를 사용하는 퍼니스 방식에 비해 극히 짧은 시간의 열공정을 진행하므로, 웨이퍼 스트레스 문제, 생산성 저하 문제, 웰 및 문턱전압 조절 이온주입 영역의 도핑 농도 변화 문제를 해결할 수 있다. 또한, 본 발명을 실시하면 급속열산화 공정에 의해 게이트 전극의 저항을 감소시키는 부수적인 효과가 있다.
Claims (4)
- 반도체 기판 상에 게이트 전극을 형성하는 제1 단계;급속열산화 공정을 실시하여 상기 반도체 기판 및 상기 게이트 전극 표면에 열산화막을 형성하는 제2 단계; 및상기 제2 단계 수행후, 소오스/드레인 이온주입을 실시하는 제3 단계를 포함하여 이루어진 반도체 장치의 접합층 형성방법.
- 제 1 항에 있어서, 상기 제2 단계가,1000 내지 1100℃의 온도에서 30초를 넘지 않는 시간 동안 수행되는 것을 특징으로 하는 반도체 장치의 접합층 형성방법.
- 제 1 항 또는 제 2 항에 있어서, 상기 열산화막이,200Å을 넘지 않는 두께로 형성되는 것을 특징으로 하는 반도체 장치의 접합층 형성방법.
- 제 1 항 또는 제 2 항에 있어서, 상기 제1 단계 수행전,상기 반도체 기판에 웰을 형성하는 제4 단계와,상기 반도체 기판에 문턱전압 조절 이온주입 영역을 형성하는 제5 단계를더 포함하여 이루어진 반도체 장치의 접합층 형성방법.
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| KR100948307B1 (ko) * | 2008-05-21 | 2010-03-17 | 주식회사 동부하이텍 | 반도체 소자의 제조 방법 |
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1998
- 1998-06-29 KR KR1019980024672A patent/KR100329757B1/ko not_active IP Right Cessation
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