KR20000002030A - 정전기 보호역할을 겸하는 블락 가드링 구조 - Google Patents

정전기 보호역할을 겸하는 블락 가드링 구조 Download PDF

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Abstract

ESD 보호 역할을 겸하는 반도체장치의 블락 가드링 구조가 개시된다. 상기 블락 가드링 구조는, 접지전압이 인가되며 P+엑티브 영역으로 구성되는 두개의 기판 가드링과, 전원전압이 인가되며 N_웰로 구성되는 하나의 웰 가드링, 및 특히 상기 각 기판 가드링 및 상기 웰 가드링 사이에 상기 각 기판 가드링을 둘러싸는 형태로 형성되고 접지전압이 인가되며 N+엑티브 영역으로 구성되는 두개의 엑티브 패턴 링을 구비하는 것을 특징으로 한다. 따라서 상기 블락 가드링 구조는, 정전기 발생시 상기 N_웰 가드링과 상기 N+엑티브 패턴 링 사이에 기생 NPN 트랜지스터 동작이 발생되어 블락 가드링을 통해 많은 양의 정전기 전류방전이 이루어지므로, ESD 보호 역할을 겸할 수 있는 장점이 있다.

Description

정전기 보호 역할을 겸하는 블락 가드링 구조
본 발명은 반도체장치의 블락 가드링(Guard-ring)에 관한 것으로, 특히 ESD(Electrostatic Discharge) 보호 역할을 겸하는 블락 가드링 구조에 관한 것이다.
반도체장치에서는 정전기가 방전되는 현상, 즉 ESD로부터 소자를 보호하기 위해서, 입력단자에 걸리는 전압을 일정 범위내로 유지하고 정전파괴 현상이 일어나지 않도록 하는 ESD 보호소자가 사용된다. 상기 ESD 보호 소자는 입출력 핀과 파우워, 즉 전원전압 또는 접지전압 사이, 그리고 전원전압과 접지전압 사이에 형성되며 패드 가까운 곳에 위치하도록 설계된다.
그러나 전체 핀 수에 비하여 파우워 핀의 수가 적어서 파우워 간에 ESD 보호소자의 구성이 불충분한 경우, 칩 내부의 회로블락에서 파우워 간에 ESD 불량이 발생될 수 있다. 또한 이를 보완하기 위한 방법으로서 패드 주위에 ESD 보호소자를 추가하면, 전체 코아(Core), 즉 칩 내부회로의 크기에 비해 입출력핀 수가 많아 칩 크기가 패드 리미트(Limit)로 결정될 경우에는, 전체 칩 크기가 더욱 커짐으로 인하여 경쟁력이 감소될 수 있다.
한편, 칩 내부에서는 서로 다른 두 회로블락 사이의 래치업(Latch-up)을 방지하기 위해 블락과 블락 사이에 블락 가드링을 형성하며, 도 1에 종래기술에 따른 블락 가드링의 구조가 도시되어 있다.
도 1을 참조하면, 상기 종래기술에 따른 블락 가드링의 구조는, 서로 다른 두 개의 각 회로블락(100,200)을 소정간격을 두고 둘러싸는 형태로 형성되고 접지전압이 인가되며 P+엑티브 영역으로 구성되는 두 개의 P형 기판(Substrate) 가드링(39,45), 및 상기 각 P형 기판 가드링(39,45)를 소정간격을 두고 둘러싸는 형태로 형성되고 전원전압이 인가되는 하나의 N형 웰(Well) 가드링(41)로 구성된다.
상기 N형 웰 가드링(41) 내에는 N+엑티브 영역(43)이 형성되고 상기 N+엑티브 영역(43)을 통해 상기 N형 웰 가드링(41)에 전원전압이 인가된다.
따라서 상기 N형 웰 가드링(41)에는 전원전압이 인가되고 상기 P형 기판 가드링(39,45)에는 접지전압이 인가되므로, 전원전압과 접지전압 사이에 NP 웰 접합(Junction)이 기생적으로 형성된다.
그런데 상술한 바와 같이 파우워 간에 ESD 보호소자의 구성이 불충분하고 패드 주위에 ESD 보호소자를 추가하는 것이 자유롭지 못한 경우에는, 전원전압과 접지전압 사이에 기생적으로 존재하는 상기 NP 웰 접합을 통해 많은 전류방전이 이루어져야 ESD에 강해질 수 있다.
그러나 상기 종래기술에 따른 블락 가드링의 구조에서는, N형 웰과 P형 기판 사이에 형성되는 상기 NP 웰 접합의 접합 브레이크 다운(Junction Breakdown) 전압이 높아서 파우워간 역방향 방전, 즉 상기 NP 웰 접합을 통한 전류방전이 충분히 이루어지지 못한다. 따라서 칩 내부의 회로블락에서 파우워 간에 ESD 불량이 발생될 수 있다.
따라서 본 발명이 이루고자하는 기술적 과제는, ESD 보호 역할을 겸하는 반도체장치의 블락 가드링 구조를 제공하는 데 있다.
도 1은 종래기술에 따른 블락 가드링의 구조를 나타내는 도면
도 2는 본 발명에 따른 블락 가드링의 구조를 나타내는 도면
도 3은 도 2에 도시된 본 발명에 따른 블락 가드링의 구조를 상세히 보여주는 레이아웃
상기 기술적 과제를 달성하기 위한 본 발명에 따른 반도체장치의 블락 가드링 구조는, 반도체 기판에 소정의 간격을 두고 형성되어 있는 서로 다른 두 개의 각 회로블락을 소정간격을 두고 둘러싸는 형태로 형성되고 제1파우워 전압이 인가되는 두 개의 기판 가드링, 상기 각 기판 가드링을 소정간격을 두고 둘러싸는 형태로 형성되고 제2파우워 전압이 인가되는 하나의 웰 가드링, 및 상기 기판 가드링 및 상기 웰 가드링 사이에 상기 각 기판 가드링을 둘러싸는 형태로 형성되고 상기 제1파우워 전압이 인가되는 두 개의 엑티브 패턴 링을 구비하는 것을 특징으로 한다.
상기 제2파우워 전압을 공급하기 위해 제2파우워 전압 인가용 패드에 연결되는 파우워 메탈 라인은 상기 웰 가드링에 먼저 연결되고 다음에 상기 회로블락들에 연결되는 것이 바람직하며, 상기 제1파우워 전압을 공급하기 위해 제1파우워 전압 인가용 패드에 연결되는 파우워 메탈 라인은 상기 엑티브 패턴 링 및 상기 기판 가드링에 먼저 연결되고 다음에 상기 회로블락들에 연결되는 것이 바람직하다.
상기 반도체 기판이 P형인 경우에는, 상기 제1파우워 전압은 접지전압이고 상기 제2파우워 전압은 전원전압이며, 또한 상기 기판 가드링은 P+엑티브 영역으로 이루어지고 상기 웰 가드링은 N-웰 영역으로 이루어지며 상기 엑티브 패턴 링은 N+엑티브 영역으로 이루어진다.
상기 반도체 기판이 N형인 경우에는, 상기 제1파우워 전압은 전원전압이고 상기 제2파우워 전압은 접지전압이며, 또한 상기 기판 가드링은 N+엑티브 영역으로 이루어지고 상기 웰 가드링은 P-웰 영역으로 이루어지며 상기 엑티브 패턴 링은 P+엑티브 영역으로 이루어진다.
이하 첨부도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하고자 한다.
도 2는 본 발명에 따른 블락 가드링의 구조를 나타내는 도면이고, 도 3은 도 2에 도시된 본 발명에 따른 블락 가드링의 구조를 상세히 보여주는 레이아웃(Layout)이다.
도 2 및 도 3을 참조하면, 상기 본 발명에 따른 블락 가드링은, 반도체기판에 소정의 간격을 두고 형성되어 있는 서로 다른 두개의 각 회로블락(300,400)을 소정간격을 두고 둘러싸는 형태로 형성되고 제1파우워 전압, 즉 접지전압(GND)가 인가되며 P+엑티브 영역으로 구성되는 두개의 기판 가드링(79,85)와, 상기 각 기판 가드링(79,85)를 소정간격을 두고 둘러싸는 형태로 형성되고 제2파우워 전압, 즉 전원전압(VCC)가 인가되며 N_웰로 구성되는 하나의 웰 가드링(81)을 구비한다. 특히 상기 본 발명에 따른 블락 가드링은, 상기 각 기판 가드링(79,85) 및 상기 웰 가드링(81) 사이에 상기 각 기판 가드링(79,85)를 둘러싸는 형태로 형성되고 상기 제1파우워 전압, 즉 접지전압(GND)가 인가되며 N+엑티브 영역으로 구성되는 두개의 엑티브 패턴 링(87,89)를 더 구비하는 것을 특징으로 한다.
상기 웰 가드링(81) 내에는 N+엑티브 영역(83)이 형성되고, 상기 N+엑티브 영역(83)을 통해 상기 웰 가드링(81)에 제2파우워 전압, 즉 전원전압(VCC)가 인가된다. 상기 회로블락(300,400) 내부의 참조번호 51,65는 N_웰을 나타내고, 참조번호 53,61,67,75는 N+엑티브 영역을 나타내고, 참조번호 55,63,69,77은 P+엑티브 영역을 나타내며, 참조번호 57,59,71,73은 트랜지스터의 게이트를 형성하는 폴리실리콘을 나타낸다.
또한 상기 본 발명에 따른 블락 가드링에서는, 도 3에서 볼 수 있듯이, 상기 제2파우워 전압, 즉 전원전압(VCC)를 공급하기 위해 제2파우워 전압 인가용 패드(500)에 연결되는 파우워 메탈라인(800)은 상기 웰 가드링(81)에 먼저 연결되고 다음에 상기 회로블락들(300,400) 내부의 N+엑티브 영역(53,67)에 연결된다. 또한 상기 제1파우워 전압, 즉 접지전압(GND)을 공급하기 위해 제1파우워 전압 인가용 패드(600)에 연결되는 파우워 메탈라인(700)은 상기 엑티브 패턴 링(87,89) 및 상기 기판 가드링(79,85)에 먼저 연결되고 다음에 상기 회로블락들(300,400)의 P+엑티브 영역(63,77)에 연결된다.
상술한 블락 가드링의 구조는 상기 반도체기판이 P형인 경우이며, 이 경우에는 상기 웰 가드링(81)이 저농도의 N형 불순물이 주입되는 N_웰로 구성되고, 상기 기판 가드링(79,85)가 고농도의 P형 불순물이 주입되는 P+엑티브 영역으로 구성되며, 상기 엑티브 패턴 링(87,89)가 고농도의 N형 불순물이 주입되는 N+엑티브 영역으로 구성되게 된다.
만일 상기 반도체기판이 N형으로 이루어지는 경우에는, 상기 웰 가드링(81)은 저농도의 P형 불순물이 주입되는 P_웰로 구성되고, 상기 기판 가드링(79,85)는 고농도의 N형 불순물이 주입되는 N+엑티브 영역으로 구성되며, 상기 엑티브 패턴 링(87,89)는 고농도의 P형 불순물이 주입되는 P+엑티브 영역으로 구성되게 된다. 또한 상기 웰 가드링(81)내의 엑티브 영역(83)은 P+엑티브 영역으로 구성되게 된다. 또한 이 경우에는 전원전압(VCC)가 상기 제1파우워 전압이 되고, 접지전압(GND)가 상기 제2파우워 전압이 된다.
이하 본 발명에 따른 블락 가드링 구조의 동작 및 효과를 살펴보겠다.
접지전압(GND)를 기준으로하여 전원전압(VCC)로 포지티브 정전기가 인가될 경우, N_웰로 구성되는 상기 웰 가드링(81)과 P형 기판 사이에 형성되는 NP 웰 접합을 통해 상기 P형 기판으로 홀(Hole) 전류가 유입되게 되며, 상기 홀 전류는 상기 P형 기판의 전위(Electro-potential)을 상승시키게 된다. 이에 따라 접지전압(GND)가 공통 인가되는 상기 N+엑티브 패턴 링(87,89)와 상기 P형 기판 사이의 전압은 순방향 다이오드 턴온 전압이상으로 상승된다.
따라서 상기 N_웰 가드링(81)과 상기 P형 기판 사이의 NP 웰 접합에서는 역방향 방전이 이루어지며, 상기 N+엑티브 패턴 링(87,89)와 상기 P형 기판 사이에는 즉 상기 N+엑티브 패턴 링(87,89)와 상기 P+기판 가드링(79,85) 사이에는 순방향 방전이 이루어지게 된다. 결국 상기 N_웰 가드링(81)과 상기 N+엑티브 패턴 링(87,89) 사이에 기생 NPN 트랜지스터 동작이 발생되어 상기 블락 가드링을 통해 많은 양의 정전기 전류방전이 가능해진다.
또한 상술하였듯이 상기 본 발명에 따른 블락 가드링 구조에서는, 전원전압(VCC)를 공급하기 위해 제2파우워 전압 인가용 패드(500)에 연결되는 파우워 메탈라인(800)은 상기 웰 가드링(81)에 먼저 연결된 다음에 상기 회로블락들(300,400) 내부의 N+엑티브 영역(53,67)에 연결되고, 접지전압(GND)을 공급하기 위해 제1파우워 전압 인가용 패드(600)에 연결되는 파우워 메탈라인(700)은 상기 엑티브 패턴 링(87,89) 및 상기 기판 가드링(79,85)에 먼저 연결된 다음에 상기 회로블락들(300,400)의 P+엑티브 영역(63,77)에 연결되므로, 파우워간 정전기 방전시 상기 회로블락들(300,400)보다 상기 블락 가드링, 즉 웰 가드링(81), 엑티브 패턴 링(87,89) 및 상기 기판 가드링(79,85)에서 먼저 1차적으로 정전기 방전이 이루어지게 되며 이에 따라 상기 회로블락들(300,400) 내부의 트랜지스터들을 보호하는 데 매우 효과적이다.
또한 상기 본 발명에 따른 블락 가드링 구조에서는 상기 웰 가드링(81)의 넓은 면적을 통해 정전기 방전이 이루어지므로 ESD를 위한 별도의 설계룰(Design Rule)을 적용할 필요가 없으며, 파우워 간에 ESD 보호소자의 구성이 불충분하고 패드 리미트로 인하여 패드 주위에 ESD 보호소자를 추가하는 것이 자유롭지 못한 경우에 본 발명에 따른 ESD 보호 역할을 겸하는 블락 가드링 구조가 매우 유용하게 사용될 수 있다.
이상과 같이, 본 발명을 일실시예를 들어 한정적으로 설명하였으나 이에 한정되지 않으며 본 발명의 사상의 범위 내에서 당해 분야의 통상의 지식을 가진 자에 의해 본원 발명에 대한 각종 변형이 가능함은 자명하다.
상술한 바와 같이 본 발명에 따른 블락 가드링 구조는, 정전기 발생시 N_웰 가드링과 N+엑티브 패턴 링 사이에 기생 NPN 트랜지스터 동작이 발생되어 블락 가드링을 통해 많은 양의 정전기 전류방전이 이루어지므로, ESD 보호 역할을 겸할 수 있는 장점이 있다.

Claims (11)

  1. 반도체 기판에 소정의 간격을 두고 형성되어 있는 서로 다른 두 회로블락 사이의 래치업을 방지하기 위한 반도체장치의 블락 가드링 구조에 있어서,
    상기 각 회로블락을 소정간격을 두고 둘러싸는 형태로 형성되고 제1파우워 전압이 인가되는 두 개의 기판 가드링;
    상기 각 기판 가드링을 소정간격을 두고 둘러싸는 형태로 형성되고 제2파우워 전압이 인가되는 하나의 웰 가드링; 및
    상기 기판 가드링 및 상기 웰 가드링 사이에 상기 각 기판 가드링을 둘러싸는 형태로 형성되고 상기 제1파우워 전압이 인가되는 두 개의 엑티브 패턴 링을 구비하는 것을 특징으로 하는 반도체장치의 블락 가드링 구조.
  2. 제1항에 있어서, 상기 제1파우워 전압은 접지전압이고 상기 제2파우워 전압은 전원전압인 것을 특징으로 하는 반도체장치의 블락 가드링 구조.
  3. 제1항에 있어서, 상기 기판 가드링은 P+엑티브 영역인 것을 특징으로 하는 반도체장치의 블락 가드링 구조.
  4. 제1항에 있어서, 상기 웰 가드링은 N-웰 영역인 것을 특징으로 하는 반도체장치의 블락 가드링 구조.
  5. 제1항에 있어서, 상기 엑티브 패턴 링은 N+엑티브 영역인 것을 특징으로 하는 반도체장치의 블락 가드링 구조.
  6. 제1항에 있어서, 상기 제1파우워 전압은 전원전압이고 상기 제2파우워 전압은 접지전압인 것을 특징으로 하는 반도체장치의 블락 가드링 구조.
  7. 제1항에 있어서, 상기 기판 가드링은 N+엑티브 영역인 것을 특징으로 하는 반도체장치의 블락 가드링 구조.
  8. 제1항에 있어서, 상기 웰 가드링은 P-웰 영역인 것을 특징으로 하는 반도체장치의 블락 가드링 구조.
  9. 제1항에 있어서, 상기 엑티브 패턴 링은 P+엑티브 영역인 것을 특징으로 하는 반도체장치의 블락 가드링 구조.
  10. 제1항에 있어서, 상기 제2파우워 전압을 공급하기 위해 제2파우워 전압 인가용 패드에 연결되는 파우워 메탈 라인은 상기 웰 가드링에 먼저 연결되고 다음에 상기 회로블락들에 연결되는 것을 특징으로 하는 반도체장치의 블락 가드 링 구조.
  11. 제1항에 있어서, 상기 제1파우워 전압을 공급하기 위해 제1파우워 전압 인가용 패드에 연결되는 파우워 메탈 라인은 상기 엑티브 패턴 링 및 상기 기판 가드링에 먼저 연결되고 다음에 상기 회로블락들에 연결되는 것을 특징으로 하는 반도체장치의 블락 가드링 구조.
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