KR19990086994A - 클럭 발생 회로 및 클럭 발생 방법 - Google Patents

클럭 발생 회로 및 클럭 발생 방법 Download PDF

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다니구찌 이찌로오, 기타오카 다카시
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Abstract

종래의 경우, 체배 클럭의 체배수를 작게 하면, 그만큼 디지탈 지연 라인(8)의 최대 지연 시간을 길게 하지 않으면 안되어 다수의 지연 소자와 디코더를 설치해야 하는데, 지연 소자와 디코더는 점유 면적이 크기 때문에, 체배 클럭의 체배수를 작게 하면, 회로 규모가 커지고, 나아가서는 칩에 대한 비용 상승을 초래한다고 하는 문제가 있었다.
본 발명에 따르면, 체배 수단(11)과, 위상 동기 수단(12)과, 분주 수단(13)을 구비한 클럭 발생 회로를 제공할 수 있다. 체배 수단(11)은 입력 클럭의 주파수를 체배하여 체배 클럭을 발생한다. 위상 동기 수단(12)은 입력 클럭과 분주 클럭 사이의 위상차를 검출하여, 체배 수단에 의해 생성된 체배 클럭의 위상을 위상차에 대응하는 분량만큼 지연시킴으로써, 위상이 입력 클럭의 위상과 일치하는 위상 동기 클럭을 발생한다. 분주 수단(13)은, 위상 동기 클럭 중 특정한 펄스를 고정 주기마다 검출하여, 그 펄스를 기준으로 위상 동기 클럭을 분주함으로써 분주 클럭을 발생한다. 특히, 분주 수단(13)은, 입력 펄스의 하강 에지 직전의 위상 동기 펄스를 특정한 펄스로서 검출하고, 그것을 기준으로 하여 위상 동기 클럭을 분주한다. 이에 따라, 입력 클럭과 위상 동기 클럭의 위상차를 작게 할 수 있어, 디지탈 지연 라인(8)의 최대 지연 시간을 짧게 할 수 있다.

Description

클럭 발생 회로 및 클럭 발생 방법
본 발명은 입력 클럭과 동일 주기의 분주 클럭 또는 체배 클럭을 발생하는 클럭 발생 회로 및 클럭 발생 방법에 관한 것이다.
도 10은, 예를 들면 신학기보(信學機報) Vol.97, No.106(1997년 6월 발행)의 제 29 페이지 내지 제 36 페이지에 개시된 종래의 클럭 발생 회로의 구성을 나타내는 도면으로서, 도면에 있어서 (1)은 입력 클럭의 주파수를 체배하여 체배 클럭을 발생하는 체배 회로, (2)는 체배 클럭을 지연시키는 디지탈 지연 라인(3)을 이용하여 구성된 링 발진기, (3)은 링 발진기(2)의 디지탈 지연 라인, (4)는 디지탈 지연 라인(3)의 지연 시간을 설정하는 카운터, (5)는 입력 클럭의 위상과 드라이버(9)로부터 출력된 피드백 클럭의 위상을 비교하여, 그 위상차에 따라 카운터(7)의 카운터 값을 갱신하는 위상 비교기, (6)은 체배 회로(1)에 의해 생성된 체배 클럭을 지연시켜 피드백 클럭의 위상을 입력 클럭의 위상과 일치시킴과 동시에, 지연후의 체배 클럭을 PLL 출력으로 하는 위상 동기 회로, (7)은 위상 동기 회로(6)의 카운터, (8)은 카운터(7)의 카운터 값에 대응하는 지연 시간이 설정되어, 체배 회로(1)에 의해 생성된 체배 클럭을 지연시키는 디지탈 지연 라인으로, 디지탈 지연 라인(8)은 복수의 지연 소자와 디코더로 구성된다. (9)는 위상 동기 회로(6)로부터 출력된 PLL 출력을 피드백 클럭으로서 위상 비교기(5)로 출력하는 드라이버, (10)은 위상 동기 회로(6)로부터 출력된 PLL 출력을 각 블럭으로 공급하는 드라이버이다.
다음으로, 동작에 대하여 설명한다.
우선, 클럭 발생 회로(이하,「PLL(Phase locked Loop)」이라고 칭함)는, 입력 클럭에 동기한 동일 주기의 클럭 또는 체배 클럭을 발생하는 회로로서, 최근의 마이크로프로세서는 수십 내지 수백 MHz의 상당히 고속의 클럭으로 동작하기 때문에, PLL의 내장은 필수 요건으로 되어 있다.
종래의 PLL은, 전압 제어 발진기 VCO의 제어 전압을 유지하는 캐패시터의 전압을 차지 펌프(a charge pump)를 이용하여 제어함으로써 발진 주파수를 제어하는 아날로그형 PLL을 이용하고 있었다.
그러나, 아날로그형 PLL은, 저(低)전압의 제어가 곤란함과 동시에, 노이즈에 약하고, 또한 동작이 안정될 때까지 소요되는 시간(록 시간)이 길기 때문에, 일단 입력 클럭이 정지하여 PLL의 발진이 정지되면, 다시 동작할 때까지 장시간이 소요된다고 하는 등의 문제가 있었다.
그래서, 도 10의 종래예에서는, 이러한 과제를 해결하기 위하여, 디지탈 지연 라인을 이용해 PLL을 구성하도록 하고 있다.
구체적으로는, 우선, PLL이 입력 클럭을 수신하면, 체배 회로(1)의 디지탈 지연 라인(3)이 입력 클럭의 주파수를 체배하여, 각 블럭으로 공급하는 체배 클럭을 발생하는데(PLL 출력), 그 체배 클럭의 위상을 입력 클럭의 위상과 일치시킬 필요가 있기 때문에, 위상 비교기(5) 및 위상 동기 회로(6)가 이하에 나타내는 위상 동기 처리를 실시한다.
즉, 위상 비교기(5)는, 체배 회로(1)에 의해 생성된 체배 클럭의 위상과 드라이버(9)로부터 출력된 피드백 클럭(PLL 출력에 상당)의 위상을 비교하여, 그 위상차가 허용 범위내에 있는지의 여부를 판단한다.
그리고, 그 위상차가 허용 범위내에 있으면, 그 체배 클럭의 위상이 입력 클럭의 위상과 일치하고 있는 것으로 판단하고, 위상 동기 회로(6)에 있어서의 카운터(7)의 카운터 값을 유지하지만(위상 동기 회로(6)의 지연 시간을 유지함), 그 위상차가 허용 범위를 벗어나 있는 경우에는, 그 체배 클럭의 위상이 입력 클럭의 위상과 일치하지 않는 것으로 판단하여, 카운터(7)의 카운터 값을 위상차에 따라 갱신함으로써(카운터 값을 증가 또는 감소시킴), 위상 동기 회로(6)의 지연 시간을 조정한다.
이렇게 하여 카운터(7)의 카운터 값이 설정되면, 위상 동기 회로(6)의 디지탈 지연 라인(8)이, 카운터(7)의 카운터 값에 따라 체배 클럭을 지연시키고, 지연후의 체배 클럭을 PLL 출력으로서 드라이버(9, 10)에 출력하는데, 도 11에 도시하는 바와 같이, 디지탈 지연 라인(8)은, 최종적으로는 피드백 클럭의 상승 에지와 입력 클럭의 상승 에지를 일치시키기 때문에, 입력 클럭의 상승 에지에서 보아 1개 이전의 체배 클럭의 상승 에지를 지연시키도록 하고 있다.
따라서, 디지탈 지연 라인(8)의 최대 지연 시간은 체배 클럭의 일(一)주기분의 시간에 상당하며, 링 발진기(2)를 구성하는 체배 회로(1)의 디지탈 지연 라인(3)의 최대 지연 시간은 체배 클럭의 반(半)주기분의 시간에 상당한다.
단, 디지탈 지연 라인(8)의 최대 지연 시간은 체배 클럭의 주기에 의존하는데, 예를 들면 소비 전력을 저감시키기 위하여, 체배수가 "1"인 PLL 출력을 생성하는 경우(입력 클럭의 주기와 PLL 출력의 주기가 동일한 경우), 디지탈 지연 라인(8)의 최대 지연 시간은 PLL 출력의 일주기분의 시간에 상당하며, 디지탈 지연 라인(8)의 지연 소자수는 체배수가 "4"인 경우에 비해 4배로 된다.
종래의 클럭 발생 회로는 이상과 같이 구성되어 있기 때문에, 체배 클럭의 체배수를 작게 하면, 그만큼 디지탈 지연 라인(8)의 최대 지연 시간을 길게 하지 않으면 안되어 다수의 지연 소자와 디코더를 설치해야 하는데, 지연 소자와 디코더는 점유 면적이 크기 때문에, 체배 클럭의 체배수를 작게 할 경우, 회로 규모가 커지게 되고, 나아가서는 칩에 대한 비용 상승을 초래한다고 하는 문제가 있었다.
또한, 체배 클럭의 체배수는 고정적으로 사용되기 때문에, 일단 칩을 생성하면 체배수를 용이하게 변경할 수 없다고 하는 문제도 있었다.
본 발명은 상기한 바와 같은 과제를 해결하기 위하여 이루어진 것으로, 지연 소자 등의 증가를 초래하는 일 없이, 체배수가 작은 PLL 출력을 생성할 수 있는, 바꿔 말하면 출력 클럭의 주파수를 낮출 수 있는 클럭 발생 회로 및 클럭 발생 방법을 얻는 것을 목적으로 한다.
또한, 본 발명의 목적은, 출력 클럭의 주파수를 필요에 따라 변경할 수 있는 클럭 발생 회로 및 클럭 발생 방법을 얻는 것이다.
도 1은 본 발명의 실시예 1에 의한 클럭 발생 회로의 구성을 나타내는 도면,
도 2는 실시예 1의 분주 회로(13)의 상세한 구성을 나타내는 도면,
도 3은 본 발명의 실시예 1에 의한 클럭 발생 방법을 나타내는 흐름도,
도 4는 실시예 1의 체배부(11)의 각종 신호의 타이밍도,
도 5는 실시예 1의 디지탈 지연 라인(26, 27)의 상세한 구성을 나타내는 도면,
도 6은 실시예 1의 지연 소자의 상세한 구성을 나타내는 도면,
도 7은 실시예 1의 지연 소자의 상세한 구성을 나타내는 도면,
도 8은 실시예 1의 지연 소자의 상세한 구성을 나타내는 도면,
도 9는 실시예 1의 전체 동작을 나타내는 타이밍도,
도 10은 종래의 클럭 발생 회로의 구성을 나타내는 도면,
도 11은 각종 신호의 타이밍도.
도면의 주요 부분에 대한 부호의 설명
11 : 체배부(체배 수단)
12 : 위상 동기부(위상 동기 수단)
13 : 분주 회로(분주 수단)
41 : 지연 소자(지연 부가 수단)
42 : 선택기(선택 수단)
본 발명의 제 1 측면에 따르면, 입력 클럭의 주파수를 체배하여 체배 클럭을 발생하는 체배 수단과, 상기 입력 클럭과 분주 클럭 사이의 위상차를 검출하여, 상기 체배 수단에 의해 생성된 체배 클럭의 위상을 상기 위상차에 대응하는 분량만큼 지연시킴으로써, 위상이 상기 입력 클럭의 위상과 일치하는 위상 동기 클럭을 발생하는 위상 동기 수단과, 상기 위상 동기 클럭 중, 특정한 펄스를 고정 주기마다 검출하여 그 펄스를 기준으로 상기 위상 동기 클럭을 분주시킴으로써, 상기 분주 클럭을 발생하는 분주 수단을 구비한 클럭 발생 회로가 제공된다.
여기서, 상기 분주 수단은, 상기 입력 펄스의 고정 주기마다 상기 특정한 펄스를 검출하며, 이 특정한 펄스는 상기 입력 펄스의 하강 에지 직전의 상기 위상 동기 펄스이어도 무방하다.
상기 분주 수단은, 상기 위상 동기 클럭을 분주하는 분주 회로와, 이 위상 동기 클럭에 상기 분주 회로의 지연을 부가하는 지연 부가 수단을 구비하여도 좋다.
상기 분주 수단은, 상기 분주 회로에 의해 생성된 분주 클럭 또는 지연 부가 수단에 의해 지연이 부가된 위상 동기 클럭 중 어느 한쪽을 상기 분주 수단의 출력으로서 선택하는 선택 수단을 갖는 것도 무방하다.
상기 체배 수단은, 체배수 전환 신호에 따라서 상기 체배 클럭의 체배수를 전환하여도 좋다.
상기 체배 수단은, 상기 체배 클럭을 발생하는 링 발진기와, 상기 체배 클럭의 펄스수를 카운트하는 카운터와, 그 펄스수가 체배수와 일치할 경우 상기 링 발진기에 있어서의 체배 클럭의 생성 처리를 정지시키는 정지 회로를 구비하여도 무방하다.
n, m을 1보다 큰 자연수로 하여, 상기 체배 수단은 n 체배 클럭을 발생하고, 상기 분주 수단은 n 체배 클럭을 m 분주하여도 무방하다.
상기 링 발진기는, 게이트 전압이 변화하면 전류가 변화하는 트랜지스터로 구성된 디지탈 지연 라인을 이용하여 지연 시간을 조정하여도 무방하다.
상기 링 발진기는, 백게이트 전압이 변화하면 전류가 변화하는 트랜지스터로 구성된 디지탈 지연 라인을 이용하여 지연 시간을 조정하여도 무방하다.
위상 동기 수단은, 게이트 전압이 변화하면 전류가 변화하는 트랜지스터로 구성된 디지탈 지연 라인을 이용하여 지연 시간을 조정하여도 무방하다.
위상 동기 수단은, 백게이트 전압이 변화하면 전류가 변화하는 트랜지스터로 구성된 디지탈 지연 라인을 이용하여 지연 시간을 조정하여도 무방하다.
본 발명의 제 2 측면에 따르면, (a) 입력 클럭의 주파수를 체배하여 체배 클럭을 발생하는 단계와, (b) 상기 입력 클럭과 분주 클럭 사이의 위상차를 검출하여, 상기 체배 클럭의 위상을 상기 위상차에 대응하는 분량만큼 지연시킴으로써, 위상이 상기 입력 클럭의 위상과 일치하는 위상 동기 클럭을 발생하는 단계와, (c) 상기 위상 동기 클럭 중, 특정한 펄스를 고정 주기마다 검출하여 그 펄스를 기준으로 상기 위상 동기 클럭을 분주함으로써, 상기 분주 클럭을 발생하는 단계를 구비한 클럭 발생 방법이 제공된다.
여기서, 상기 단계(c)는, 상기 입력 펄스의 고정 주기마다 상기 특정한 펄스를 검출하며, 이 특정한 펄스는 상기 입력 펄스의 하강 에지 직전의 상기 위상 동기 펄스이어도 좋다.
상기 단계(a)는, 체배수 전환 신호에 따라 상기 체배 클럭의 체배수를 전환하여도 무방하다.
본 발명의 상기 및 그 밖의 목적, 특징, 국면 및 이익 등은 첨부 도면을 참조로 하여 설명하는 이하의 상세한 실시예로부터 더욱 명백해질 것이다.
발명의 실시예
이하, 본 발명의 실시예를 설명한다.
(실시예 1)
도 1은 본 발명의 실시예 1에 의한 클럭 발생 회로를 나타내는 구성도로서, 도면에 있어서, (11)은 입력 클럭의 주파수를 체배하여 체배 클럭을 발생하는 체배부(체배 수단), (12)는 체배부(11)에 의해 생성된 체배 클럭의 위상을 지연시켜, 피드백 클럭(분주 클럭에 상당한다)의 위상을 입력 클럭의 위상에 일치시키는 위상 동기부(위상 동기 수단), (13)은 위상 동기부(12)로부터 출력된 위상 동기 클럭 중, 입력 클럭이 하강하기 직전의 위상 동기 클럭을 검출하면, 그 검출 시점을 기준으로 하여 위상 동기 클럭을 분주함과 동시에, 분주 클럭 또는 위상 동기 클럭을 피드백 클럭으로서 위상 동기부(12)로 출력하는 분주 회로(분주 수단)이다.
또한, (14)는 세트 리세트·플립플롭(16)으로부터 H 레벨의 DL-ACT가 출력되면, 입력 클럭의 상승 에지에서 보아 3 클럭째에 펄스 C3를 출력하고, 4 클럭째에 펄스 C4를 출력하는 펄스 카운터, (15)는 체배수 전환 신호 X3CNT가 H 레벨인 경우에는 펄스 C3을 선택하여 출력하고, 체배수 전환 신호 X3CNT가 L 레벨인 경우에는 펄스 C4를 선택하여 출력하는 체배수 전환 회로, (16)은 입력 클럭의 상승 에지를 검출하면, DL-ACT의 신호 레벨을 H 레벨로 천이시키는 한편, 체배수 전환 회로(15)로부터 펄스 C3 또는 펄스 C4가 출력되면, DL-ACT의 신호 레벨을 L 레벨로 천이시키는 세트 리세트·플립플롭, (17)은 입력 클럭의 상승 에지를 검출하면, DL-START의 신호 레벨을 H 레벨로 천이시키는 한편, L 레벨의 DL-OUT가 출력되면, DL-START의 신호 레벨을 L 레벨로 천이시키는 세트 리세트·플립플롭, (18)은 세트 리세트·플립플롭(16)으로부터 출력된 DL-ACT를 입력 클럭의 상승 에지에 동기시키는 D-플립플롭, (19)는 D-플립플롭(18)으로부터 출력된 DL-ACT 또는 외부 리세트를 입력하면, PLL-Reset를 출력하는 OR 게이트이다.
또한, (20)은 입력 클럭을 2분주하여 2분주 클럭을 발생하는 2분주 회로, (21)은 2분주 회로(20)에 의해 생성된 2분주 클럭의 위상과 디지탈 지연 라인(27)으로부터 출력된 DL-OUT의 위상을 비교하여, 그 위상차가 허용 범위를 벗어난 경우에는, 업(up) 신호 또는 다운(down) 신호를 출력하는 위상 비교기, (22)는 OR 게이트(19)로부터 PLL-Reset가 출력되면 카운터 값을 영(zero)으로 리세트하고, 위상 비교기(21)로부터 업 신호 또는 다운 신호가 출력되면, 카운터 값을 증가 또는 감소시키는 카운터, (23)은 카운터(22)에 있어서의 카운터 값의 상위 7 비트를 디코드하여, 96 비트의 제어 신호를 출력하는 디코더, (24)는 카운터(22)에 있어서의 카운터 값의 하위 3 비트를 디코드하여, 8 비트의 제어 신호를 출력하는 디코더이다.
또한, (25)는 AND 게이트(30)로부터 출력된 체배 클럭을 지연시키는 고정된 지연 소자, (26)은 디코더(24)로부터 출력된 제어 신호에 따라서 체배 클럭을 미세하게 지연(a fine delay)시키는 디지탈 지연 라인, (27)은 디코더(23)로부터 출력된 제어 신호에 따라서 체배 클럭을 조악하게 지연(a coarse delay)시키는 디지탈 지연 라인, (29)는 DL-START가 H 레벨로 되면, 디지탈 지연 라인(27)으로부터 출력된 DL-OUT를 강제적으로 H 레벨로 천이시키는 OR 게이트, (30)은 DL-ACT가 L 레벨로 되면, 링 발진기를 폐쇄하기 위하여 DL-OUT를 강제적으로 L 레벨로 천이시키는 AND 게이트, (31)은 위상 비교기(21)가 위상의 일치를 검출하면 록 검출 신호를 출력하고, OR 게이트(19)로부터 PLL-Reset가 출력되면 록 검출 신호의 출력을 중지시키는 록 검출기이다.
또, 지연 소자(25), 디지탈 지연 라인(26, 27), OR 게이트(29) 및 AND 게이트(30)로 링 발진기가 구성되어 있다.
(32)는 입력 클럭의 위상과 드라이버(43)로부터 출력된 피드백 클럭의 위상을 비교하여, 그 위상차가 허용 범위를 벗어나 있는 경우, 업 신호 또는 다운 신호를 출력하는 위상 비교기, (33)은 위상 비교기(32)로부터 업 신호 또는 다운 신호가 출력되면, 카운터 값을 증가 또는 감소시키는 카운터, (34)는 카운터(33)에 있어서의 카운터 값의 상위 5 비트를 디코드하여, 32 비트의 제어 신호를 출력하는 디코더, (35)는 카운터(33)에 있어서의 카운터 값의 하위 3 비트를 디코드하여, 8 비트의 제어 신호를 출력하는 디코더, (36)은 디코더(35)로부터 출력된 제어 신호에 따라서 체배 클럭을 미세하게 지연시키는 디지탈 지연 라인, (37)은 디코더(34)로부터 출력된 제어 신호에 따라서 체배 클럭을 조악하게 지연시키는 디지탈 지연 라인이다.
또한, (39)는 위상 동기부(12)로부터 출력된 위상 동기 클럭 중, 한 개 걸러씩의 입력 클럭이 하강하기 직전의 위상 동기 클럭을 검출하며, 그 위상 동기 클럭을 검출하면, X1RST를 출력하는 쉬프트 레지스터, (40)은 쉬프트 레지스터(39)로부터 X1RST가 출력되면, 그 시점을 기준으로 하여 위상 동기 클럭을 4분주하는 4분주 회로, (41)은 위상 동기부(12)로부터 출력된 위상 동기 클럭에 4분주 회로(40)의 지연을 부가하는 고정된 지연 소자(지연 부가 수단), (42)는, 체배수 전환 신호 X1CNT가 H 레벨인 경우에는, 4분주 회로(40)로부터 출력된 4분주 클럭을 PLL 출력으로 선택하고, 체배수 전환 신호 X1CNT가 L 레벨인 경우에는, 지연 소자(41)로부터 출력된 위상 동기 클럭을 PLL 출력으로 선택하는 선택기(선택 수단), (43)은 선택기(42)로부터 출력된 PLL 출력을 피드백 클럭으로서 위상 비교기(32)로 출력하는 드라이버, (44)는 선택기(42)로부터 출력된 PLL 출력을 각 블럭으로 공급하는 드라이버이다.
또, 도 3은 본 발명의 실시예 1에 의한 클럭 발생 방법을 나타내는 흐름도이다.
다음으로, 동작에 대하여 설명한다.
우선, 체배부(11)의 펄스 카운터(14)는, 세트 리세트·플립플롭(16)으로부터 H 레벨의 DL-ACT가 출력되면, 도 4에 도시하는 바와 같이 DL-OUT 신호의, 입력 클럭의 상승 에지에서 보아 3 클럭째에 펄스 C3를 출력하고, 4 클럭째에 펄스 C4를 출력한다(단계 ST1).
그리고, 체배수 전환 회로(15)는, 체배수 전환 신호 X3CNT가 H 레벨인 경우에는, 입력 클럭의 주파수를 3으로 체배하기 때문에, 펄스 C4를 수신하더라도 출력하지 않고, 펄스 C3를 선택하여 출력한다. 한편, 체배수 전환 신호 X3CNT가 L 레벨인 경우에는, 입력 클럭의 주파수를 4로 체배하기 때문에, 펄스 C3를 수신하더라도 출력하지 않고, 펄스 C4를 선택하여 출력한다.
그리고, 세트 리세트·플립플롭(16)은, 입력 클럭의 상승 에지를 검출하면, 체배 클럭의 발진이 개시되기 때문에, DL-ACT의 신호 레벨을 H 레벨로 천이하는 한편, 체배수 전환 회로(15)로부터 펄스 C3 또는 펄스 C4가 출력되면, 설정된 체배수가 확보되었기 때문에, DL-ACT의 신호 레벨을 L 레벨로 천이한다.
이에 따라, AND 게이트(30)는, DL-ACT가 L 레벨로 되면, 링 발진기를 폐쇄하기 때문에, 도 4에 도시하는 바와 같이 DL-OUT(체배 클럭)을 강제적으로 L 레벨로 천이한다(단계 ST2).
또, 세트 리세트·플립플롭(17)은, 체배 클럭이 필요 이상으로 지연된 경우에는 DL-OUT을 강제적으로 H 레벨로 천이한다.
한편, 2분주 회로(20)가 입력 클럭을 2분주하여 2분주 클럭을 발생하면, AND 게이트(30)로부터 출력되는 체배 클럭의 위상을 2분주 클럭의 위상과 일치시키기 위하여, 위상 비교기(21)는 2분주 클럭의 위상과 체배 클럭의 위상을 비교한 다음, 그 위상차가 허용 범위내에 있는지의 여부를 판단한다(단계 ST3).
그리고, 위상 비교기(21)는, 그 위상차가 허용 범위내에 있을 경우, 그 체배 클럭의 위상이 2분주 클럭의 위상과 일치하고 있는 것으로 판단하여, 록 검출 신호를 록 검출기(31)로 출력함과 동시에, 카운터(22)의 카운터 값을 유지한다(링 발진기의 지연 시간을 유지함).
또, 록 검출 신호가 출력되더라도, 온도나 그 밖의 영향으로 인하여 위상차가 발생한 경우에는, 후술하는 위상차가 허용 범위를 벗어난 경우와 마찬가지로 하여, 위상차를 해소시키는 처리를 실시한다. 단, 록 검출 신호가 출력되면, OR 게이트(19)로부터 PLL-Reset가 출력되지 않은 한, 출력이 정지되는 일은 없다.
한편, 그 위상차가 허용 범위를 벗어난 경우에는, 그 체배 클럭의 위상이 2분주 클럭의 위상과 일치하지 않는 것으로 판단하여, 업 신호 또는 다운 신호를 카운터(22)로 출력하고 카운터 값을 갱신한다(단계 ST4).
이에 따라, 위상 비교기(21)로부터 업 신호가 출력되었을 때에는, 카운터(22)의 카운터 값이 1만큼 증가하고, 다운 신호가 출력되었을 때에는, 카운터(22)의 카운터 값이 1만큼 감소된다.
그리고, 디코더(23)는, 그 체배 클럭의 위상을 대략 2분주 클럭의 위상에 근접시키기 위해서, 카운터(22)에 있어서의 카운터 값의 상위 7 비트를 디코드하여 96 비트의 제어 신호를 출력한다.
한편, 디코더(24)는, 그 위상차를 가능한 한 영(zero)에 접근시키기 위해서, 카운터(22)에 있어서의 카운터 값의 하위 3 비트를 디코드하여, 8 비트의 제어 신호를 출력한다.
이렇게 하여, 디코더(24)로부터 8 비트의 제어 신호가 출력되면, 디지탈 지연 라인(26)은, 디코더(24)로부터 출력된 8 비트의 제어 신호에 따라서 체배 클럭을 미세하게 지연시킨다(단계 ST5). 도 5에 도시하는 바와 같이 디지탈 지연 라인(26)은, 지연 시간이 약간 다른 지연 소자가 8개 병렬로 접속되어 있어, 지연 시간을 미세하게 조정하는 것이 가능하다.
한편, 디코더(23)로부터 96 비트의 제어 신호가 출력되면, 디지탈 지연 라인(27)은 디코더(23)로부터 출력된 96 비트의 제어 신호에 따라서 체배 클럭을 조악하게 지연시킨다(단계 ST5). 도 5에 도시하는 바와 같이, 디지탈 지연 라인(27)은, 지연 시간 ΔD의 지연 소자가 96개 직렬 접속되어 있고, 카운터 값에 의해 선택된 지연 소자로부터 체배 클럭이 디지탈 지연 라인(27)으로 입력된다. 따라서, 입력 위치를 변화시킴으로써, 디지탈 지연 라인(27)의 지연 시간을 96 단계로 조정하는 것이 가능하다.
또, 카운터(22)의 초기값은 "1"(최소 지연 시간)로 설정되며, 카운터 값은 입력 클럭의 2분주마다 "1"씩 가산된다. 이에 따라, 도 4에 도시하는 바와 같이 디지탈 지연 라인(26, 27)에 의한 지연 시간이 최소 지연 시간부터 서서히 커져서, 입력 클럭의 상승 에지와 체배 클럭의 상승 에지의 위상이 있었던 곳에서 카운터 값이 고정된다.
또한, 링 발진기의 최대 지연 시간은, 체배 클럭의 반주기분이기 때문에, 체배수를 크게 하고, 체배 클럭의 주기를 짧게 하면, 지연 소자수를 억제하는 것이 가능하다.
그리고, 위상 동기부(12)는 록 검출기(31)로부터 록 검출 신호가 출력되었을 때 동작을 개시하는데, 드라이버(43)로부터 출력되는 피드백 클럭의 위상을 입력 클럭의 위상과 일치시키기 위하여, 우선, 위상 비교기(32)는, 입력 클럭과 피드백 클럭의 위상을 비교하여 그 위상차가 허용 범위내에 있는지의 여부를 판단한다(단계 ST6).
그리고, 위상 비교기(32)는, 그 위상차가 허용 범위내에 있을 경우, 그 피드백 클럭의 위상이 입력 클럭의 위상과 일치하고 있는 것으로 판단하여, 카운터(33)의 카운터 값을 유지한다(디지탈 지연 라인(36, 37)의 지연 시간을 유지함).
한편, 그 위상차가 허용 범위를 벗어나 있는 경우에는, 그 피드백 클럭의 위상이 입력 클럭의 위상과 일치하지 않는 것으로 판단하여, 업 신호 또는 다운 신호를 카운터(33)로 출력하고, 카운터 값을 갱신한다(단계 ST7).
이에 따라, 위상 비교기(32)로부터 업 신호가 출력되었을 때에는, 카운터(33)의 카운터 값이 1만큼 증가하고, 다운 신호가 출력되었을 때에는, 카운터(33)의 카운터 값이 1만큼 감소한다.
단, 카운터(33)의 초기값으로는, 록 검출 신호가 출력된 시점의 카운터(22)의 카운터 값에 근거하여 소정의 연산을 실시한 결과를 채택한다.
그리고, 디코더(34)는 그 피드백 클럭의 위상을 입력 클럭의 위상에 대략 근접시키기 위해서, 카운터(33)에 있어서의 카운터 값의 상위 5 비트를 디코드하여 32 비트의 제어 신호를 출력한다.
한편, 디코더(35)는, 그 위상차를 가능한 한 영(zero)에 근접시키기 위해서, 카운터(33)에 있어서의 카운터 값의 하위 3 비트를 디코드하여 8 비트의 제어 신호를 출력한다.
이렇게 하여, 디코더(35)로부터 8 비트의 제어 신호가 출력되면, 디지탈 지연 라인(36)은, 디코더(35)로부터 출력된 8 비트의 제어 신호에 따라서 체배 클럭을 미세하게 지연시킨다(단계 ST8). 디지탈 지연 라인(36)의 구성은 디지탈 지연 라인(26)과 마찬가지이므로, 설명을 생략한다.
한편, 디코더(34)로부터 32 비트의 제어 신호가 출력되면, 디지탈 지연 라인(37)은, 디코더(34)로부터 출력된 32 비트의 제어 신호에 따라서 체배 클럭을 조악하게 지연시킨다(단계 ST8). 디지탈 지연 라인(37)의 구성은 디지탈 지연 라인(27)과 마찬가지이므로 설명을 생략하겠지만, 지연 소자의 단수는 다르게 되어 있다.
또한, 체배부(11)에 있어서의 링 발진기의 최대 지연 시간은, 상술한 바와 같이, 체배 클럭의 반주기분이지만, 디지탈 지연 라인(36, 37)의 최대 지연 시간은 체배 클럭의 일주기분에 해당하는 시간을 필요로 하기 때문에, 링 발진기의 디지탈 지연 라인(26, 27)을 구성하는 지연 소자와 동일한 지연 소자를 이용하여 디지탈 지연 라인(36, 37)을 구성할 경우, 체배부(11)의 2배의 지연 소자가 필요하게 된다.
그래서, 디지탈 지연 라인(36, 37)의 지연 소자의 지연 시간이 디지탈 지연 라인(26, 27)의 지연 소자의 지연 시간보다 커지도록 조정하게 되어 있다.
지연 시간을 크게 하는 방법으로는, 도 8에 도시하는 바와 같이 트랜지스터의 게이트 길이를 길게 하거나, 게이트폭을 짧게 하는 방법 이외에, 도 6에 도시하는 바와 같이 N 채널 CMOS 트랜지스터를 이용하는 경우, 원 안의 N 채널 CMOS 게이트 전압을 조절하여 전류를 변화시킴으로써 지연 시간을 제어한다.
또한, 도 7에 도시하는 바와 같이 N 채널 CMOS 트랜지스터를 이용하는 경우, 원 안의 N 채널 CMOS의 백 게이트 전압을 조절하여 전류를 변화시킴으로써, 지연 시간을 제어한다.
그리고, 분주 회로(13)는, 위상 동기부(12)로부터 출력된 위상 동기 클럭을 분주함과 동시에 PLL 출력의 위상을 입력 클럭의 위상에 일치시키는데, 이를 위해 우선 쉬프트 레지스터(39)는, 도 9의 (b), (d), (e)에 도시하는 바와 같이 위상 동기부(12)로부터 출력된 위상 동기 클럭 중, 한 개 걸러씩의 입력 클럭이 하강하기 직전의 위상 동기 클럭의 상승 에지에서 X1RST의 반전 신호의 레벨을 H 레벨로 하기 위하여(단계 ST9), 위상 동기 클럭의 상승 에지를 검출하면, 도 2에 도시하는 바와 같이 2분주 클럭을 점차 다음단의 플립플롭에 출력하는 플립플롭군에 입력한다.
그리고, 4분주 회로(40)는, 쉬프트 레지스터(39)로부터 X1RST의 반전 신호가 출력되면, 도 9의 (e), (f)에 도시하는 바와 같이, X1RST의 반전 신호의 상승 에지를 기준으로 위상 동기 클럭을 4분주하여 분주 클럭을 발생한다(단계 ST10).
그리고, 선택기(42)는, 체배수 전환 신호 X1CNT가 H 레벨이고, 4분주를 나타내는 경우에는, 4분주 회로(40)로부터 출력된 분주 클럭을 PLL 출력으로서 선택하고, 체배수 전환 신호 X1CNT가 L 레벨인 경우에는, 지연 소자(41)로부터 출력된 위상 동기 클럭(지연 소자(41)는 위상 동기 클럭과 분주 클럭의 위상을 맞추기 위해, 위상 동기 클럭에 4분주 회로(40)의 지연을 부가함)을 PLL 출력으로서 선택한다(단계 ST11).
그리고, 선택기(42)로부터 출력된 PLL 출력은, 드라이버(44)를 거쳐 각 블럭에 공급되는 한편, 피드백 클럭으로서 위상 비교기(32)로 출력된다.
이상에서 명백한 바와 같이, 본 실시예 1에 따르면, 위상 동기부(12)로부터 출력된 위상 동기 클럭중, 한 개 걸러씩의 입력 클럭이 하강하기 직전의 위상 동기 클럭을 검출하면, 그 검출 시점을 기준으로 하여 위상 동기 클럭을 분주하도록 구성하였기 때문에, 피드백 클럭(분주 클럭)과 입력 클럭의 위상차가 체배 클럭의 일주기를 초과하지 않는 정도로 되어, 그 결과 지연 소자 등의 증가를 초래하는 일 없이, 체배수가 작은 PLL 출력을 생성(즉, 출력 클럭의 주파수를 낮춤)하는 것이 가능하다고 하는 효과가 있다.
(실시예 2)
상기 실시예 1에서는, 입력 클럭과 동일한 주기의 PLL 출력을 생성하기 위하여 위상 동기 클럭을 4분주하는 것에 대해 나타내었지만, 이것에 한정되는 것이 아니라, 예를 들면 마찬가지 방법으로 체배수 n의 클럭을 발생하여, m으로 분주하도록 하면, n/m 체배의 PLL 출력을 얻을 수 있다.
또, 4분주 회로(40)를 m 분주 회로로 치환하면, 위상 동기부(12)의 디지탈 지연 라인(36, 37)의 길이는 PLL 출력의 주기의 1/m로 수렴된다.
이상과 같이, 본 발명에 따르면, 위상 동기 수단에 의해 위상이 지연된 체배 클럭 중, 특정한 체배 클럭을 검출하면, 그 검출 시점을 기준으로 하여 체배 클럭을 분주하도록 구성하였기 때문에, 분주 클럭과 입력 클럭의 위상차가 체배 클럭의 일주기를 초과하지 않게 되어, 그 결과 지연 소자 등의 증가를 초래하는 일 없이, 체배수가 작은 PLL 출력을 생성하는 것이 가능하다고 하는 효과가 있다.
본 발명에 따르면, 위상 동기 수단에 의해 위상이 지연된 체배 클럭 중, 특정한 체배 클럭을 검출하면, 그 검출 시점을 기준으로 하여 체배 클럭을 분주함과 동시에, 위상 동기 수단에 의해 위상이 지연된 체배 클럭에 분주 수단의 지연을 부가하도록 구성하였기 때문에, 지연 소자 등의 증가를 초래하는 일 없이, 체배수가 작은 PLL 출력을 생성하는 것이 가능함과 동시에, 체배 클럭을 PLL 출력으로서 출력하는 것이 가능하다고 하는 효과가 있다.
본 발명에 따르면, 분주 수단에 의해 생성된 분주 클럭 또는 지연 부가 수단에 의해 지연이 부가된 체배 클럭 중 어느 한쪽을 PLL 출력으로서 선택하도록 구성하였기 때문에, 필요에 따라서 PLL 출력의 체배수를 변경하는 것이 가능하다고 하는 효과가 있다.
본 발명에 따르면, 체배수 전환 신호에 따라서 체배수를 전환하도록 구성하였기 때문에, 필요에 따라 PLL 출력의 체배수를 변경하는 것이 가능하다고 하는 효과가 있다.
본 발명에 따르면, 체배 클럭의 펄스수를 카운트하여 그 펄스수가 체배수와 일치하면, 링 발진기에 있어서의 체배 클럭의 생성 처리를 정지하도록 구성하였기 때문에, 입력 클럭으로부터 체배 클럭을 발생하는 것이 가능하다고 하는 효과가 있다.
본 발명에 따르면, n 체배 클럭을 발생하여, n 체배 클럭을 m 분주하도록 구성하였기 때문에, n/m 체배의 PLL 출력을 얻는 것이 가능하다고 하는 효과가 있다.
본 발명에 따르면, 게이트 전압이 변화하면 전류가 변화하는 트랜지스터로 구성된 디지탈 지연 라인을 이용하여 지연 시간을 조정하도록 구성하였기 때문에, 링 발진기의 지연 시간을 용이하게 조정하는 것이 가능하다고 하는 효과가 있다.
본 발명에 따르면, 백게이트 전압이 변화하면 전류가 변화하는 트랜지스터로 구성된 디지탈 지연 라인을 이용하여 지연 시간을 조정하도록 구성하였기 때문에, 링 발진기의 지연 시간을 용이하게 조정하는 것이 가능하다고 하는 효과가 있다.
본 발명에 따르면, 게이트 전압이 변화하면 전류가 변화하는 트랜지스터로 구성된 디지탈 지연 라인을 이용하여 지연 시간을 조정하도록 구성하였기 때문에, 위상 동기 수단의 지연 시간을 용이하게 조정하는 것이 가능하다고 하는 효과가 있다.
본 발명에 따르면, 백게이트 전압이 변화하면 전류가 변화하는 트랜지스터로 구성된 디지탈 지연 라인을 이용하여 지연 시간을 조정하도록 구성하였기 때문에, 위상 동기 수단의 지연 시간을 용이하게 조정하는 것이 가능하다고 하는 효과가 있다.
본 발명에 따르면, 위상을 지연시킨 체배 클럭 중, 특정한 체배 클럭을 검출하면, 그 검출 시점을 기준으로 하여 체배 클럭을 분주하도록 구성하였기 때문에, 분주 클럭과 입력 클럭의 위상차가 체배 클럭의 일주기를 초과하지 않게 되어, 그 결과, 지연 소자 등의 증가를 초래하는 일 없이, 체배수가 작은 PLL 출력을 생성하는 것이 가능하다고 하는 효과가 있다.
본 발명에 따르면, 위상을 지연시킨 체배 클럭 중, 특정한 체배 클럭을 검출하면, 그 검출 시점을 기준으로 하여 체배 클럭을 분주함과 동시에, 그 위상을 지연시킨 체배 클럭에 분주 처리의 지연을 부가하도록 구성하였기 때문에, 지연 소자 등의 증가를 초래하는 일 없이, 체배수가 작은 PLL 출력을 생성할 수 있음과 동시에, 체배 클럭을 PLL 출력으로서 출력하는 것이 가능하다고 하는 효과가 있다.
본 발명에 따르면, 체배수 전환 신호에 따라서 체배수를 전환하도록 구성하였기 때문에, 필요에 따라 PLL 출력의 체배수를 변경하는 것이 가능하다고 하는 효과가 있다.
이상 본 발명자에 의해서 이루어진 발명을 상기 실시예에 따라 구체적으로 설명하였지만, 본 발명은 상기 실시예에 한정되는 것이 아니고, 그 요지를 이탈하지 않는 범위에서 여러 가지로 변경 가능한 것은 물론이다.

Claims (2)

  1. 입력 클럭의 주파수를 체배하여, 체배 클럭을 발생하는 체배 수단과,
    상기 입력 클럭과 분주 클럭과의 사이의 위상차를 검출하여, 상기 체배 수단에 의해 생성된 체배 클럭의 위상을 상기 위상차에 대응하는 분량만큼 지연시킴으로써, 위상이 상기 입력 클럭의 위상과 일치하는 위상 동기 클럭을 발생하는 위상 동기 수단과,
    상기 위상 동기 클럭 중, 특정한 펄스를 고정 주기마다 검출하여, 그 펄스를 기준으로 상기 위상 동기 클럭을 분주함으로써 상기 분주 클럭을 발생하는 분주 수단을 포함하는 클럭 발생 회로.
  2. (a) 입력 클럭의 주파수를 체배하여, 체배 클럭을 발생하는 단계와,
    (b) 상기 입력 클럭과 분주 클럭 사이의 위상차를 검출하여, 상기 체배 클럭의 위상을 상기 위상차에 대응하는 분량만큼 지연시킴으로써, 위상이 상기 입력 클럭의 위상과 일치하는 위상 동기 클럭을 발생하는 단계와,
    (c) 상기 위상 동기 클럭 중, 특정한 펄스를 고정 주기마다 검출하여, 그 펄스를 기준으로 상기 위상 동기 클럭을 분주함으로써, 상기 분주 클럭을 발생하는 단계를 포함하는 클럭 발생 방법.
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