KR19990086844A - 반도체 장치의 콘택 형성 방법 - Google Patents

Abstract

본 발명은 콘택홀 내의 씸(seam)을 제거하는 반도체 장치의 콘택 형성 방법에 관한 것으로, 하부 금속 배선 상에 층간절연막이 형성된다. 층간절연막의 일부가 식각 되어 콘택홀이 형성된 후, 콘택홀을 포함하여 층간절연막 상에 배리어막이 형성된다. 배리어막 상에 제 1 텅스텐막이 형성된다. 콘택홀 양측 및 콘택홀 입구의 배리어막의 상부 표면이 노출될 때까지 제 1 텅스텐막이 식각 된다. 콘택홀이 완전히 채워질 때까지 배리어막 및 제 1 텅스텐막 상에 제 2 텅스텐막이 형성된다. 콘택홀 양측의 배리어막의 상부 표면이 노출될 때까지 제 2 텅스텐막이 식각 되어 콘택 플러그가 형성된다. 콘택 플러그를 포함하여 배리어막 상에 알루미늄막이 형성된다. 이와 같은 반도체 장치의 제조 방법에 의해서, 텅스텐막 증착 및 에치 백 공정을 여러 번 수행함으로써, 배리어막의 오버행으로 인한 콘택홀 내의 씸을 제거할 수 있고, 텡스텐막과 후속 알루미늄 배선이 안정적으로 연결되도록 할 수 있으며, 소자의 신뢰도를 향상시킬 수 있다.

Description

반도체 장치의 콘택 형성 방법(A METHOD FOR FORMING CONTACT OF SEMICONDUCTOR DEVICE)

본 발명은 반도체 장치의 제조 방법에 관한 것으로, 좀 더 구체적으로는 반도체 장치의 콘택 형성 방법에 관한 것이다.

반도체 소자가 고집적화 됨에 따라, 콘택홀(contact hole)의 선폭(critical dimension)이 점점 감소되고 있는 반면, 그 깊이는 오히려 증가 추세에 있기 때문에 콘택홀의 종횡비(aspect ratio)가 증가하게 되었다. 또한, 후속 금속 배선과의 오버랩(overlap) 조건을 만족시키기 위해서 콘택홀의 상부 선폭이 제한을 받게 됨에 따라, 콘택홀의 상부 선폭과 하부 선폭이 거의 동일한 값을 갖는 급격한 수직 프로파일(vertical profile)이 요구되고 있다. 상기 급격한 수직 프로파일 및 높은 종횡비를 갖는 콘택홀을 충전하기 위해서 CVD-W(chemical vapor deposition-tungsten)의 사용이 필수적이다.

도 1a 내지 도 1c는 종래의 반도체 장치의 콘택 형성 방법의 공정들을 순차적으로 보여주는 흐름도이다.

도 1a를 참조하면, 종래의 반도체 장치의 콘택 형성 방법은 먼저, 하부 도전층(1) 예를 들어, 반도체 기판 내지 하부 금속 배선 상에 층간절연막(2)이 증착 된다. 상기 하부 도전층(1)의 상부 표면의 일부가 노출될 때까지 상기 층간절연막(2)이 식각 되어 콘택홀(3)이 형성된다. 상기 콘택홀(3)의 내벽 즉, 콘택홀 하부 및 양측벽에 확산 배리어막(diffusion barrier layer)(4)이 증착 된다. 상기 확산 배리어막(4)은 예를 들어, Ti/TiN막으로서, 일반적으로 스퍼터링(sputtering) 방법으로 증착 된다. 이 경우, 콘택홀(3)의 입구 영역에서 확산 배리어막(4)이 두껍게 증착 되는 이른바 오버행(overhang) 현상이 발생된다.(참조 번호 7a)

상기 오버행(참조 번호 7a)으로 인해 텅스텐막(6) 증착시, 콘택홀(3)의 내부에 텅스텐막(6)이 존재하지 않는 씸(seam)(7b)이 형성된다.

상기 콘택홀(3) 양측의 텅스텐막(6)이 에치 백 공정으로 제거된 후(도 1b), 상부 금속 배선인 알루미늄막(8)이 증착 된다. 상기 알루미늄막(8)은 스퍼터링 방법으로 증착 된다.(도 1c)

이때, 상기 씸(7b)은 상기 에치 백 공정에 의해 더욱 심화될 수 있고,(참조 번호 10) 이로 인해 상기 텅스텐막(6)과 알루미늄막(8)의 접촉이 불량해질 우려가 있으며, 스트레스(stress)가 유발되어 신뢰성 측면에서 문제가 된다. 지금까지는 콘택홀(3) 형성을 위한 건식 식각 전에 약간의 습식 식각을 수행함으로써 오버행을 줄일 수 있었으나, 디자인 룰(design rule)이 작아짐에 따라 습식 식각을 적용하는 것이 불가능하게 되었다. 또한, 콘택홀(3)의 종횡비가 커짐에 따라 필요한 확산 배리어막(4)의 두께가 증가하는 추세에 있기 때문에 콘택홀의 입구에 존재하는 확산 배리어막(4)의 오버행 문제는 더욱더 심각해지고 있다.

본 발명은 상술한 제반 문제점을 해결하기 위해 제안된 것으로서, 확산 배리어막의 오버행에 의해 발생된 씸을 제거할 수 있고, 따라서 후속 금속 배선과 안정적인 콘택을 형성할 수 있는 반도체 장치의 콘택 형성 방법을 제공함에 그 목적이 있다.

도 1a 내지 도 1c는 종래의 반도체 장치의 콘택 형성 방법의 공정들을 순차적으로 보여주는 흐름도;

도 2a 내지 도 2e는 본 발명의 실시예에 따른 반도체 장치의 콘택 형성 방법의 공정들을 순차적으로 보여주는 흐름도.

* 도면의 주요 부분에 대한 부호의 설명

1, 100 : 하부 도전층 2, 102 : 층간절연막

3, 103 : 콘택홀 4, 104 : 확산 배리어막

6, 106, 108 : 텅스텐막 7b, 10 : 씸

8, 110 : 알루미늄막 108a : 콘택 플러그

(구성)

상술한 목적을 달성하기 위한 본 발명에 의하면, 반도체 장치의 콘택 형성 방법은, 제 1 도전층 상에 층간절연막을 형성하는 단계; 상기 층간절연막의 일부를 식각 하여 콘택홀을 형성하는 단계; 상기 콘택홀을 포함하여 층간절연막 상에 배리어막을 형성하는 단계; 상기 배리어막 상에 제 2 도전층을 형성하는 단계; 상기 콘택홀 양측 및 콘택홀 입구의 배리어막의 상부 표면이 노출될 때까지 상기 제 2 도전층을 식각 하는 단계; 상기 콘택홀이 완전히 채워질 때까지 배리어막 및 제 2 도전층 상에 제 3 도전층을 형성하는 단계; 상기 콘택홀 양측의 배리어막의 상부 표면이 노출될 때까지 상기 제 3 도전층을 식각 하여 콘택 플러그를 형성하는 단계; 및 상기 콘택 플러그를 포함하여 상기 배리어막 상에 제 4 도전층을 형성하는 단계를 포함한다.

(작용)

도 2e를 참조하면, 본 발명의 실시예에 따른 신규한 반도체 장치의 콘택 형성 방법은, 콘택홀을 포함하여 층간절연막 상에 배리어막 및 제 1 텅스텐막이 차례로 증착 된다. 이때, 제 1 텅스텐막이 콘택홀의 입구가 막히지 않는 두께로 증착 된다. 콘택홀 양측 및 콘택홀 입구의 배리어막의 상부 표면이 노출될 때까지 제 1 텅스텐막이 식각 된다. 콘택홀이 완전히 채워질 때까지 제 2 텅스텐막이 증착된 후, 콘택홀 양측의 배리어막의 상부 표면이 노출될 때까지 제 2 텅스텐막이 식각 되어 콘택 플러그가 형성된다. 이와 같은 반도체 장치의 제조 방법에 의해서, 텅스텐막 증착 및 에치 백 공정을 여러 번 수행함으로써, 배리어막의 오버행으로 인한 콘택홀 내의 씸을 제거할 수 있고, 텡스텐막과 후속 알루미늄 배선이 안정적으로 연결되도록 할 수 있으며, 소자의 신뢰도를 향상시킬 수 있다.

(실시예)

이하, 도 2를 참조하여 본 발명의 실시예를 상세히 설명한다.

도 2a 내지 도 2e는 본 발명의 실시예에 따른 반도체 장치의 콘택 형성 방법의 공정들을 순차적으로 보여주는 흐름도이다.

도 2a를 참조하면, 본 발명의 실시예에 따른 반도체 장치의 콘택 형성 방법은 먼저, 하부 도전층(100) 예를 들어, 반도체 기판 내지 하부 금속 배선 상에 층간절연막(102)이 증착 된다. 상기 하부 도전층(100)의 상부 표면의 일부가 노출될 때까지 상기 층간절연막(102)이 식각 되어 콘택홀(103)이 형성된다.

상기 콘택홀(103)의 내벽 즉, 콘택홀(103)의 하부 및 양측벽에 확산 배리어막(104)이 증착 된다. 상기 확산 배리어막(104)은 예를 들어, Ti/TiN막으로서, 일반적으로 스퍼터링 방법으로 증착 된다. 이 경우, 콘택홀(103)의 입구 영역에서 확산 배리어막(104)이 두껍게 증착 되는 이른바 오버행 현상이 발생된다.

상기 확산 배리어막(104) 상에 제 1 텅스텐막(106)이 콘택홀(103)의 입구가 막히지 않는 두께로 얇게 증착 된다. 상기 제 1 텅스텐막(106)은 CVD 방법으로 증착 되고, 상기 확산 배리어막(104)의 오버행에 해당하는 두께 이상으로 증착 된다.

도 2b에 있어서, 상기 제 1 텅스텐막(106)이 플루오린(fluorine) 등의 식각 가스를 사용하여 콘택홀(103) 양측의 확산 배리어막(104)의 상부 표면이 노출될 때까지 에치 백 공정 등으로 식각 된다. 상기 에치 백 공정은 콘택홀(103) 입구의 제 1 텅스텐막(106)이 제거되도록 충분한 과식각 조건으로 수행된다. 이때, 상기 콘택홀(103)의 하부에 있는 제 1 텅스텐막(106)도 함께 제거될 수 있으나, 콘택홀(103) 내부에서는 제 1 텅스텐막(106)의 식각률이 상당히 감소되므로 완전히 제거되지는 않는다. 한편, 상기 플루오린 가스를 사용하여 제 1 텅스텐막(106)이 식각 되는 경우, 상기 콘택홀(103) 하부의 제 1 텅스텐막(106)이 완전히 제거되더라도, 그 하부의 확산 배리어막(104)은 영향받지 않게 된다.

상기 제 1 텅스텐막(106)의 에치 백 공정 결과로, 콘택홀(103)의 입구와 바닥의 오픈 면적(open area)이 같게 된다.

도 2c를 참조하면, 상기 콘택홀(103)이 완전히 채워질 때까지 확산 배리어막(104) 및 제 1 텅스텐막(106) 상에 제 2 텅스텐막(108)이 증착 된다. 그러면, 콘택홀(103) 내의 씸이 제거된다.

다음, 상기 콘택홀(103) 양측의 확산 배리어막(104)의 상부 표면이 노출될 때까지 상기 제 2 텅스텐막(108)이 에치 백 공정으로 식각 되어 도 2d에서와 같이, 콘택 플러그(108a)가 형성된다. 후속 공정으로, 상기 콘택 플러그(108a)를 포함하여 확산 배리어막(104) 상에 알루미늄막(110) 등의 금속 배선막이 증착 된다. 그러면, 상기 콘택 플러그(108a)와 알루미늄막(110)이 안정적으로 연결된다. 상기 알루미늄막(110)은 일반적으로 스퍼터링 방법으로 증착 된다.

상술한 바와 같이, 본 발명에 따른 반도체 장치의 콘택 형성 방법은 텅스텐막 증착 및 에치 백 공정을 여러 번 수행함으로써, 종횡비가 큰 콘택홀에 대해서도 씸이 없는 콘택홀 플러깅(plugging)이 가능하고, 후속 금속 배선막과 안정적인 연결을 이루도록 한다.

본 발명은 텅스텐막 증착 및 에치 백 공정을 여러 번 수행함으로써, 배리어막의 오버행으로 인한 콘택홀 내의 씸을 제거할 수 있고, 텡스텐막과 후속 알루미늄 배선이 안정적으로 연결되도록 할 수 있으며, 소자의 신뢰도를 향상시킬 수 있는 효과가 있다.

Claims (5)

1. 제 1 도전층 상에 층간절연막을 형성하는 단계;

   상기 층간절연막의 일부를 식각 하여 콘택홀을 형성하는 단계;

   상기 콘택홀을 포함하여 층간절연막 상에 배리어막을 형성하는 단계;

   상기 배리어막 상에 제 2 도전층을 형성하는 단계;

   상기 콘택홀 양측 및 콘택홀 입구의 배리어막의 상부 표면이 노출될 때까지 상기 제 2 도전층을 식각 하는 단계;

   상기 콘택홀이 완전히 채워질 때까지 배리어막 및 제 2 도전층 상에 제 3 도전층을 형성하는 단계;

   상기 콘택홀 양측의 배리어막의 상부 표면이 노출될 때까지 상기 제 3 도전층을 식각 하여 콘택 플러그를 형성하는 단계; 및

   상기 콘택 플러그를 포함하여 상기 배리어막 상에 제 4 도전층을 형성하는 단계를 포함하는 반도체 장치의 콘택 형성 방법.
2. 제 1 항에 있어서,

   상기 제 2 도전층은, 상기 콘택홀의 입구가 막히지 않는 두께로 형성되는 반도체 장치의 콘택 형성 방법.
3. 제 1 항에 있어서,

   상기 제 2 도전층 및 제 3 도전층은, CVD 방법으로 형성되는 반도체 장치의 콘택 형성 방법.
4. 제 1 항에 있어서,

   상기 제 2 도전층 및 제 3 도전층은 각각 텅스텐으로 형성되고, 상기 제 4 도전층은 알루미늄으로 형성되는 반도체 장치의 콘택 형성 방법.
5. 제 1 항에 있어서,

   상기 제 2 도전층 식각 및 제 3 도전층 식각은, 각각 에치 백 공정으로 수행되는 반도체 장치의 콘택 형성 방법.