KR19990086737A - 비동기식 선입선출 시스템의 제어 장치 - Google Patents

Abstract

1. 청구범위에 기재된 발명이 속하는 기술분야

본 발명은 비동기식 선입선출 시스템의 제어 장치에 관한 것임.

2. 발명이 해결하고자하는 기술적 과제

본 발명은 자체적으로 발생한 특정 사건 신호에 따라 꼭 필요한 부분만을 동작시키고 그 이외의 부분은 동작시키지 않으므로써, 전력이 불필요하게 소모되는 것을 방지할 수 있는 비동기식 선입선출 시스템의 제어 장치를 제공함에 그 목적이 있다.

3. 발명의 해결 방법의 요지

본 발명은, 클럭을 발생하기 위한 클럭 발생수단; 상기 클럭을 입력받아, 쓰기 어드레스 포인터신호와 읽기 어드레스 포인터신호를 발생하는 쓰기 및 읽기 어드레스 포인터 발생수단; 상기 클럭에 따라, 상기 쓰기 어드레스 포인터신호와 읽기 어드레스 포인터신호를 선택적으로 전달하기 위한 선택수단; 및 상기 클럭을 입력받아, 쓰기 인에이블신호와 읽기 인에이블신호를 발생하기 위한 쓰기 및 읽기 인에이블신호 발생수단을 포함한다.

4. 발명의 중요한 용도

본 발명은 비동기식 선입선출 시스템을 제어하는데 이용됨.

Description

비동기식 선입선출 시스템의 제어 장치

본 발명은 비동기식 선입선출 시스템의 제어 장치에 관한 것으로서, 특히 자체적으로 생성한 로컬(Local) 클럭을 이용하여 비동기식 선입선출 시스템을 효율적으로 제어하기 위한 제어 장치에 관한 것이다.

최근에 멀티미디어 서비스 분야의 기술과 반도체 기술의 비약적인 발전으로 휴대용 단말이나 무선 멀티미디어 단말을 통한 서비스의 수요와 발전이 가속되고 있다. 이와 같은 서비스는 초소형의 주문형 반도체(ASIC) 칩에 의해서 가능해졌으며, 근래에 개발되고 있는 ASIC 칩들은 소형, 경량, 저전력 소모의 정도에 따라 가격 경쟁력이 결정된다. 따라서, 하드웨어를 설계함에 있어 상기 요건들을 갖추어야 한다. 지난 수십년 동안에는 거의 모든 디지털 시스템의 디자인에 중앙집중적 제어가 가능하고 제어가 단순한 시스템 클럭에 시스템의 모든 동작을 동기시키는 동기식 설계가 주류를 이루어왔다. 그리고, 컴퓨터가 최초로 개발되기 시작하던 초기에는 비동기식 설계 기법으로 디지털 시스템을 설계하고자 하였다. 그러나, 비동기식 설계는 데이터가 처리되는 곳곳에 제어신호가 이용되어야 하므로, 설계가 복잡하고 어렵다는 단점이 있어서 동기식 설계가 주류를 이루게 되었다. 더욱이, 최근에는 반도체 기술의 발전으로 하나의 칩에 대규모의 로직을 포함시킬 수 있게 되었다. 이에 따라, 전체 시스템을 제어하는 클럭의 제어가 반도체 회로 설계의 문제점으로 대두하게 되었으며, 실제 클럭에 대한 오버헤드(overhead)는 엄청나게 커서 시스템 전체의 로직 영역의 1/3까지 클럭 분배용 버스를 위해서 할애하여야 하였고, 이로 인해 많은 전력이 소모되는 문제점이 있었다.

따라서, 본 발명은 상기와 같은 문제점을 해결하기 위하여 안출된 것으로서, 자체적으로 발생한 특정 사건 신호에 따라 꼭 필요한 부분만을 동작시키고 그 이외의 부분은 동작시키지 않으므로써, 전력이 불필요하게 소모되는 것을 방지할 수 있으며, 또한 자체적으로 생성한 특정 클럭을 이용하여 비동기식 선입선출 시스템을 제어하므로써, 전체 시스템 클럭을 사용할 경우 발생되는 비효율성을 제거할 수 있는 비동기식 선입선출 시스템의 제어 장치를 제공하는데 그 목적이 있다.

도 1은 본 발명이 적용되는 비동기식 선입선출 시스템의 블록도.

도 2는 도 1의 비동기식 선입선출 시스템의 동작 과정을 나타내는 흐름도.

도 3은 본 발명의 일실시예에 따른 비동기식 선입선출 시스템의 제어 장치의 블록도.

도 4는 도 3의 저장상태 판별부의 일실시예 블록도.

도 5a는 도 3의 제 1 확인사건신호 발생부의 일실시예 블록도.

도 5b는 도 3의 제 2 확인사건신호 발생부의 일실시예 블록도.

도 6은 본 발명의 일실시예에 따른 비동기식 선입선출 시스템의 제어 장치의 동작 타이밍도.

* 도면의 주요 부분에 대한 부호의 설명 *

310: 제 1 클럭 발생부 320: 제 2 클럭 발생부

330: 쓰기 어드레스 포인터 발생부 340: 읽기 어드레스 포인터 발생부

351, 352: 인버터 353: 선택부

354: 쓰기 및 읽기 인에이블신호 발생부 360: 래치부

370: 저장상태 판별부 380: 제 1 확인사건신호 발생부

390: 제 2 확인사건신호 발생부

이와 같은 목적을 달성하기 위한 본 발명은, 제 1 및 제 2 프로세서로부터 요구사건신호를 입력받아 어드레스신호와 라이트 인에이블신호를 메모리에 저장하는 비동기식 선입선출 시스템의 제어 장치에 있어서, 상기 제 1 및 제 2 프로세서로부터 요구사건신호를 입력받아, 클럭을 발생하기 위한 클럭 발생수단; 상기 클럭 발생수단으로부터 클럭을 입력받아, 데이터를 저장할 어드레스를 지정하기 위한 쓰기 어드레스 포인터신호와 읽을 데이터가 저장된 어드레스를 지정하기 위한 읽기 어드레스 포인터신호를 발생하는 쓰기 및 읽기 어드레스 포인터 발생수단; 상기 클럭 발생수단으로부터 전달된 클럭에 따라, 상기 쓰기 및 읽기 어드레스 포인터 발생수단으로부터 전달된 쓰기 어드레스 포인터신호와 읽기 어드레스 포인터신호를 상기 메모리에 선택적으로 전달하기 위한 제 1 선택수단; 상기 클럭 발생수단으로부터 클럭을 입력받아, 상기 메모리에 데이터를 쓰기 위한 쓰기 인에이블신호와 상기 메모리에 저장된 데이터를 읽기 위한 읽기 인에이블신호를 발생하여 상기 에스램으로 전달하는 쓰기 및 읽기 인에이블신호 발생수단; 상기 쓰기 및 읽기 어드레스 포인터 발생수단으로부터 전달된 쓰기 어드레스 포인터신호와 읽기 어드레스 포인터신호를 이용하여, 상기 메모리에 데이터가 저장되어 있는 상태를 판별하기 위한 저장상태 판별수단; 및 상기 클럭 발생수단으로부터 전달된 클럭과 상기 저장상태 판별수단의 출력신호에 따라, 상기 제 1 및 제 2 프로세서로부터 요구사건신호를 입력받아 확인사건신호를 발생하여 상기 제 1 및 제 2 프로세서로 전달하는 확인사건신호 발생수단을 포함한다.

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명한다.

도 1은 본 발명이 적용되는 비동기식 선입선출 시스템의 블록 구성도로서, 제 1 및 제 2 프로세서(110, 120)와, 제어 장치(130)와, SRAM(140)을 구비한다.

비동기식 회로의 경우에는 데이터를 주고 받을 때, 데이터 이외에 부가적으로 데이터의 요구와 확인 신호를 동시에 두어 송신자와 수신자 간의 통신을 도모하는데, 이를 핸드쉐이킹이라한다. 즉, 송신자는 처리를 완료하고 데이터를 출력할 때 상대방이 데이터의 사용함을 알 수 있도록 요구 신호를 동시에 출력하며, 상대방으로부터 확인 신호를 받고 난후에, 다음 데이터를 처리 및 송신한다. 그리고, 수신자는 송신자가 데이터를 보냈다고 요구하면 이를 처리할 시점에 데이터의 수신을 확인하고 자신의 로컬한 처리를 한다.

도 2를 참조하여, 상기한 바와 같은 구조를 갖는 본 발명이 적용되는 비동기식 선입선출 시스템의 동작을 상세하게 설명한다.

도 2는 도 1의 비동기식 선입선출 시스템의 동작 과정을 나타내는 흐름도이다.

도 2를 참조하면, 먼저, 제 1 및 제 2 프로세서(110, 120), 제어 장치(130)와 SRAM(140)을 초기화한다(201). 이때, 모든 사건(event)들은 논리적인 전압 레벨이 '0'인 상태로 된다. 이어서, 제어 장치(130)는 제 1 프로세서(110)나 또는 프로세서(120)로부터 요구사건신호가 입력되었는지를 판단하여(202), 요구사건신호가 입력되었으면, 제어 장치(130)는 프로세서(110)로부터 전달된 요구사건신호를 처리해 어드레스신호와 라이트 인에이블신호를 발생하여, 이 어드레스신호와 라이트 인에이블신호를 SRAM(140)에 기록하고, 또한 요구사건신호가 안전하게 수신되었음을 알리기 위한 확인사건신호를 제 1 프로세서(110)로 전달한다(203). 뿐만아니라, 제어 장치(130)는 프로세서(120)로부터 전달된 요구사건신호를 입력받아, SRAM(140)에 저장된 데이터를 읽어 제 2 프로세서(120)로 전달하고, 또한 데이터 전달을 나타내는 확인사건신호를 제 2 프로세서(120)로 출력한다(204).

도 3은 본 발명의 일실시예에 따른 비동기식 선입선출 시스템의 제어 장치의 블록도이다.

도 3에 도시된 바와 같이, 본 발명의 비동기식 선입선출 시스템의 제어 장치는, 제 1 프로세서(110)로부터 요구사건신호를 입력받아 클럭을 발생하기 위한 제 1 클럭 발생부(310)와, 제 2 프로세서(120)로부터 요구사건신호를 입력받아 클럭을 발생하기 위한 제 2 클럭 발생부(320)와, 제 1 클럭 발생부(310)로부터 전달된 클럭을 입력받아, 데이터를 저장할 어드레스를 지정하기 위한 쓰기 어드레스 포인터신호를 발생하는 쓰기 어드레스 포인터 발생부(330)와, 제 2 클럭 발생부(320)로부터 전달된 클럭을 입력받아, 읽을 데이터가 저장된 어드레스를 지정하기 위한 읽기 어드레스 포인터신호를 발생하는 읽기 어드레스 포인터 발생부(340)와, 입력단이 제 1 클럭 발생부(310)의 출력단에 연결되며, 제 1 클럭 발생부(310)로부터 전달된 클럭을 반전시키기 위한 인버터(351)와, 입력단이 제 2 클럭 발생부(320)의 출력단에 연결되며, 제 2 클럭 발생부(320)로부터 전달된 클럭을 반전시키기 위한 인버터(352)와, 제 1 입력단이 쓰기 어드레스 포인터 발생부(330)의 출력단에 연결되고, 제 2 입력단이 읽기 어드레스 포인터 발생부(340)의 출력단에 연결되며, 선택단이 제 1 클럭 발생부(310)의 출력단에 연결되고, 제 1 클럭 발생부(310)로부터 전달된 클럭에 따라, 쓰기 어드레스 포인터 발생부(330)로부터 전달된 쓰기 어드레스 포인터신호와 읽기 어드레스 포인터 발생부(340)로부터 전달된 읽기 어드레스 포인터신호를 SRAM(140)에 선택적으로 전달하기 위한 선택부(353)와, 인버터(351)로부터 클럭을 입력받아 SRAM(140)에 데이터를 쓰기 위한 쓰기 인에이블신호와 SRAM(140)에 저장된 데이터를 읽기 위한 읽기 인에이블신호를 발생하여 SRAM(140)으로 전달하는 쓰기 및 읽기 인에이블신호 발생부(354)와, 제 2 클럭 발생부(340)로부터 전달된 클럭에 따라, SRAM(140)으로부터 출력된 데이터를 래치하여 제 2 프로세서(120)로 전달하는 래치부(360)와, 쓰기 어드레스 포인터 발생부(330)로부터 전달된 쓰기 어드레스 포인터신호와 읽기 어드레스 포인터 발생부(340)로부터 전달된 읽기 어드레스 포인터신호를 이용하여, SRAM(140)에 데이터가 저장되어 있는 상태를 판별하기 위한 저장상태 판별부(370)와, 제 1 클럭 발생부(310)로부터 전달된 클럭과 저장상태 판별부(370)의 출력신호에 따라, 제 1 프로세서(110)로부터 요구사건신호를 입력받아 확인사건신호를 발생하여, 이 확인사건신호를 제 1 프로세서(110)로 전달하는 제 1 확인사건신호 발생부(380)와, 제 2 클럭 발생부(320)로부터 전달된 클럭과 저장상태 판별부(370)의 출력신호에 따라, 제 2 프로세서(120)로부터 요구사건신호를 입력받아 확인사건신호를 발생하여, 이 확인사건신호를 제 2 프로세서(120)로 전달하는 제 2 확인사건신호 발생부(390)를 구비한다.

제 1 클럭 발생부(310)는 제 1 프로세서(110)로부터 전달된 요구사건신호를 지연하기 위한 지연부(311)와, 제 1 프로세서(110)로부터 직접 전달된 요구사건신호와 지연부(311)를 통해 지연된 요구사건신호를 입력받아 클럭을 발생하기 위한 클럭 발생기(312)를 구비한다.

제 1 클럭 발생부(310)의 클럭 발생기(312)는 일입력단을 통해 제 1 프로세서(110)로부터 직접 입력된 요구사건신호와 지연부(311)를 통해 지연되어 타입력단으로 입력된 요구사건신호를 배타적논리합하기 위한 배타적논리합 게이트(XOR1)로 구성된다.

제 2 클럭 발생부(320)는 제 2 프로세서(120)로부터 전달된 요구사건신호를 지연하기 위한 지연부(321)와, 제 2 프로세서(120)로부터 직접 전달된 요구사건신호와 지연부(321)를 통해 지연된 요구사건신호를 입력받아 클럭을 발생하기 위한 클럭 발생기(322)를 구비한다.

제 2 클럭 발생부(320)의 클럭 발생기(322)는 일입력단을 통해 제 2 프로세서(120)로부터 직접 입력된 요구사건신호와 지연부(321)를 통해 지연되어 타입력단으로 입력된 요구사건신호를 배타적논리합하기 위한 배타적논리합 게이트(XOR2)로 이루어진다.

쓰기 어드레스 포인터 발생부(330)는 외부로부터 인가되는 초기화신호를 리셋단자를 통해 입력받으며, 입력단자가 클럭 발생부(310)의 배타적논리합 게이트(312)의 출력단에 연결되고, 출력단자가 선택부(353)의 제 1 입력단에 연결되며, 클럭 발생부(310)로부터 전달된 클럭을 카운트하기 위한 카운터(331)로 구성된다.

읽기 어드레스 포인터 발생부(340)는 외부로부터 인가되는 초기화신호를 리셋단자를 통해 입력받으며, 입력단자가 클럭 발생부(320)의 배타적논리합 게이트(322)의 출력단에 연결되고, 출력단자가 선택부(353)의 제 2 입력단에 연결되며, 클럭 발생부(320)로부터 전달된 클럭을 카운트하기 위한 카운터(341)로 이루어진다.

쓰기 및 읽기 인에이블신호 발생부(354)는 입력단이 인버터(351)의 출력단에 연결되고, 출력단이 SRAM(140)에 연결되며, 인버터(351)로부터 전달된 클럭을 지연하기 위한 지연기(도시되지 않았음)로 구성된다.

래치부(360)는 외부로부터 인가되는 초기화신호를 리셋단자를 통해 입력받으며, 클럭단자가 제 2 클럭 발생부(320)의 배타적논리합 게이트(XOR2)의 출력단에 연결되고, 출력단자가 제 2 프로세서(120)의 입력단에 연결되며, SRAM(140)으로부터 전달된 데이터를 지연하기 위한 D-플립플롭(361)으로 이루어진다.

저장상태 판별부(370)는 도 4를 참조하여 상세하게 설명한다.

제 1 및 제 2 확인사건신호 발생부(380, 390)는 도 5a 및 도 5b를 참조하여 상세하게 설명한다.

상기한 바와 같은 구조를 갖는 본 발명의 비동기식 선입선출 시스템의 제어 장치의 동작을 상세하게 설명하면 다음과 같다.

제 1 클럭 발생부(310)는 제 1 프로세서(110)로부터 전달된 요구사건신호를 이용하여 클럭을 발생한 다음, 이 클럭을 쓰기 어드레스 포인터 발생부(330), 선택부(353), 그리고 인버터(351)를 통해 쓰기 및 읽기 인에이블신호 발생부(354)와 제 1 확인사건신호 발생부(380)로 전달한다. 또한, 제 2 클럭 발생부(320)는 제 2 프로세서(120)로부터 전달된 요구사건신호를 이용하여 클럭을 발생한 다음, 이 클럭을 읽기 어드레스 포인터 발생부(340), 래치부(360), 그리고 인버터(352)를 통해 제 2 확인사건신호 발생부(390)로 전달한다.

쓰기 어드레스 포인터 발생부(330)는 제 1 클럭 발생부(310)로부터 전달된 클럭을 이용하여 쓰기 어드레스 포인터신호를 발생하여, 이 쓰기 어드레스 포인터신호를 선택부(353)와 저장상태 판별부(370)로 전달한다. 또한, 읽기 어드레스 포인터 발생부(340)는 제 2 클럭 발생부(320)로부터 전달된 클럭을 이용하여 읽기 어드레스 포인터신호를 발생하여, 이를 선택부(353)와 저장상태 판별부(370)로 전달한다.

선택부(353)는 제 1 클럭 발생부(310)로부터 전달된 클럭에 따라, 쓰기 어드레스 포인터 발생부(330)로부터 전달된 쓰기 어드레스 포인터신호와 읽기 어드레스 포인터 발생부(340)로부터 전달된 읽기 어드레스 포인터신호를 SRAM(140)에 선택적으로 전달한다. 즉, 제 1 클럭 발생부(310)로부터 하이상태의 클럭이 전달되면, 선택부(353)는 쓰기 어드레스 포인터 발생부(330)로부터 전달된 쓰기 어드레스 포인터신호를 SRAM(140)으로 전달하고, 만일 제 1 클럭 발생부(310)로부터 로우상태의 클럭이 전달되면, 선택부(353)는 읽기 어드레스 포인터 발생부(340)로부터 전달된 읽기 어드레스 포인터신호를 SRAM(140)으로 전달한다. 여기서, 선택부(353)의 출력신호는 SRAM(140)의 어드레스를 지정하는 신호이다.

저장상태 판별부(370)는 쓰기 어드레스 포인터 발생부(330)로부터 전달된 쓰기 어드레스 포인터신호를 이용하여, 데이터를 저장할 수 있는 어드레스가 SRAM(140)에 데이터를 저장할 수 있는 어드레스가 있는지를 판단하여, 이에 대한 판단결과를 제 1 및 제 2 확인사건신호 발생부(380, 390)로 전달한다. 또한, 저장상태 판별부(370)는 읽기 어드레스 포인터 발생부(340)로부터 전달된 읽기 어드레스 포인터신호를 이용하여, SRAM(140)에 저장된 데이터가 있는지를 판단하여, 이에 대한 판단결과를 제 1 및 제 2 확인사건신호 발생부(380, 390)로 전달한다.

쓰기 및 읽기 인에이블신호 발생부(354)는 인버터(351)를 통해 전달된 클럭을 이용하여, SRAM(140)에 데이터를 쓰기 위한 쓰기 인에이블신호와 SRAM(140)에 저장된 데이터를 읽기 위한 읽기 인에이블신호를 발생하여, 이 쓰기 인에이블신호와 읽기 인에이블신호를 SRAM(140)으로 전달한다.

이와 같이, 쓰기 및 읽기 인에이블신호 발생부(354)로부터 쓰기 인에이블신호가 전달되면, SRAM(140)은 선택부(353)로부터 전달된 어드레스에 저장된 데이터를 래치부(360)를 통해 제 2 프로세서(120)로 전달하고, 또한 쓰기 및 읽기 인에이블신호 발생부(354)로부터 읽기 인에이블신호가 전달되면, SRAM(140)은 선택부(353)로부터 전달된 어드레스에 제 1 프로세서(110)로부터 전달된 데이터를 저장한다.

제 1 확인사건신호 발생부(380)는 제 1 클럭 발생부(310)로부터 전달된 클럭과 저장상태 판별부(370)의 출력신호에 따라, 제 1 프로세서(110)로부터 전달된 요구사건신호를 이용하여 확인사건신호를 발생하여, 이 확인사건신호를 제 1 프로세서(110)로 전달한다. 또한, 제 2 확인사건신호 발생부(390)는 제 2 클럭 발생부(320)로부터 전달된 클럭과 저장상태 판별부(370)의 출력신호에 따라, 제 2 프로세서(120)로부터 전달된 요구사건신호를 이용하여 확인사건신호를 발생한 다음, 이 확인사건신호를 제 2 프로세서(120)로 전달한다.

도 4는 도 3의 저장상태 판별부의 일실시예 블록도이다.

도 4에 도시된 바와 같이, 도 3의 저장상태 판별부는, 쓰기 어드레스 포인터 발생부(330)로부터 전달된 쓰기 어드레스 포인터신호와 읽기 어드레스 포인터 발생부(340)로부터 전달된 읽기 어드레스 포인터신호의 크기를 비교하기 위한 제 1 비교부(410)와, 쓰기 어드레스 포인터 발생부(330)로부터 전달된 쓰기 어드레스 포인터신호에서 읽기 어드레스 포인터 발생부(340)로부터 전달된 읽기 어드레스 포인터신호를 감산하여, 이 제 1 감산값을 출력하고, 에스램(140)의 어드레스 최대값에서 읽기 어드레스 포인터 발생부(340)로부터 전달된 읽기 어드레스 포인터신호를 감산한 다음, 이 제 2 감산값과 쓰기 어드레스 포인터 발생부(330)로부터 전달된 쓰기 어드레스 포인터신호를 가산하여, 이 가산값을 출력하는 가감산부(420)와, 제 1 비교부(410)의 출력신호에 따라, 가감산부(420)의 출력신호들을 선택적으로 전달하기 위한 선택부(430)와, 선택부(430)의 출력신호와 소정의 기준값의 크기를 비교하여, 이 비교 결과에 의해 판별된 에스램(140)의 데이터 저장상태를 나타내는 제 1 저장상태신호(empty)를 제 2 확인사건신호 발생부(390)로 전달하는 제 2 비교부(440)와, 선택부(430)의 출력신호와 미리 설정된 에스램(140)의 어드레스 최대값의 크기를 비교하여, 이 비교 결과에 의해 판별된 에스램(140)의 데이터 저장상태를 나타내는 제 2 저장상태신호(full)를 제 1 확인사건신호 발생부(380)로 전달하는 제 3 비교부(450)를 구비한다.

여기서, 제 2 비교부(440)의 하나의 입력단에 설정된 소정의 기준값은 10진수 '0'이다.

상기한 바와 같은 구조를 갖는 도 3의 저장상태 판별부의 동작을 상세하게 설명하면 다음과 같다.

이하에서는, 저장상태 판별부의 동작 설명에 대한 이해를 돕기 위해, 쓰기 어드레스 포인터신호는 'w'라 하고, 읽기 어드레스 포인터신호는 'r'이라 하며, 어드레스 최대값을 'ag'라고 가정한다.

제 1 비교부(410)는 쓰기 어드레스 포인터 발생부(330)로부터 전달된 쓰기 어드레스 포인터신호와 읽기 어드레스 포인터 발생부(340)로부터 전달된 읽기 어드레스 포인터신호의 크기를 비교하여, 이 비교결과가 선택부(430)의 선택신호로 이용되도록 선택부(430)로 출력한다. 즉, 쓰기 어드레스 포인터신호가 읽기 어드레스 포인터신호보다 크면, 제 1 비교부(410)는 '1'을 선택부(430)로 출력하고, 만일 쓰기 어드레스 포인터신호가 읽기 어드레스 포인터신호보다 작으면, 제 1 비교부(410)는 '0'을 선택부(430)로 출력한다.

가감산부(420)는 쓰기 어드레스 포인터 발생부(330)로부터 전달된 쓰기 어드레스 포인터신호(w)에서 읽기 어드레스 포인터 발생부(340)로부터 전달된 읽기 어드레스 포인터신호(r)를 감산하고, 이렇게 감산한 제 1 감산값(w-r)을 선택부(420)로 출력한다. 또한, 가감산부(420)는 에스램(140)의 어드레스 최대값(ag)에서 읽기 어드레스 포인터 발생부(340)로부터 전달된 읽기 어드레스 포인터신호를 감산한 다음, 이렇게 감산한 제 2 감산값(ag-r)에서 쓰기 어드레스 포인터 발생부(330)로부터 전달된 쓰기 어드레스 포인터신호(w)를 가산하여, 이 가산값(ag-r+w)을 선택부(430)로 출력한다.

그리고, 선택부(430)는 제 1 비교부(430)의 출력신호에 따라, 가감산부(420)의 두 개의 출력신호를 제 2 및 제 3 비교부(440, 450)로 선택적으로 전달한다. 이때, 제 1 비교부(430)로부터 '0'이 전달되면, 선택부(430)는 가감산부(420)로부터 출력된 감산값(w-r)을 제 2 및 제 3 비교부(440, 450)로 전달하고, 만일 제 1 비교부(430)로부터 '1'이 전달되면, 선택부(430)는 가감산부(420)로부터 출력된 가산값(ag-r+r)을 제 2 및 제 3 비교부(440, 450)로 전달한다.

이어서, 제 2 비교부(440)는 선택부(430)의 출력신호와 소정의 기준값의 크기를 비교하여, 이 비교 결과에 의해 판별된 에스램(140)의 데이터 저장상태를 나타내는 제 1 저장상태신호(empty)를 제 2 확인사건신호 발생부(390)로 출력하고, 또한 제 3 비교부(450)는 선택부(430)의 출력신호와 미리 설정된 에스램(140)의 어드레스 최대값(ag)이 크기를 비교하여, 이 비교 결과에 의해 판별된 에스램(140)의 데이터 저장상태를 나타내는 제 2 저장상태신호(full)를 제 1 확인사건신호 발생부(380)로 출력한다.

그러면, 가감산부(420)로부터 출력된 감산값(w-r)이 선택부(430)를 통해 제 2 및 제 3 비교부(440, 450)로 전달된 경우와 가감산부(420)로부터 출력된 가산값(ag-r+w)이 선택부(430)를 통해 제 2 및 제 3 비교부(440, 450)로 전달된 경우에 대하여 상세하게 설명한다.

우선, 가감산부(420)로부터 출력된 감산값(w-r)이 제 2 및 제 3 비교부(440, 450)로 전달된 경우에 대하여 설명한다.

제 2 비교부(440)는 소정의 기준값과 선택부(430)를 통해 전달된 감산값(w-r)의 크기를 비교하여, 이 비교 결과에 의해 판별된 에스램(140)의 데이터 저장상태를 나타내는 제 1 저장상태신호(empty)를 제 2 확인사건신호 발생부(390)로 출력한다. 즉, 소정의 기준값이 감산값(w-r)보다 크면, 제 2 비교부(440)는 로우상태의 제 1 저장상태신호(empty)를 제 2 확인사건신호 발생부(390)로 출력하고, 만일 소정의 기준값(0)과 감산값(w-r)이 동일하면, 제 2 비교부(440)는 하이상태의 제 1 저장상태신호(empty)를 제 2 확인사건신호 발생부(390)로 출력한다.

또한, 제 3 비교부(450)는 미리 설정된 에스램(140)의 어드레스 최대값(ag)과 선택부(430)를 통해 전달된 감산값(w-r)의 크기를 비교하여, 이 비교 결과에 의해 판별된 에스램(140)의 데이터 저장상태를 나타내는 제 2 저장상태신호(full)를 제 1 확인사건신호 발생부(380)로 출력한다. 즉, 미리 설정된 에스램(140)의 어드레스 최대값(ag)이 감산값(w-r)보다 작으면, 제 3 비교부(450)는 로우상태의 제 2 저장상태신호(full)를 제 2 확인사건신호 발생부(390)로 출력하고, 만일 미리 설정된 에스램(140)의 어드레스 최대값(ag)과 감산값(w-r)이 동일하면, 제 3 비교부(450)는 하이상태의 제 2 저장상태신호(full)를 제 1 확인사건신호 발생부(380)로 출력한다.

다음, 가감산부(420)로부터 출력된 가산값(ag-r+w)이 제 2 및 제 3 비교부(440, 450)로 전달된 경우에 대하여 상세하게 설명한다.

제 2 비교부(440)는 소정의 기준값과 선택부(430)를 통해 전달된 가산값(ag-r+w)의 크기를 비교하여, 이 비교 결과에 의해 판별된 에스램(140)의 데이터 저장상태를 나타내는 제 1 저장상태신호(empty)를 제 2 확인사건신호 발생부(390)로 출력한다. 즉, 소정의 기준값이 가산값(ag-r+w)보다 크면, 제 2 비교부(440)는 로우상태의 제 1 저장상태신호(empty)를 제 2 확인사건신호 발생부(390)로 출력하고, 만일 소정의 기준값과 가산값(ag-r+w)이 동일하면, 제 2 비교부(440)는 하이상태의 제 1 저장상태신호(empty)를 제 2 확인사건신호 발생부(390)로 출력한다.

또한, 제 3 비교부(450)는 미리 설정된 에스램(140)의 어드레스 최대값(ag)과 선택부(430)를 통해 전달된 가산값(ag-r+w)의 크기를 비교하여, 이 비교 결과에 의해 판별된 에스램(140)의 데이터 저장상태를 나타내는 제 2 저장상태신호(full)를 제 1 확인사건신호 발생부(380)로 출력한다. 즉, 미리 설정된 에스램(140)의 어드레스 최대값(ag)이 가산값(ag-r+w)보다 작으면, 제 3 비교부(450)는 로우상태의 제 2 저장상태신호(full)를 제 2 확인사건신호 발생부(390)로 출력하고, 만일 미리 설정된 에스램(140)의 어드레스 최대값(ag)과 가산값(ag-r+w)이 동일하면, 제 3 비교부(450)는 하이상태의 제 2 저장상태신호(full)를 제 1 확인사건신호 발생부(380)로 출력한다.

도 5a는 도 3의 제 1 확인사건신호 발생부의 일실시예 블록도이다.

도 5a에 도시된 바와 같이, 도 3의 제 1 확인사건신호 발생부는, 제 3 비교부(450)로부터 전달된 제 2 저장상태신호(full)에 따라, 제 1 프로세서(110)로부터 전달된 요구사건신호와 확인사건신호 출력부(520)의 출력신호를 선택적으로 전달하기 위한 선택부(510)와, 인버터(351)를 통해 반전되어 전달된 클럭에 따라, 선택부(510)의 출력신호를 입력받아 제 1 확인사건신호를 제 1 프로세서(110)로 출력하기 위한 확인사건신호 출력부(520)를 구비한다.

확인사건신호 출력부(520)는 외부로부터 인가되는 초기화신호를 리셋단자를 통해 입력받으며, 입력단자가 선택부(510)의 출력단에 연결되고, 클럭단자가 인버터(351)의 출력단에 연결되며, 출력단자가 제 1 프로세서(110)의 입력단과 선택부(510)의 입력단에 공통 연결된 D-플립플롭(521)으로 이루어진다.

상기한 바와 같은 구조를 갖는 도 3의 제 1 확인사건신호 발생부의 동작을 상세하게 설명하면 다음과 같다.

선택부(510)는 제 3 비교부(450)로부터 로우상태의 제 2 저장상태신호(full)가 전달되면, 제 1 프로세서(110)로부터 전달된 요구사건신호를 선택하여 확인사건신호 출력부(520)의 D-플립플롭(521)의 입력단자로 전달한다. 만일, 제 3 비교부(450)로부터 로우상태의 제 2 저장상태신호(full)가 전달되면, 확인사건신호 출력부(520)의 출력신호를 선택하여 확인사건신호 출력부(520)의 D-플립플롭(521)의 입력단자로 전달한다.

이어서, 확인사건신호 출력부(520)의 D-플립플롭(521)는 인버터(351)를 통해 전달된 클럭에 따라 선택부(510)로부터 출력된 신호를 래치하여, 래치된 신호를 제 1 프로세서(110) 또는 선택부(510)로 출력한다. 이때, 선택부(510)의 선택신호로 입력된 제 2 저장상태신호(full)가 로우상태이면, 확인사건신호 출력부(520)는 확인사건신호를 제 1 프로세서(110)로 출력하고, 만일, 선택부(510)의 선택신호로 입력된 제 2 저장상태신호(full)가 하이상태이면, 확인사건신호 출력부(520)의 D-플립플롭(521)은 선택부(510)로부터 입력된 신호를 래치시킨 다음, 선택부(510)의 입력단으로 궤환시킨다.

도 5b는 도 3의 제 2 확인사건신호 발생부의 일실시예 블록도이다.

도 5b에 도시된 바와 같이, 도 3의 제 2 확인사건신호 발생부는, 제 2 비교부(440)로부터 전달된 제 1 저장상태신호(empty)에 따라, 제 2 프로세서(120)로부터 전달된 요구사건신호와 확인사건신호 출력부(620)의 출력신호를 선택적으로 전달하기 위한 선택부(610)와, 인버터(352)를 통해 반전되어 전달된 클럭에 따라, 선택부(610)의 출력신호를 입력받아 제 2 확인사건신호를 제 2 프로세서(120)로 출력하기 위한 확인사건신호 출력부(620)를 구비한다.

확인사건신호 출력부(620)는 외부로부터 인가되는 초기화신호를 리셋단자를 통해 입력받으며, 입력단자가 선택부(610)의 출력단에 연결되고, 클럭단자가 인버터(352)의 출력단에 연결되며, 출력단자가 제 2 프로세서(120)의 입력단과 선택부(610)의 입력단에 공통 연결된 D-플립플롭(621)으로 이루어진다.

상기한 바와 같은 구조를 갖는 도 3의 제 2 확인사건신호 발생부의 동작을 상세하게 설명하면 다음과 같다.

선택부(610)는 제 2 비교부(440)로부터 로우상태의 제 1 저장상태신호(empty)가 전달되면, 제 2 프로세서(120)로부터 전달된 요구사건신호를 선택하여 확인사건신호 출력부(620)의 D-플립플롭(621)의 입력단자로 전달한다. 만일, 제 2 비교부(440)로부터 로우상태의 제 1 저장상태신호(empty)가 전달되면, 확인사건신호 출력부(620)의 출력신호를 선택하여 확인사건신호 출력부(620)의 D-플립플롭(621)의 입력단자로 전달한다.

이어서, 확인사건신호 출력부(620)의 D-플립플롭(621)는 인버터(352)를 통해 전달된 클럭에 따라 선택부(610)로부터 출력된 신호를 래치하여, 래치된 신호를 제 2 프로세서(120) 또는 선택부(610)로 출력한다. 이때, 선택부(610)의 선택신호로 입력된 제 1 저장상태신호(empty)가 로우상태이면, 확인사건신호 출력부(620)는 확인사건신호를 제 2 프로세서(120)로 출력하고, 만일, 선택부(610)의 선택신호로 입력된 제 1 저장상태신호(empty)가 하이상태이면, 확인사건신호 출력부(620)의 D-플립플롭(621)은 선택부(610)로부터 입력된 신호를 래치시킨 다음, 선택부(610)의 입력단으로 궤환시킨다.

도 6은 본 발명의 일실시예에 따른 비동기식 선입선출 시스템의 제어 장치의 동작 타이밍도로서, (A)는 제 1 프로세서(110)로부터 에스램(140)에 입력되는 데이터이고, (B)는 외부로부터 인가되는 초기화신호이며, (C)는 제 1 프로세서(110)로부터 제어 장치(130)로 입력되는 요구사건신호이고, (D)는 제 1 클럭 발생부(310)의 지연부(311)를 통해 지연된 요구사건신호이며, (E)는 제 1 클럭 발생부(310)로부터 출력된 클럭이고, (F)는 쓰기 어드레스 포인터 발생부(330)로부터 발생된 쓰기 어드레스 포인터신호이며, (G)는 읽기 어드레스 포인터 발생부(340)로부터 발생된 읽기 어드레스 포인터신호이고, (H)는 선택부(353)로부터 출력된 어드레스신호이며, (I)는 지연부(354)를 통해 지연된 클럭이다.

본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.

이상에서 설명한 바와 같이 본 발명은, 종래의 전체 시스템 클럭을 사용할 경우 발생되는 비효율성을 제거하기 위하여 자체적으로 생성한 로컬 클럭을 이용하여, 필요한 부분만 동작시키므로써 시스템을 효율적으로 제어하고 불필요한 전력 소모를 방지할 수 있으며, 이에 따라 휴대용 무선 단말기, 멀티미디어 단말기의 영상 및 음성 처리 시스템 등을 ASIC으로 구현할 때 효과적으로 이용될 수 있다.

Claims (25)

1. 제 1 및 제 2 프로세서로부터 요구사건신호를 입력받아 어드레스신호와 라이트 인에이블신호를 메모리에 저장하는 비동기식 선입선출 시스템의 제어 장치에 있어서,

   상기 제 1 및 제 2 프로세서로부터 요구사건신호를 입력받아, 클럭을 발생하기 위한 클럭 발생수단;

   상기 클럭 발생수단으로부터 클럭을 입력받아, 데이터를 저장할 어드레스를 지정하기 위한 쓰기 어드레스 포인터신호와 읽을 데이터가 저장된 어드레스를 지정하기 위한 읽기 어드레스 포인터신호를 발생하는 쓰기 및 읽기 어드레스 포인터 발생수단;

   상기 클럭 발생수단으로부터 전달된 클럭에 따라, 상기 쓰기 및 읽기 어드레스 포인터 발생수단으로부터 전달된 쓰기 어드레스 포인터신호와 읽기 어드레스 포인터신호를 상기 메모리에 선택적으로 전달하기 위한 제 1 선택수단;

   상기 클럭 발생수단으로부터 클럭을 입력받아, 상기 메모리에 데이터를 쓰기 위한 쓰기 인에이블신호와 상기 메모리에 저장된 데이터를 읽기 위한 읽기 인에이블신호를 발생하여 상기 메모리로 전달하는 쓰기 및 읽기 인에이블신호 발생수단;

   상기 쓰기 및 읽기 어드레스 포인터 발생수단으로부터 전달된 쓰기 어드레스 포인터신호와 읽기 어드레스 포인터신호를 이용하여, 상기 메모리에 데이터가 저장되어 있는 상태를 판별하기 위한 저장상태 판별수단; 및

   상기 클럭 발생수단으로부터 전달된 클럭과 상기 저장상태 판별수단의 출력신호에 따라, 상기 제 1 및 제 2 프로세서로부터 요구사건신호를 입력받아 확인사건신호를 발생하여 상기 제 1 및 제 2 프로세서로 전달하는 확인사건신호 발생수단

   을 포함하여 이루어진 비동기식 선입선출 시스템의 제어 장치.
2. 제 1 항에 있어서,

   상기 클럭 발생수단으로부터 전달된 클럭을 반전하기 위한 반전수단; 및

   상기 클럭 발생수단으로부터 전달된 클럭에 따라, 상기 메모리로부터 출력된 데이터를 래치하여 상기 제 2 프로세서로 전달하는 래치수단

   을 더 포함하여 이루어진 비동기식 선입선출 시스템의 제어 장치.
3. 제 1 항 또는 제 2 항에 있어서,

   상기 클럭 발생수단은,

   상기 제 1 프로세서로부터 요구사건신호를 입력받아 클럭을 발생하기 위한 제 1 클럭 발생부; 및

   상기 제 2 프로세서로부터 요구사건신호를 입력받아 클럭을 발생하기 위한 제 2 클럭 발생부

   를 포함하여 이루어진 비동기식 선입선출 시스템의 제어 장치.
4. 제 3 항에 있어서,

   상기 제 1 클럭 발생부는,

   상기 제 1 프로세서로부터 전달된 요구사건신호를 지연하기 위한 지연부; 및

   상기 제 1 프로세서로부터 직접 전달된 요구사건신호와 상기 지연부를 통해 지연된 요구사건신호를 입력받아 클럭을 발생하기 위한 클럭 발생기

   를 포함하여 이루어진 비동기식 선입선출 시스템의 제어 장치.
5. 제 4 항에 있어서,

   상기 클럭 발생기는,

   제 1 입력단이 상기 제 1 프로세서의 출력단에 연결되며, 제 2 입력단이 상기 지연부의 출력단에 연결되고, 상기 제 1 일입력단을 통해 상기 제 1 프로세서로부터 직접 입력된 요구사건신호와 상기 지연부를 통해 지연되어 상기 제 2 입력단으로 입력된 요구사건신호를 배타적논리합하기 위한 배타적논리합 연산수단

   을 포함하여 이루어진 비동기식 선입선출 시스템의 제어 장치.
6. 제 3 항에 있어서,

   상기 제 2 클럭 발생부는,

   상기 제 2 프로세서로부터 전달된 요구사건신호를 지연하기 위한 지연부; 및

   상기 제 2 프로세서로부터 직접 전달된 요구사건신호와 상기 지연부를 통해 지연된 요구사건신호를 입력받아 클럭을 발생하기 위한 클럭 발생기

   를 포함하여 이루어진 비동기식 선입선출 시스템의 제어 장치.
7. 제 6 항에 있어서,

   상기 클럭 발생기는,

   제 1 입력단이 상기 제 2 프로세서의 출력단에 연결되고, 제 2 입력단이 상기 지연부의 출력단에 연결되며, 상기 제 1 입력단을 통해 상기 제 2 프로세서로부터 직접 입력된 요구사건신호와 상기 지연부를 통해 지연되어 상기 제 2 입력단으로 입력된 요구사건신호를 배타적논리합하기 위한 배타적논리합 연산수단

   을 포함하여 이루어진 비동기식 선입선출 시스템의 제어 장치.
8. 제 3 항에 있어서,

   상기 쓰기 및 읽기 어드레스 포인터 발생수단은,

   상기 제 1 클럭 발생부로부터 전달된 클럭을 입력받아, 데이터를 저장할 어드레스를 지정하기 위한 쓰기 어드레스 포인터신호를 발생하여 상기 제 1 선택수단과 저장상태 판별수단으로 전달하는 쓰기 어드레스 포인터 발생수단; 및

   상기 제 2 클럭 발생부로부터 전달된 클럭을 입력받아, 읽을 데이터가 저장된 어드레스를 지정하기 위한 읽기 어드레스 포인터신호를 발생하여 상기 제 1 선택수단과 저장상태 판별수단으로 전달하는 읽기 어드레스 포인터 발생수단

   을 포함하여 이루어진 비동기식 선입선출 시스템의 제어 장치.
9. 제 8 항에 있어서,

   상기 쓰기 어드레스 포인터 발생수단은,

   외부로부터 인가되는 초기화신호를 리셋단자를 통해 입력받으며, 입력단자가 상기 제 1 클럭 발생부의 출력단에 연결되고, 출력단자가 상기 제 1 선택수단의 제 1 입력단과 상기 저장상태 판별수단의 제 1 입력단에 연결되며, 상기 제 1 클럭 발생부로부터 전달된 클럭을 카운트하여 상기 제 1 선택수단의 제 1 입력단과 저장상태 판별수단의 제 1 입력단으로 전달하는 제 1 카운팅수단

   을 포함하여 이루어진 비동기식 선입선출 시스템의 제어 장치.
10. 제 9 항에 있어서,

    상기 읽기 어드레스 포인터 발생수단은,

    외부로부터 인가되는 초기화신호를 리셋단자를 통해 입력받으며, 입력단자가 상기 제 2 클럭 발생부의 출력단에 연결되고, 출력단자가 상기 제 1 선택수단의 제 2 입력단과 상기 저장상태 판별수단의 제 2 입력단에 연결되며, 상기 제 2 클럭 발생부로부터 전달된 클럭을 카운트하여 상기 제 1 선택수단의 제 2 입력단과 상기 저장상태 판별수단의 제 2 입력단으로 전달하는 제 2 카운팅수단

    을 포함하여 이루어진 비동기식 선입선출 시스템의 제어 장치.
11. 제 2 항에 있어서,

    상기 반전수단은,

    입력단이 상기 제 1 클럭 발생부의 출력단에 연결되며, 출력단이 상기 쓰기 및 읽기 인에이블신호 발생수단의 입력단에 연결되고, 상기 제 1 클럭 발생부로부터 전달된 클럭을 반전하여 상기 쓰기 및 읽기 인에이블신호 발생수단으로 전달하는 제 1 반전부; 및

    입력단이 상기 제 2 클럭 발생부의 출력단에 연결되며, 출력단이 상기 확인사건신호 발생수단의 입력단에 연결되고, 상기 제 2 클럭 발생부로부터 전달된 클럭을 반전하여 상기 확인사건신호 발생수단으로 전달하는 제 2 반전부

    를 포함하여 이루어진 비동기식 선입선출 시스템의 제어 장치.
12. 제 3 항에 있어서,

    상기 쓰기 및 읽기 인에이블신호 발생수단은,

    입력단이 상기 제 1 반전부의 출력단에 연결되고, 출력단이 상기 에스램에 연결에 연결되며, 상기 제 1 반전부로부터 전달된 클럭을 지연하여 상기 에스램으로 전달하는 지연기

    를 포함하여 이루어진 비동기식 선입선출 시스템의 제어 장치.
13. 제 2 항에 있어서,

    상기 래치수단은,

    외부로부터 인가되는 초기화신호를 리셋단자를 통해 입력받으며, 클럭단자가 상기 제 2 클럭 발생부의 출력단에 연결되고, 출력단자가 상기 제 2 프로세서의 입력단에 연결되며, 상기 메모리로부터 전달된 데이터를 지연하여 상기 제 2 프로세서로 출력하는 D-플립플롭

    을 포함하여 이루어진 비동기식 선입선출 시스템의 제어 장치.
14. 제 3 항에 있어서,

    상기 저장상태 판별수단은,

    상기 쓰기 어드레스 포인터 발생수단으로부터 전달된 쓰기 어드레스 포인터신호와 상기 읽기 어드레스 포인터 발생수단으로부터 전달된 읽기 어드레스 포인터신호의 크기를 비교하기 위한 제 1 비교수단;

    상기 쓰기 어드레스 포인터신호에서 상기 읽기 어드레스 포인터신호를 감산하여, 이 제 1 감산값을 출력하고, 상기 메모리의 어드레스 최대값에서 상기 읽기 어드레스 포인터신호를 감산한 다음, 이 제 2 감산값과 상기 쓰기 어드레스 포인터신호를 가산하여, 이 가산값을 출력하는 가감산수단;

    상기 제 1 비교수단의 출력신호에 따라, 상기 가감산수단의 출력신호들을 선택적으로 전달하기 위한 제 2 선택수단;

    상기 제 2 선택수단의 출력신호와 소정의 기준값이 동일한지를 비교하여, 이 비교 결과에 의해 판별된 상기 메모리의 데이터 저장상태를 나타내는 제 1 저장상태신호를 상기 확인사건신호 발생수단으로 전달하는 제 2 비교수단; 및

    상기 제 2 선택수단의 출력신호와 미리 설정된 상기 메모리의 어드레스 최대값이 동일한지를 비교하여, 이 비교 결과에 의해 판별된 상기 메모리의 데이터 저장상태를 나타내는 제 2 저장상태신호를 상기 확인사건신호 발생수단으로 전달하는 제 3 비교수단

    을 포함하여 이루어진 비동기식 선입선출 시스템의 제어 장치.
15. 제 14 항에 있어서,

    상기 제 2 비교수단은,

    상기 제 2 선택수단의 출력신호와 소정의 기준값이 동일하면, 상기 메모리에 저장된 데이터가 없음을 나타내는 하이(High)상태의 상기 제 1 저장상태신호를 상기 확인사건신호 발생수단으로 출력하고,

    상기 제 2 선택수단의 출력신호가 소정의 기준값보다 크면, 상기 메모리에 데이터가 저장되어 있음을 나타내는 로우(Low)상태의 상기 제 1 저장상태신호를 상기 확인사건신호 발생수단으로 출력하는 것을 특징으로 하는 비동기식 선입선출 시스템의 제어 장치.
16. 제 15 항에 있어서,

    상기 제 3 비교수단은,

    상기 제 2 선택수단의 출력신호와 미리 설정된 상기 에스램의 어드레스 최대값이 동일하면, 상기 메모리의 모든 어드레스에 데이터가 저장되었음을 나타내는 하이(High)상태의 상기 제 2 저장상태신호를 상기 확인사건신호 발생수단으로 출력하고,

    상기 제 2 선택수단의 출력신호가 미리 설정된 상기 메모리의 어드레스 최대값보다 작으면, 상기 메모리에 데이터가 저장되어있지 않은 어드레스가 있음을 나타내는 로우(Low)상태의 상기 제 2 저장상태신호를 상기 확인사건신호 발생수단으로 출력하는 것을 특징으로 하는 비동기식 선입선출 시스템의 제어 장치.
17. 제 3 항에 있어서,

    상기 확인사건신호 발생수단은,

    상기 제 1 반전부를 통해 반전되어 전달된 클럭과 상기 제 2 비교수단으로부터 전달된 제 1 저장상태신호에 따라, 상기 제 1 프로세서로부터 요구사건신호를 입력받아 데이터가 수신되었음을 나타내는 제 1 확인사건신호를 발생하여, 상기 제 1 프로세서로 전달하는 제 1 확인사건신호 발생부; 및

    상기 제 2 반전부를 통해 반전되어 전달된 클럭과 상기 제 3 비교수단으로부터 전달된 제 2 저장상태신호에 따라, 상기 제 2 프로세서로부터 요구사건신호를 입력받아 데이터가 수신되었음을 나타내는 제 2 확인사건신호를 발생하여 상기 제 2 프로세서로 전달하는 제 2 확인사건신호 발생부

    를 포함하여 이루어진 비동기식 선입선출 시스템의 제어 장치.
18. 제 17 항에 있어서,

    상기 제 1 확인사건신호 발생부는,

    상기 제 2 비교수단으로부터 전달된 제 1 저장상태신호에 따라, 상기 제 1 프로세서로부터 전달된 요구사건신호와 확인사건신호 출력부의 출력신호를 선택적으로 전달하기 위한 제 1 선택부; 및

    상기 제 1 반전부를 통해 반전되어 전달된 클럭에 따라, 상기 제 1 선택부의 출력신호를 입력받아 상기 제 1 확인사건신호를 상기 제 1 프로세서로 출력하기 위한 상기 확인사건신호 출력부

    를 포함하여 이루어진 비동기식 선입선출 시스템의 제어 장치.
19. 제 18 항에 있어서,

    상기 확인사건신호 출력부는,

    상기 제 1 반전부를 통해 반전되어 전달된 클럭에 따라, 상기 제 1 선택부의 출력신호를 래치하기 위한 래치부

    를 포함하여 이루어진 비동기식 선입선출 시스템의 제어 장치.
20. 제 19 항에 있어서,

    상기 래치부는,

    외부로부터 인가되는 초기화신호를 리셋단자를 통해 입력받으며, 입력단자가 상기 제 1 선택부의 출력단에 연결되고, 클럭단자가 상기 제 1 반전부의 출력단에 연결되며, 출력단자가 상기 제 1 프로세서의 입력단과 상기 제 1 선택부의 입력단에 공통 연결된 D-플립플롭

    을 포함하여 이루어진 비동기식 선입선출 시스템의 제어 장치.
21. 제 20 항에 있어서,

    상기 제 1 선택부는,

    상기 제 2 비교수단으로부터 로우(Low) 상태의 제 1 저장상태신호가 전달되면, 상기 제 1 프로세서로부터 전달된 요구사건신호를 상기 래치부의 입력단으로 전달하고,

    상기 제 2 비교수단으로부터 하이(High) 상태의 제 1 저장상태신호가 전달되면, 상기 래치부로부터 궤환된 신호를 상기 래치부의 입력단으로 전달하는 것을 특징으로 하는 비동기식 선입선출 시스템의 제어 장치.
22. 제 17 항에 있어서,

    상기 제 2 확인사건신호 발생부는,

    상기 제 3 비교수단으로부터 전달된 제 2 저장상태신호에 따라, 상기 제 2 프로세서로부터 전달된 요구사건신호와 확인사건신호 출력부의 출력신호를 선택적으로 전달하기 위한 제 2 선택부; 및

    상기 제 2 반전부를 통해 반전되어 전달된 클럭에 따라, 상기 제 2 선택부의 출력신호를 입력받아 상기 제 2 확인사건신호를 상기 제 2 프로세서로 출력하기 위한 상기 확인사건신호 출력부

    를 포함하여 이루어진 비동기식 선입선출 시스템의 제어 장치.
23. 제 22 항에 있어서,

    상기 확인사건신호 출력부는,

    상기 제 2 반전부를 통해 반전되어 전달된 클럭에 따라, 상기 제 2 선택부의 출력신호를 래치하기 위한 래치부

    를 포함하여 이루어진 비동기식 선입선출 시스템의 제어 장치.
24. 제 23 항에 있어서,

    상기 래치부는,

    외부로부터 인가되는 초기화신호를 리셋단자를 통해 입력받으며, 입력단자가 상기 제 2 선택부의 출력단에 연결되고, 클럭단자가 상기 제 2 반전부의 출력단에 연결되며, 출력단자가 상기 제 2 프로세서의 입력단과 상기 제 2 선택부의 입력단에 공통 연결된 D-플립플롭

    을 포함하여 이루어진 비동기식 선입선출 시스템의 제어 장치.
25. 제 24 항에 있어서,

    상기 제 2 선택부는,

    상기 제 3 비교수단으로부터 로우(Low) 상태의 제 2 저장상태신호가 전달되면, 상기 제 2 프로세서로부터 전달된 요구사건신호를 상기 래치부의 입력단으로 전달하고,

    상기 제 3 비교수단으로부터 하이(High) 상태의 제 2 저장상태신호가 전달되면, 상기 래치부로부터 궤환된 신호를 상기 래치부의 입력단으로 전달하는 것을 특징으로 하는 비동기식 선입선출 시스템의 제어 장치.