JP2001222407A

JP2001222407A - Ｆｉｆｏ回路

Info

Publication number: JP2001222407A
Application number: JP2000030182A
Authority: JP
Inventors: Yoshitaka Hanaki; 義孝花木
Original assignee: Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Holdings Corp
Priority date: 2000-02-08
Filing date: 2000-02-08
Publication date: 2001-08-17

Abstract

(57)【要約】【課題】クロック周波数が相違する機器間の接続、デ
ータの入出力に使用されるＦＩＦＯ回路の転送速度等を
向上させる。【解決手段】入力クロックに同期した入力ポインタを
生成する回路と、生成された入力ポインタを出力クロッ
クに同期させる回路と、出力クロックに同期した出力ポ
インタを生成する回路と、生成された出力ポインタを入
力ポインタに同期させる入力側用クロック乗換え回路
と、入力ポインタと入力クロック同期の出力ポインタか
ら入力クロック同期のＦＩＦＯ状態を生成する入力クロ
ック同期ＦＩＦＯ状態生成回路と、出力クロック同期の
入力ポインタと出力クロック同期の出力ポインタから出
力ポインタに同期したＦＩＦＯ状態を生成する出力クロ
ック同期ＦＩＦＯ状態生成回路とを備える。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明はＦＩＦＯに関し、特
に入力側と出力側のクロックが相互に同期していない場
合にデータの入出力を効率良くなすＦＩＦＯ回路に関す
る。

【０００２】

【従来の技術】パソコンとハードディスク装置との接続
等の機器間の接続に用いられる機器あるいは回路とし
て、ＦＩＦＯ（先入れ先だし）回路がある。ところでこ
の際、入力側の機器と出力側の機器とのクロックが互
いに同期していない場合が多々有りうる。この場合、デ
ータの転送の必要が生じたときには、従来は一旦ＦＩＦ
Ｏの入力側でデータをＦＩＦＯの出力側クロックに同期
させ、しかる後出力クロックに同期してＦＩＦＯに書き
込んでいた。

【０００３】以下、図１に、この従来のＦＩＦＯ回路の
構成を示す。本図において、２００はＦＩＦＯ回路であ
り、２０１は入力側制御回路であり、２０２は出力側制
御回路である。更に、１００１は入力クロック端子であ
り、１０２１は入力要求端子であり、１０３１は入力デ
ータ端子であり、１００２は出力クロック端子であり、
１０１２は出力クロックに同期したディップスティック
端子であり、１０２２は出力要求端子であり、１０３２
は出力データ端子であり、１０４２は出力クロックに同
期した出力ポインタ生成回路であり、１０５２は出力ク
ロックに同期した入力ポインタ生成回路であり、１０７
２は減算器であり、１０８１は入力ポインタであり、１
０８２は出力ポインタであり、１０９１は入力許可端子
であり、１１０はクロック乗り換え回路であり、１１１
は０比較器であり、１１２は入出力に対して専用の端子
を有するデュアルポートメモリ（記憶手段）である。

【０００４】なお、図では各部の接続関係を中心とした
構成を理解し易くするため、このデュアルポートメモリ
は矩形状に記載しているが、概念的にはドーナツ状であ
りその周囲を入力ポインタ１０８１と出力ポインタ１０
８２が追いかけっこをしてＦＩＦＯ機能が発揮される。

【０００５】以下、本図に示すＦＩＦＯ回路の動作を説
明する。

【０００６】＜初期状態＞初期状態においては、入力ポ
インタ生成回路１０５２の出力値及び出力ポインタ生成
回路１０４２の出力値は共に０である。この時、出力側
の減算器１０７２の出力値及び（ＦＩＦＯに溜まってい
る語数を示す）ディップスティック端子１０１２の値も
共に０となる。従って、出力制御回路２０２にはＦＩＦ
Ｏ２００に溜まっているデータの語数が０、すなわちＦ
ＩＦＯが空であることが通知され、０比較器１１１はク
ロック乗り換え回路１１０への入力許可をアサートす
る。しかし、クロック乗り換え回路１１０には、未だ入
力制御回路２０１から入力データが入力されていないの
で、デュアルポートメモリ１１２への入力要求はネゲー
トされており、かつ入力制御回路２０１への入力許可端
子１０９１はアサートされている。

【０００７】＜ＦＩＦＯへのデータ入力＞入力制御回路
２０１への入力許可端子１０９１がネゲートされた状態
では、入力制御回路２０１が入力要求端子１０２１をア
サートすることは禁止されている。入力制御回路２０１
への入力許可端子１０９１がアサートされた状態で、入
力制御回路２０１は入力要求端子１０２１をアサートし
て、同時に入力データ端子１０３１に入力データを印加
する。次の入力クロックの有効エッジにおいて、入力デ
ータの値がその為の端子１０３１よりクロック乗り換え
回路１１０に取り込まれる。

【０００８】入力データがクロック乗り換え回路１１０
に取り込まれると、０比較器１１１で生成される入力許
可信号がアサートされるまで、入力データはクロック乗
り換え回路１１０に留まっている。０比較器１１０で生
成される入力許可信号がアサートされると、クロック乗
り換え回路１１０はデュアルポートメモリ１１２への入
力要求をアサートして、同時に入力データをデュアルポ
ートメモリ１１２への入力データ用ポート１０８１に印
加する。次の出力クロック端子１００２のアサートにお
いて、入力ポインタ生成回路１０５２で指定（アドレッ
シング）されたデュアルポートメモリ１１２内のセルに
入力データが書き込まれ、更に入力ポインタ生成回路１
０５２の保持する値が次のアドレスを指すべくインクリ
メント（増加）される。

【０００９】＜ＦＩＦＯからのデータ出力＞出力クロッ
ク同期のディップスティック端子１０１２の値が０であ
る時は、ＦＩＦＯ１１２に溜まっている語数は０、すな
わちＦＩＦＯが空であるので、出力制御回路２０２が出
力要求端子１０２２をアサートすることは禁止されてい
る。ディップスティック端子１０１２の値が０でないと
き、出力要求がアサートされると、次の出力クロックの
有効エッジにおいて、出力データ端子１０３２の値が出
力制御回路２０２に読み出され、出力ポインタ生成回路
１０４２の出力値は次のアドレスのデータを読み出すべ
くインクリメントされる。

【００１０】このようにして、従来のＦＩＦＯ回路で
は、互いに非同期な入力クロックと出力クロックを持つ
ＦＩＦＯがその機能を発揮するためには、クロック乗り
換え回路において入力データを入力クロック同期から出
力クロック同期に変換していた。

【００１１】また、入力制御回路は、クロック乗り換え
回路を使用して入力許可端子及び入力要求端子間で入力
クロック同期のハンドシェイクを行い、更にクロック乗
り換え回路はデュアルポートメモリへの入力許可と入力
要求間で出力クロック同期のハンドシェイクを行ってい
た。

【００１２】

【発明が解決しようとする課題】しかしながら、上記従
来のＦＩＦＯ回路のクロック乗換においては、以下の３
つの問題点がある。

【００１３】第１に、互いに非同期な入力クロックと出
力クロックの間でのデータの入出力でのクロック乗換え
では、一般にデータはビット幅が大きいため、データの
全ビットについてこれを行うのは、回路規模が大きくな
り、コストが高くなる。

【００１４】第２に、クロック乗換え回路の平均転送周
波数が、ハンドシェイクの都合上入力クロック周波数と
出力クロック周波数のうち小さい方の周波数の１／２に
制限されてしまうため、ＦＩＦＯ回路の性能が低下す
る。例えば、データ幅が入力、出力共３２ビット（入出
力回線が３２本）、入力クロックが２５ＭＨｚ、出力ク
ロックが１６ＭＨｚの場合には、クロック乗り換え回路
の平均転送周波数は８ＭＨｚ（＝１６ＭＨｚの半分）に
しかならない。その結果、入力制御回路の転送性能は３
２ビット×２５ＭＨｚ＝１００ＭＢ／秒、出力制御回路
の転送性能は３２ビット×１６ＭＨｚ＝６４ＭＢ／秒も
あるのに、ＦＩＦＯの転送性能はわずか３２ビット×８
ＭＨｚ＝３２ＭＢ／秒に制限される。

【００１５】これを解決するため、より高速なクロック
を用いるのは、消費電力、半導体の性能、雑音等の面か
ら一般的にはシステム上許容されない場合が多い。

【００１６】と言って、クロック乗り換え回路を複数並
列に装備して順に動かすことによって動作速度を増加
し、クロック乗り換えの転送速度を高速化するのは、必
要なチップ面積等が増大し、コストアップとなる場合が
多い。

【００１７】第３に、入力制御回路は、クロック乗り換
え回路に対する入力が許可されているか否かだけの情報
しか利用できず、入力制御回路へのディップスティック
端子を持てない。具体的には、複数バイトのデータを連
続して転送する際に、バースト転送が可能なだけの空き
がＦＩＦＯにあるか否かを判断できないため、バースト
的にデータを入力することが出来ない。

【００１８】このため、入出力のクロック周波数が相違
していても、転送レートが高く、入力制御及び出力制御
に対してディップスティックを提供できしかも回路規模
が小さいＦＩＦＯ回路の出現、開発が望まれていた。

【００１９】

【課題を解決するための手段】本発明は、以上の３つの
課題を解決することを目的としたなされたものであり、
入出力の両側にクロック乗換回路、ディクスティップを
有する様にしている。具体的には、以下の構成としてい
る。

【００２０】請求項１記載の発明においては、デュアル
ポートメモリと、入力クロックに同期した入力位置を指
す入力ポインタを生成する回路と、該回路によって生成
された入力ポインタを出力クロックに同期させる出力側
用のクロック乗換え回路と、出力クロックに同期した出
力位置を指す出力ポインタを生成する回路と、該回路に
よって生成された出力ポインタを入力ポインタに同期さ
せる入力側用のクロック乗換え回路と、入力クロック同
期の入力ポインタと入力クロック同期の出力ポインタか
ら入力クロック同期のディップスティック（ＦＩＦＯに
空いている語数）を生成する回路と、出力クロック同期
の入力ポインタと出力クロック同期の出力ポインタから
出力クロックに同期したディップスティック（ＦＩＦＯ
に溜まっている語数）を生成する回路とを有しているこ
とを特徴としている。

【００２１】上記構成により、入力クロックから出力ク
ロックへのクロックの乗り換えは、一般にビット幅の大
きなデータではなく、ビット幅の小さなポインタを通し
て行われるため、より少ない回路規模でクロックの乗換
えが可能となる。

【００２２】請求項２記載の発明においては、クロック
乗換え回路として、プロテクテッド・ハンドシェイク回
路が用いられることを特徴としている。

【００２３】上記構成により、相互に非同期な入力クロ
ック、出力クロックに対してもまったく安全にＦＩＦＯ
を機能させることが可能となっている。

【００２４】請求項３記載の発明においては、クロック
乗換え回路として、Ｔタイプ・サービス・ラッチを持つ
ハンドシェイク回路を用いることを特徴としている。

【００２５】上記構成により、クロックの乗り換えにお
いて、プロテクテッド・ハンドシェイク回路よりも安全
性に劣るかもしれないが、データ・エラーを検出する機
能を有する転送プロトコルを高速化することが可能とな
っている。

【００２６】請求項４記載の発明においては、クロック
乗換え回路として、ジェントルマン・アグリーメントと
呼ばれるポーリング回路を用いることを特徴としてい
る。

【００２７】上記構成により、ＦＩＦＯ全体を非同期セ
ット、リセットを有するセルを用いない同期要素のみに
よって実現することが可能である。このため、スキャン
設計が楽になる。

【００２８】請求項５記載の発明においては、クロック
乗換え回路はその要求信号がハンドシェイク回路に対し
て入力要求を行うことが禁止された状態を指す禁止信号
の反転から生成される回路であり、このためクロック乗
換え回路への要求信号がクロック乗換え回路の許可信号
から生成されることを特徴としている。

【００２９】上記構成により、クロック乗換え回路への
要求信号は、ＦＩＦＯへの入力要求のタイミングとは無
関係に、入力クロックと出力クロックによって定まる一
定の時間以下の間隔でアサートされ続ける。このため入
力制御部は、入力ポインタのクロック乗換えを待たずに
入力クロック毎に入力要求を出しうるので、ＦＩＦＯ回
路の転送性能は、入力クロックと出力クロックのうち周
波数の低い方で律速され、ひいては従来のＦＩＦＯ回路
と比較して２倍の転送性能となる。

【００３０】請求項６記載の発明においては、ＦＩＦＯ
でアドレッシングされるメモリの語数が２＾ｎであると
き、入力ポインタ生成回路及び出力ポインタ生成回路で
は（ｎ＋１）ビットのポインタを計算することを特徴と
している。

【００３１】上記構成により、入力ポインタから出力ポ
インタを引くことで、簡単にＦＩＦＯの語数を求めるこ
とが可能となる。

【００３２】請求項７記載の発明においては、ＦＩＦＯ
でアドレッシングされるメモリの語数が２＾ｎであると
き、入力クロック同期のディップスティックは入力クロ
ック同期の入力ポインタから入力クロック同期の出力ポ
インタを引くことによって求め、出力クロック同期のデ
ィップスティックは出力クロック同期の出力ポインタか
ら出力クロック同期の入力ポインタを引くことによって
求めることを特徴としている。

【００３３】上記構成により、出力クロック同期のＦＩ
ＦＯ状態としては、ＦＩＦＯに溜まっているデータの語
数、入力クロック同期のＦＩＦＯ状態としてはＦＩＦＯ
の空き語数が、それぞれ減算器一つによって得られる。

【００３４】請求項８記載の発明においては、ＦＩＦＯ
でアドレッシングされるメモリの語数が２＾ｎであると
き、入力ポインタと出力ポインタの一致検出によってＦ
ＩＦＯ状態を生成することを特徴としている。

【００３５】上記構成により、バースト入力あるいはバ
ースト出力が不必要なＦＩＦＯ転送において、入力制御
回路あるいは出力制御回路にとって必要最小限な情報で
あるＦＩＦＯに空きがあるか否かの情報を、非常に容易
に生成することが出来る。

【００３６】

【発明の実施の形態】以下、本発明をその実施の形態に
もとずいて説明する。

【００３７】（第１の実施の形態）本発明の第１の実施
の形態のＦＩＦＯ回路の構成を図２に示す。なお本図に
おいて、図１に示した従来技術の物と同一若しくは同様
の作用をなす物（部分、構成物）については同じ符号を
付してある。またこのため、それらについての説明は原
則として省略する。

【００３８】本図において、２１０はＦＩＦＯ回路であ
り、２１１は入力制御回路である。更に、１０１１は入
力クロックに同期したＦＩＦＯのディップスティック端
子であり、１０４１は入力ポインタ生成回路であり、１
０８２は入力クロック同期の出力ポインタであり、１０
８１は入力ポインタであり、１００２は出力クロック端
子であり、１０１２は出力クロックに同期したディップ
スティック端子であり、１０４２は出力ポインタ生成回
路であり、１０７２は出力側減算器であり、１０７１は
入力側減算器であり、１１８はインバータであり、また
図のＭＳＢはＭｏｓｔＳｉｇｎｉｆｉｃａｎｔＢｉ
ｔ（最上位ビット）を指し、１１０はデュアルポート
メモリである。

【００３９】更に、１１は入力クロック同期の入力ポイ
ンタの信号線であり、１２は出力クロック同期の入力ポ
インタの信号線であり、２１は入力クロック同期の出力
ポインタの信号線であり、２２は出力クロック同期の出
力ポインタの信号線である。

【００４０】以下、以上の構成のＦＩＦＯ回路の動作を
説明する。

【００４１】＜初期状態＞初期状態において、入力ポイ
ンタ生成回路１０４１の出力値及び出力ポインタ生成回
路１０４２の出力値は共に０である。すなわち、入力ク
ロックに同期した入力ポインタ及び出力ポインタの値は
共に０であるから、入力側ディップスティック生成回路
１０６１の出力値は２ｎ、出力側ディップスティック生
成回路１０６２の出力値は０である。

【００４２】＜ＦＩＦＯへのデータ入力＞入力側のディ
ップスティックが０の時は、ＦＩＦＯが一杯であるの
で、ＦＩＦＯ外部からの入力要求は禁止される。

【００４３】次に、ＦＩＦＯ外部からの入力要求が禁止
されていない時に、入力データ端子１０３１にＦＩＦＯ
への入力データが入力され、入力要求端子１０２１がア
サートされたとする。次の入力クロックによって、入力
ポインタ生成回路１０４１の出力値として定されたデュ
アルポートメモリ１１０内のアドレスのセルに入力デー
タ端子１０３１のデータが書き込まれ、併せて入力ポイ
ンタ生成回路１０４１が出力する入力ポインタの値がイ
ンクリメントされる。そしてこのインクリメントされた
入力ポインタの値は出力側のクロック乗り換え回路１０
６２に入力され、クロック乗り換えに必要な時間の後、
出力クロック同期の入力ポインタの値に反映される。

【００４４】＜ＦＩＦＯからのデータ出力＞出力側のデ
ィップスティックが０の時は、ＦＩＦＯが空であるの
で、ＦＩＦＯ外部からの出力要求は禁止される。

【００４５】次に、ＦＩＦＯ外部からの出力要求が禁止
されていないときに、出力要求端子１０２２がアサート
されたとする。次の出力クロックによって、出力ポイン
タ生成回路１０４２の出力値として指定されたデュアル
ポートメモリ１１０内のアドレスのセルから、出力デー
タ端子１０３２にデータが出力され、併せて出力側出力
ポインタ生成回路１０４２が出力する出力ポインタの値
がインクリメントされる。このインクリメントされた出
力ポインタの値はクロック乗り換え回路１０６１に入力
され、クロック乗換えに必要な時間の後、入力クロック
同期の出力ポインタの値に反映される。

【００４６】なお、説明の便宜上初期状態における入力
ポインタ生成回路の出力値及び出力ポインタ生成回路の
出力値は共に０としたが、これは実装上任意に決定して
よいのは勿論である。また、入力ポインタ生成回路及び
出力ポインタ生成回路は、それぞれ入力要求及び出力要
求がアサートされた時にインクリメントされるものとし
たが、デクリメントされるように実装してもよいのは勿
論である。

【００４７】本実施の形態のＦＩＦＯ回路は、以上のよ
うにして異なるクロック周期を有する機器間を接続する
ＦＩＦＯとしての動作をおこなう。クロック乗換え回路
への要求信号は、ＦＩＦＯへの入力要求のタイミングと
は無関係に、入力クロックと出力クロックによって定ま
る一定の時間以下の間隔でアサートされつづける。入力
制御部は、入力ポインタのクロック乗換えを待たずに入
力クロック毎に入力要求を出しうるので、ＦＩＦＯ回路
の転送性能は、入力クロックと出力クロックのうち周波
数の低い方で律速される。これは、従来のＦＩＦＯ回路
の転送性能と比べて、２倍の転送性能である。

【００４８】ここで、例として、入力クロックが出力ク
ロックに対して非常に高速な場合の、入力ポインタのク
ロック乗り換えについて考える。ＦＩＦＯに十分な空き
があると、入力クロック同期の入力ポインタが（入力可
能であるため）、ＦＩＦＯへの複数回の入力要求によっ
て、低速な出力クロックによって律速される入力ポイン
タのクロック乗り換えの前に、複数回インクリメントさ
れる場合が考えられるが、出力クロック同期にクロック
乗り換えされた入力ポインタの取る値が入力クロック同
期の入力ポインタと比べて間引かれるだけであり（デー
タそのものは間引かれないため）、出力制御回路は正常
に動作する。

【００４９】上記の例と比較して、従来のＦＩＦＯ回路
で、入力データのクロック乗り換えにおいて、クロック
乗換え回路への要求信号をクロック乗換え回路の許可信
号から生成した場合はどうなるかを考える。この場合、
出力クロック同期にクロック乗り換えされた入力データ
の取る値が、入力クロック同期の入力データと比べて間
引かれることになる。入力データが間引かれたのではＦ
ＩＦＯ回路として成り立たないので、このような構成は
実現不可能である。

【００５０】なお、従来は２＾ｎ語のＦＩＦＯに対し
て、ｎビットのポインタを用いていたため、入力ポイン
タと出力ポインタの一致検出のみによってＦＩＦＯの状
態を生成することが出来なかった。これは、入力ポイン
タと出力ポインタが一致する状況として、ＦＩＦＯが空
である場合と、ＦＩＦＯが一杯である場合の２通りの場
合がありうるからである。

【００５１】（第２の実施の形態）本実施の形態は、図
２に示すＦＩＦＯ回路の入力ポインタ、出力ポインタの
クロック乗換え回路１０６１、１０６２として、図３に
示すプロテクテッド・ハンドシェイク回路を利用するも
のである。

【００５２】図３に、このプロテクテッド・ハンドシェ
イク回路を示す。このプロテクテッド・ハンドシェイク
回路は、基本的なハンドシェイク回路のサービスラッチ
３０１の前及び禁止ラインの途中にＤタイプラッチ３０
３が挿入されている。そして、このＦＩＦＯの入力ポイ
ンタ、出力ポインタのクロック乗換え回路として、プロ
テクテッド・ハンドシェイク回路を利用して同期システ
ムの内部状態を保護することにより、相互に非同期な入
力クロック、出力クロックに対しても全く安全にＦＩＦ
Ｏを機能させることが可能となる。

【００５３】なおここに、相互に非同期な回路間のデー
タの授受を行うハンドシェイク回路の基本的なものやこ
の禁止ラインが送信システムに対して非同期等の問題点
があること等は、例えば「ＤｅｓｉｇｉｎｇＡＳＩＣ
Ｓ」トライエックス刊の１３０頁（第５章）の図
５．２、１３１頁の説明に記載されている等の言わば周
知の技術であるため、その説明は省略する。以上の他、
Ｄタイプラッチや後に記載するＴタイプラッチ等のＦ．
Ｆ．（フリップ・フロップ）の各型の特徴、長短も、例
えば上記書籍に記載されている言わば周知の技術である
ため、それらの説明も省略する。

【００５４】なおまた、図中３０４はリクエストラッチ
であり、ｃｋａ、ｃｋｂはクロック信号線である。ま
た、ｄａｔａａｖａｉｌａｂｌｅは出力せず、更に
ｒｅｑｕｉｎとｉｎｈｉｂｉｔはインバータを介
して接続されている。

【００５５】（第３の実施の形態）本実施の形態は、入
力ポインタ、出力ポインタのクロック乗換え回路とし
て、データ転送終了後すぐにリクエストラッチを使用す
ることが可能なＴタイプ・サービス・ラッチを持つハン
ドシェイク回路を利用するものである。

【００５６】図４に、このＴタイプ・サービス・ラッチ
３０５を持つハンドシェイク回路を示す。ＦＩＦＯの入
力ポインタ、出力ポインタのクロック乗換え回路とし
て、Ｔタイプ・サービス・ラッチを持つハンドシェイク
回路を用いることによって、相互に非同期な入力クロッ
ク、出力クロックに対して、先の第２の実施の形態のＦ
ＩＦＯ回路と比較した場合、クロックの乗り換えにおい
て、プロテクテッド・ハンドシェイク回路よりも安全性
には劣るかも知れないが、ＣＲＣチェックを行うと定め
られたプロトコルやＥＣＣによる誤り訂正を行う様な転
送の場合には、データの授受の際の誤りが検出あるいは
訂正されるので転送を高速化することが可能となり、ス
ループットに優れたものになる。

【００５７】（第４の実施の形態）本実施の形態は、入
力ポインタ、出力ポインタのクロック乗換え回路とし
て、送信側と受信側の両方にプロテクションラッチが組
み込まれたジェントルマン・アグリーメント回路を利用
するものである。

【００５８】図５に、このジェントルマン・アグリーメ
ント（紳士協定）回路を示す。ＦＩＦＯの入力ポイン
タ、出力ポインタのクロック乗換え回路として、この非
同期要素を有さないジェントルマン・アグリーメント回
路を用いることによって、ＦＩＦＯの他の部分も非同期
要素を有さないため、ＦＩＦＯ全体を同期要素のみによ
って実現することが可能となる。

【００５９】以上、本発明をその幾つかの実施の形態に
もとずいて説明してきたが、本発明はその趣旨を含む限
り何もこれらに限定されないのは勿論である。

【００６０】

【発明の効果】以上の説明で判るように、本発明によれ
ば、送信側と受信側とで相互にクロック周波数が相違す
る機器、システムでの接続用に使用されるＦＩＦＯ回路
において、データの転送の必要が生じた際には転送レー
トが高く、入力制御及び出力制御に対してディップステ
ィックを提供でき、しかも回路規模が小さい物を提供す
ることができる。

【図面の簡単な説明】

【図１】従来技術の、クロック周波数が相違する機器
間の接続、データの入出力に使用されるＦＩＦＯ回路全
体の構成図である。

【図２】本発明に係るＦＩＦＯ回路の第１の実施の形
態の全体構成図である。

【図３】本発明に係るＦＩＦＯ回路の第２の実施の形
態の要部、プロテクテッド・ハンドシェイク回路の構成
図である。

【図４】本発明に係るＦＩＦＯ回路の第３の実施の形
態の要部、Ｔタイプ・サービス・ラッチを有するハンド
シェイク回路の構成図である。

【図５】本発明に係るＦＩＦＯ回路の第４の実施の形
態の要部、ポーリング回路の構成図である。

【符号の説明】

１００１入力クロック端子１０１１ディップスティック（入力クロック同期）端
子１０２１入力要求端子１０３１入力データ端子１０４１入力ポインタ生成回路（実施の形態）１０６１クロック乗り換え回路（入力側）１０７１減算器（入力側）１０９１入力許可１００２出力クロック端子１０１２ディップスティック（出力クロック同期）端
子１０２２出力要求端子１０３２出力データ端子１０４２出力ポインタ生成回路１０５２入力ポインタ生成回路（従来技術）１０６２クロック乗り換え回路（出力側）１０７２減算器（出力側）１０８１入力ポインタ１０８２出力ポインタ１０９入力許可端子１１０クロック乗り換え回路１１１０比較器１１２デュアルポートメモリ１１８インバータ２００従来のＦＩＦＯ回路２１０実施の形態のＦＩＦＯ回路２０１従来の入力制御回路２１１実施の形態の入力制御回路２０２出力制御回路３０１サービスラッチ３０２禁止ライン３０３Ｄタイプラッチ３０４リクエストラッチ３０５Ｔタイプ・サービスラッチ３０６プロテクションラッチ

Claims

【特許請求の範囲】

【請求項１】デュアルポートメモリと、入力クロックに同期した入力ポインタを生成する入力ポ
インタ生成回路と、前記入力ポインタ生成回路によって生成された入力ポイ
ンタを出力クロックに同期させる出力側用クロック乗換
え回路と、出力クロックに同期した出力ポインタを生成する出力ポ
インタ生成回路と、前記出力ポインタ生成回路によって生成された出力ポイ
ンタを入力ポインタに同期させる入力側用クロック乗換
え回路と、上記入力クロック同期の入力ポインタと上記入力クロッ
ク同期の出力ポインタから入力クロック同期のＦＩＦＯ
状態を生成する入力クロック同期ＦＩＦＯ状態生成回路
と、上記出力クロック同期の入力ポインタと上記出力クロッ
ク同期の出力ポインタから出力クロックに同期したＦＩ
ＦＯ状態を生成する出力クロック同期ＦＩＦＯ状態生成
回路と、前記入力クロック同期ＦＩＦＯ状態生成回路の指示のも
とで前記デュアルポートメモリにデータを入力する入力
部と、前記出力クロック同期ＦＩＦＯ状態生成回路の指示のも
とで前記デュアルポートメモリからデータを出力する出
力部とを有していることを特徴とするＦＩＦＯ回路。
【請求項２】前記クロック乗換え回路は、プロテクテッド・ハンドシェイク回路を用いていること
を特徴とする請求項１記載のＦＩＦＯ回路。
【請求項３】前記クロック乗換え回路は、Ｔタイプ・サービス・ラッチを持つハンドシェイク回路
を用いていることを特徴とする請求項１記載のＦＩＦＯ
回路。
【請求項４】前記クロック乗換え回路は、ジェントルマン・アグリーメントとして知られるポーリ
ング回路を用いていることを特徴とする請求項１記載の
ＦＩＦＯ回路。
【請求項５】前記クロック乗換え回路は、その要求信号が禁止信号の反転から生成される回路であ
ることを特徴とする請求項１記載のＦＩＦＯ回路。
【請求項６】前記入力ポインタ生成回路及び出力ポイ
ンタ生成回路は各々、ＦＩＦＯでアドレッシングされるメモリの語数が２＾ｎ
であるとき、（ｎ＋１）ビットのポインタを計算するデ
ィップスティック対応型のものであることを特徴とする
請求項１、請求項２、請求項３、請求項４若しくは請求
項５記載のＦＩＦＯ回路。
【請求項７】前記入力クロック同期ＦＩＦＯ状態生成
回路は、ＦＩＦＯでアドレッシングされるメモリの語数が２＾ｎ
であるとき、入力クロック同期のＦＩＦＯ状態を入力ク
ロック同期の出力ポインタから入力クロック同期の入力
ポインタを減じて得られた（ｎ＋１）ビットの値の最上
位ビットを反転することによって求めるものであり、前記入力クロック同期ＦＩＦＯ状態生成回路は、ＦＩＦＯでアドレッシングされるメモリの語数が２＾ｎ
であるとき、出力クロック同期のＦＩＦＯ状態を出力ク
ロック同期の入力ポインタから出力クロック同期の出力
ポインタを引くことによって求めるものであることを特
徴とする請求項６記載のＦＩＦＯ回路。
【請求項８】前記デュアルポートメモリへの入力部と
出力部は、ＦＩＦＯでアドレッシングされるメモリの語数が２＾ｎ
であるとき、上記入力ポインタと上記出力ポインタの値
が一致したのを検出することによってＦＩＦＯ状態を生
成することを特徴とする請求項６記載のＦＩＦＯ回路。