KR19990079258A - 엘디디형 다결정 규소 박막 트랜지스터 및 그 제조 방법 - Google Patents
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Abstract
투명한 절연 기판 위에 게이트 금속막을 증착한 후 패터닝하여 게이트 전극을 형성한다. 그 위에 게이트 절연막과 수소화된 비정질 규소층을 차례로 적층한 후, 그 위에 고분자막을 코팅한다. 이 때, 고분자막으로는 양성 감광제를 사용하고 두께는 1μm 이상이 되도록 코팅한다. 다음, 게이트 전극을 마스크로 하여 고분자막에 백 노광을 실시한 후, 패터닝하여 고분자막 패턴을 형성한다. 다음, 고분자막 패턴을 젤화하여 게이트 전극의 양쪽으로 흘러내리게 한 후, n+ 이온을 도핑한다. 이 때, 비정질 규소층을 더 덮게 되는 고분자막 패턴의 폭은 0.8μm 이하가 되도록 한다. 다음, 고분자막 패턴을 제거한 후, 레이저 어닐링을 하여 도핑된 이온의 활성화와 비정질 규소의 결정화가 동시에 진행되도록 한다. 그 위에 절연막을 적층한 후, 패터닝하여 접촉구를 형성한 후, 접촉구를 통하여 다결정 규소층과 연결되는 소스 및 드레인 전극을 형성한다.
이와 같이, 고정밀 사진 식각 공정을 실시하지 않고도 원하는 폭의 LDD 영역을 형성할 수 있으며, LDD 영역과 n+ 도핑 영역간에 계단 접합이 형성되지 않아 누설 전류를 줄일 수 있다. 또한, 한 번의 어닐링으로 비정질 규소층의 결정화와 도핑된 이온의 활성화를 동시에 진행함으로써, 공정을 단순화시킬 수 있다.
Description
본 발명은 박막 트랜지스터 및 그 제조 방법에 관한 것으로서, 더욱 상세하게는 엘디디형 다결정 규소 박막 트랜지스터 및 그 제조 방법에 관한 것이다.
다결정 규소 박막 트랜지스터는 채널층으로 다결정 규소를 비정질 규소 대신 사용한다.
다결정 규소는 정렬된 원자 구조가 없는 비정질 규소와는 달리 결정립(grain) 내에서는 완전하게 정렬된 원자 구조를 가지므로, 비정질 규소의 이동도보다 100배 정도의 높은 이동도를 갖는다. 따라서, 다결정 규소 박막 트랜지스터 액정 표시 장치는 높은 이동도로 인해 채널의 폭(width)과 길이(length)를 감소시킬 수 있는 장점을 가지고 있으며, 특히, 구동 회로의 내장이 가능하여 소형 패키지(package)가 가능하고 공정 마진을 높일 수 있다.
그러나, 다결정 규소 박막 트랜지스터는 누설 전류(leakage current)가 커서, 온/오프 전류비가 낮아지는 단점이 있어, 이것을 극복하기 위하여 오프셋(offset) 또는 LDD(lightly doped drain) 구조를 적용한다.
그런데, 누설 전류가 커지는 것을 방지하기 위해 형성하는 LDD 영역의 폭은 1μm 이하여야 한다. LDD 영역의 폭이 너무 크면 반대로 온 전류(Ion)가 너무 작아지기 때문이다.
한편, 종래 기술에 따른 상부 게이트형 박막 트랜지스터의 제조 방법에서는 다결정 규소층과 게이트 절연막을 형성한 다음, 그 위에 게이트 전극을 형성한다. 다음, 형성한 게이트 전극을 마스크로 하여 다결정 규소층에 n- 이온을 주입한 후, 금속막을 증착하고 패터닝하여 n+ 이온을 도핑하기 위한 마스크를 형성하고 n+ 이온을 도핑한다.
그런데, 이와 같은 종래 기술에 따른 박막 트랜지스터 제조 방법에서 1μm 이하의 LDD 영역을 형성하기 위해서는, n+ 이온 도핑을 위한 마스크를 제조하는 과정에서 고정밀 사진 식각 공정을 필요로 한다. 즉, 금속막 패턴이 게이트 전극 양쪽의 게이트 절연막 부분을 1μm 이하로 덮도록 형성해야 하는 것이다. 그러나, 이와 같은 고정밀 사진 식각 공정에서 형성되는 패턴 폭의 오차는 1μm보다 크며, 이에 따라, 실제로는 LDD 영역의 폭을 1μm보다 크게 설계해야 하며, 결과적으로, LDD의 폭이 정확하게 형성하지 못하고 있다.
본 발명이 이루고자 하는 과제는 공정이 단순하고 용이하게 제조할 수 있는 다결정 규소 박막 트랜지스터 및 그 제조 방법에 관한 것이다.
도 1은 본 발명의 실시예에 따른 다결정 규소 박막 트랜지스터를 도시한 단면도이고,
도 2a 내지 도 2g는 본 발명의 실시예에 따른 다결정 규소 박막 트랜지스터의 제조 방법을 순서대로 도시한 단면도이다.
이러한 문제점을 해결하기 위하여 본 발명에서는 먼저, 절연 기판 위에 게이트 전극을 형성한 후, 그 위에 게이트 절연막과 수소화된 비정질 규소층을 차례로 적층한다. 다음, 그 위에 젤화가 가능한 감광성 고분자막을 코팅한 후, 패터닝하여 고분자 패턴을 형성한다. 다음, 고분자막을 가열, 젤(gel)화하여 게이트 전극의 양쪽으로 흐르도록 한 후, 고분자막을 마스크로 하여 n+ 이온을 도핑한다. 다음, 고분자막을 제거한 다음, 레이저로 어닐링을 하여 비정질 규소층을 결정화하는 동시에 도핑된 이온을 활성화시킨다.
고분자막으로는 양성 감광막을 사용하는 것이 바람직하며, 더욱 상세하게는 PFCB, PI, SOG 등을 사용할 수 있다. 또한, 고분자막 패터닝시에는 게이트 전극을 마스크로 하여 백 노광을 실시할 수 있다. n+ 이온으로는 포스핀(phosphine)계를 사용하는 것이 바람직하며, 고분자막 패턴이 흘러 내려 비정질 규소층을 더 덮게 되는 폭은 0.8μm 이하가 되도록 하는 것이 바람직하다. 그 밖에 그 위에 절연막을 증착한 후, 패터닝하여 다결정 규소층의 일부를 노출시키는 접촉구를 형성하고, 그 위에 금속막을 적층한 후, 패터닝하여 소스 및 드레인 전극을 형성하는 단계를 포함할 수 있다.
이와 같은 박막 트랜지스터 제조 방법에서는 고정밀 사진 식각 공정을 하지 않고 LDD 영역을 형성할 수 있으며, LDD 영역 n+ 도핑 영역 사이에 계단 접합(abrupt junction)이 형성되지 않아 누설 전류를 더욱 낮출 수 있다.
그러면, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 도면을 참고로 하여 본 발명의 실시예에 대하여 상세히 설명한다.
도 1은 본 발명의 실시예에 따른 하부 게이트형 다결정 규소 박막 트랜지스터를 도시한 단면도이고, 도 2a 내지 도 2g는 도 1에 도시한 다결정 규소 박막 트랜지스터의 제조 방법을 순서대로 도시한 단면도이다.
먼저, 도 1을 참고로 하여 본 발명의 실시예에 따른 다결정 규소 박막 트랜지스터의 구조에 대하여 설명한다.
투명 절연 기판(30) 위에 게이트 전극(40)이 형성되어 있고, 그 위에 게이트 절연막(50)과 다결정 규소층(60)이 차례로 적층되어 있다. 다결정 규소층(60)은 게이트 전극(40) 상부에 위치한 채널 영역(72), 채널 영역(72)을 중심으로 양쪽에 위치하는 LDD 영역(70), LDD 영역(70) 양쪽에 위치한 n+ 도핑 영역(71)으로 이루어진다. 이 때, LDD 영역의 경계 영역에서의 이온 농도는 n+ 도핑 영역으로 갈수록 점차 증가하도록 형성되어 있다. 그 위에 n+ 도핑 영역(71)의 일부를 노출시키는 접촉구를 가지는 절연막(90)이 형성되어 있고, 그 위에 소스 및 드레인 전극(91, 92)이 형성되어 접촉구를 통하여 n+ 도핑 영역(71)과 연결되어 있다.
다음, 도 2a 내지 도 2g를 참고로 하여 위와 같은 구조의 다결정 규소 박막 트랜지스터를 제조하는 방법에 대하여 상세히 설명한다.
먼저, 도 2a에 도시한 바와 같이, 투명한 절연 기판(100) 위에 게이트 금속막을 증착한 후 패터닝하여 게이트 전극(110)을 형성한다. 그 위에 도 2b에 도시한 바와 같이, SiO2를 증착하여 게이트 산화막(120)을 형성한 후 그 위에 수소화된 비정질 규소층(130)을 적층한다. 다음, 도 2c에 도시한 것처럼, 그 위에 감광성 고분자막(140)을 코팅한 후, 별도의 마스크를 사용하지 않고 게이트 전극(110)을 마스크로 하여 백 노광(150)을 실시한다.
이 때, 고분자막(140)은 높은 온도에서 가열하였을 때, 젤화가 가능한 양성 감광제를 사용하며, 더욱 상세하게는, 양성 감광제인 PFCB(perfluorocyclobutene), PI(polyimide) 또는 SOG(spin on glass) 등을 사용하는 것이 바람직하다. 또한, 고분자막(140)은 후속 공정에서 비정질 규소층(130)을 덮어 LDD 영역의 폭을 결정하게 되므로 형성되는 고분자막(140)의 두께는 1μm 이상이 되도록 한다. 다음, 도 2d에 도시한 바와 같이, 고분자막(140)을 패터닝하여 감광된 부분을 제거하여 고분자막 패턴(141)을 형성한 후, 도 2e에 도시한 것처럼, 고분자막 패턴(141)을 소프트닝시키는 온도, 즉, 기판 전이 온도(glass trasition temperature) 근처에서 젤화하여 유동성이 생긴 녹은 고분자막(141)이 게이트 전극 바깥쪽으로 흘러 내리도록 한다. 이 때, 고분자막(141)이 흘러 내려 비정질 규소층(130)을 더 덮게 되는 폭은 0.8μm 이하가 되도록 한다. 다음, 고분자막(141)을 마스크로 하여 포스핀(phosphine) 계열의 n+ 이온(160)을 도핑하는데, 이 때, 고분자막(141)으로 덮여 있는 부분에서는 n+ 이온(160)이 고분자막(141)에 다량 흡수되고 하부의 비정질 규소층(130)에는 소량만 도핑됨으로써, n+ 도핑 영역(171)과 함께 n- 영역인 LDD 영역(170)이 동시에 형성된다. n+ 도핑 영역의 이온 도즈(dose)는 1015atoms/cm2, n- 도핑 영역의 이온 도즈는 1012atoms/cm2로 형성한다.
다음, 도 2f에서 볼 수 있는 바와 같이, 고분자막(141)을 제거한 후, 수소화된 비정질 규소층(130)을 레이저 어닐링(180)한다. 이 때, 비정질 실리콘(130)을 결정화시키기 위하여 높은 온도로 어닐링을 하므로, 도핑된 이온이 활성화되는 동시에 이온의 확산이 일어난다. 따라서, LDD 영역과 n+ 도핑 영역간의 이온 농도가 점차적으로 변화하게 되므로, 계단 접합(abrupt junction)의 형성이 억제된다.
다음, 도 2g에 도시한 바와 같이, 절연막(190)을 증착한 후 패터닝하여 다결정 규소층(120)의 일부인 n+ 도핑 영역(171)을 노출시키는 접촉구를 형성하고, 그 위에 금속막을 증착한 후, 패터닝하여 접촉구를 통하여 다결정 규소층(120)과 연결되는 소스 및 드레인 전극(210, 220)을 형성한다.
이러한 방법은 n+형 다결정 규소 박막 트랜지스터 뿐만 아니라 p+형 다결정
규소 박막 트랜지스터에도 적용이 가능하며, 액정 표시 장치 등에 적용될 수 있다.
위에서 언급한 바와 같이, 고정밀의 사진 식각 공정을 실시하지 않더라도, 이온 도핑시 사용되는 마스크인 고분자막을 젤화하여 게이트 전극 양쪽으로 흘러내리게 하여 비정질 규소층을 더 덮게 하는 방법을 사용하여 원하는 폭의 LDD 영역을 얻을 수 있으며, LDD 영역에 도핑되는 이온을 흡수하는 고분자막의 두께가 점차적으로 변화하므로 LDD 영역의 이온 농도도 점차적으로 변화하게 되어 이온 농도가 급격히 변화하여 형성되는 계단 접합의 형성을 방지할 수 있다. 또한, 고분자막 노광시 게이트 전극을 마스크로 사용하여 별도의 마스크가 필요하지 않으며, n+ 이온 도핑 후 레이저 어닐링을 함으로써, 추가로 이온 활성화 공정을 실시하지 않아도 되므로 공정을 단순화시킬 수 있다.
Claims (11)
- 투명 절연 기판 위에 형성되어 있는 게이트 전극,상기 게이트 전극을 덮고 있는 게이트 절연막,상기 게이트 절연막에 형성되어 있으며 상기 게이트 전극의 상부에 형성되어 있는 채널과 상기 채널 양쪽에 형성되어 있는 n+ 영역과 상기 n+ 영역 옆에 게이트 전극쪽으로 형성되어 있는 n- 영역을 포함하는 다결정 규소층,상기 다결정 규소층 위에 형성되어 있으며 상기 다결정 규소층의 일부를 노출시키는 접촉구를 가지고 있는 절연막,상기 절연막 위에 형성되어 있으며, 상기 접촉구를 통하여 상기 다결정 규소층과 연결되는 소스 및 드레인 전극을 포함하며,상기 n- 영역의 경계 영역에서의 이온 농도가 n+ 영역으로 갈수록 점차적으로 증가하는 엘디디형 다결정 규소 박막 트랜지스터.
- 투명 절연 기판 위에 게이트 전극을 형성하는 단계,게이트 절연막과 비정질 규소층을 차례로 적층하는 단계,상기 비정질 규소층을 패터닝하는 단계,젤화가 가능한 감광성 고분자막을 코팅하는 단계,상기 고분자막을 패터닝하여 고분자 패턴을 상기 게이트 전극 상부에 형성하는 단계,상기 고분자 패턴을 젤화하여 상기 게이트 전극의 양쪽으로 흘러내리게 하는 단계,상기 고분자 패턴을 마스크로 하여 상기 비정질 규소층에 이온 도핑을 하는 단계,상기 고분자 패턴을 제거하는 단계,레이저 어닐링을 하는 단계,를 포함하는 엘디디형 다결정 규소 박막 트랜지스터의 제조 방법.
- 제2항에서,상기 고분자막은 상기 게이트 전극을 마스크로 사용하여 백 노광하여 패터닝하는 박막 트랜지스터의 제조 방법.
- 제2항에서,상기 고분자막은 양성 감광제로 이루어지는 박막 트랜지스터의 제조 방법.
- 제4항에서.상기 양성 감광제는 PFCB, PI, SOG 중 하나인 박막 트랜지스터의 제조 방법.
- 제2항에서,상기 고분자막은 1μm 이상의 두께로 코팅하는 박막 트랜지스터의 제조 방법.
- 제6항에서,상기 고분자막 패턴은 상기 게이트 전극의 양쪽으로 0.8μm 이하로 흘러내리도록 하는 박막 트랜지스터의 제조 방법.
- 제7항에서,상기 이온은 n+ 이온으로 도핑하는 박막 트랜지스터의 제조 방법.
- 제8항에서,상기 n+ 이온으로 포스핀계를 도핑하는 박막 트랜지스터의 제조 방법.
- 제9항에서,상기 어닐링을 한 후 그 위에 절연막을 적층한 후, 패터닝하여 상기 비정질 규소층의 일부를 노출시키는 접촉구를 형성하는 단계를 더 포함하는 박막 트랜지스터의 제조 방법.
- 제10항에서,상기 접촉구를 형성한 후 상기 규소층과 연결되는 소스 및 드레인 전극을 형성하는 단계를 더 포함하는 박막 트랜지스터의 제조 방법.
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1998
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