KR19990057366A - 반도체 소자의 형성방법 - Google Patents

반도체 소자의 형성방법 Download PDF

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Abstract

본 발명은 반도체소자의 형성 방법에 관한 것으로, 본 발명에서는 하부 전도체패턴(비트라인)의 다자인을 약간 변형하고, 중간 평탄화절연막과 식각선택비가 큰 절연막으로 전도체(비트라인)를 감싸은 뒤에 평탄화시키기 위한 절연층과 저장전극 콘택마스크 공정없이 전면적 식각으로 저장전극 콘택을 형성하도록한 것이다.

Description

반도체 소자의 형성방법
본 발명은 반도체소자의 형성방법에 관한 것으로서, 보다 상세하게는 반도체제조중 콘택 형성시에 하부에 패턴이 되어 있는 전도체와의 절연이 안정되도록 하므로써 반도체소자의 고집적화에 적합하도록한 반도체소자의 형성방법에 관한 것이다.
종래 기술에 따른 반도체소자의 형성방법을 도 1을 참조하여 설명하면 다음과 같다.
도 1 은 종래 기술에 따른 반도체소자의 형성방법을 설명하기 위한 소자의 단면도이다.
먼저, 반도체기판(1)상에 활성영역과 필드영역을 정의해 주기 위해 소자분리산화막(2)을 형성하고, 상기 반도체기판(1)의 활성영역상에 폴리실리콘막을 증착한 후, 이를 식각공정을 통해 선택적으로 제거하여 반도체기판(1)과 접촉되는 폴리실리콘층 패턴으로된 전극패드(3)를 형성한다.
이어서, 상기 전체 구조의 노출된 표면상에 평탄화시키기 위한 제1 평탄화절연막(4)을 형성한다.
그다음, 상기 제1 평탄화산화막(4)상에 폴리실리콘막(5)과 실리사이드막(6) 및 질화막(7)을 순차적으로 형성하고, 이 막들을 사진 식각공정에 의해 선택적으로 제거하여 마스크 절연막인 질화막(7) 패턴과 중첩되어 있는 폴리실리콘막(5) 패턴과 실리사이드막(6) 패턴으로된 비트라인을 형성한다.
이어서, 상기 전체 구조의 표면상에 평탄화시키기 위한 제2 평탄화절연막(8)을 형성하고, 상기 제2 평탄화절연막(8)과 그 하부에 형성된 제1 평탄화절연막(4)을 선택적으로 제거하여 상기 전극패드(3)의 상부 표면을 노출시키는 콘택홀(9)을 형성한다.
그다음, 상기 전체 구조의 노출된 표면상에 산화막을 증착하고 , 이를 이방성식각하여 상기 콘택홀(9)의 측벽에 산화막스페이서(10)을 형성한 후, 상기 콘택홀(9)을 통하여 전극패드(3)와 접촉되는 도전층 패턴으로된 저장전극(11)를 형성한다.
상기한 바와같이, 종래 기술에 따른 반도체소자의 형성방법은 콘택 형성시 전도체간의 절연이 되도록하는 마스크 공정시에 전도체간의 정렬과 콘택 스페이서 또는 경사지는 식각 등을 적용하게 되는데, 콘택 하부의 활성영역과의 정렬 여유도가 작아 오정렬에 의한 전기적 특성 저하가 발생하는 문제점이 있다.
이에, 본 발명은 상기 종래 기술의 문제점을 해결하기 위하여 안출한 것으로서, 반도체 소자의 제조 공정을 단순화시켜 반도체소자의 고집적화에 적합하도록한 반도체 소자의 형성방법을 제공함에 그 목적이 있다.
도 1 은 종래 기술에 따른 반도체소자의 형성방법을 설명하기 위한 소자의 단면도.
도 2 은 본 발명에 따른 반도체소자의 형성방법을 설명하기 위한 소자의 비트라인 레이아웃도.
도 3A 내지 도 3D 은 도 2의 선 Ⅰ-Ⅰ에 따른 소자의 제조 공정도.
도 4 은 도 3B 공정시의 도2의 선 Ⅱ-Ⅱ에 따른 단면도.
도 5는 도2의 선 Ⅲ-Ⅲ에 따른 단면도.
< 도면의 주요부분에 대한 부호의 설명>
21 : 실리콘 기판 22 : 소자분리막
23 : 전극패드 24 : 평탄화절연막
25 : 폴리실리콘 26 : 실리사이드막
27 : 질화막 28 : 비트라인스페이서
29 : 저장전극콘택 30 : 저장전극
32 : 게이트산화막 33 : 게이트폴리실리콘
34 : 게이트실리사이드 35 : 마스크옥사이드
37 : 비트라인콘택
상기 목적을 달성하기 위한 본 발명에 따른 반도체소자의 형성방법은, 반도체기판의 일정부분에 소자분리산화막을 형성하는 공정과, 상기 반도체기판 상에 게이트절연막과 게이트전극 및 워드라인스페이서를 구비하는 모스전계효과 트랜지스터(Metal Oxide Semiconductor Field Effect Transistor; 이하 MOS FET라 칭함)를 형성하는 공정과, 상기 반도체기판에서 비트라인콘택과 저장전극 콘택이 형성되는 지역상에 전극패드를 형성하는 공정과, 상기 전체 구조의 상부에 제1 평탄화 절연막을 형성하는 공정과, 상기 평탄화 절연막을 선택적으로 제거하여 비트라인 콘택을 형성하는 공정과, 상기 평탄화 절연막상에 비트라인을 형성하는 공정과, 상기 비트라인측면에 비트라인스페이서를 형성하는 공정과, 상기 비트라인스페이서와 상기 비트라인의 상부면을 마스크로 상기 평탄화 절연막을 상기 전극패드의 상부가 노출되도록 선택적으로 제거하여 저장전극 콘택홀을 형성하는 공정과, 상기 저장전극 콘택홀을 통하여 전극패드와 접촉되는 저장전극를 형성하는 공정을 포함하여 구성됨을 그 특징으로한다.
이하, 본 발명에 따른 반도체소자의 형성방법을 첨부된 도면을 참조하여 상세하게 설명한다.
도 2 은 본 발명에 따른 반도체소자의 형성방법을 설명하기 위한 소자의 비트라인 레이아웃도이다.
도 2 에 도시된 바와같이, Ⅰ-Ⅰ 지역의 비트라인간의 공간은 저장전극 콘택이 형성되는 부분이고, Ⅱ-Ⅱ 지역의 비트라인간의 간격은 좁아서 질화막 스페이서가 채워지는 부분이다.
도 3A 내지 도 3D는 도 2의 선 Ⅰ-Ⅰ에 따른 소자의 제조 공정도이다.
먼저, 반도체기판(21)상에 활성영역과 필드영역을 정의해 주기 위해 소자분리산화막(22)을 형성하고, 상기 반도체기판(21)에서 상부 전극과의 콘택으로 예정되어있는 활성영역상에 폴리실리콘막 패턴으로된 전극패드(23)를 형성한 후, 상기 전체 구조의 노출된 표면상에 평탄화시키기 위한 제1 평탄화절연막(24)을 형성한다.
그다음, 상기 제1 평탄화산화막(24)상에 폴리실리콘막(25)과 실리사이드막(26) 및 질화막(27)을 순차적으로 형성하고, 이 막들을 비트라인용 마스크를 이용한 식각공정에 의해 선택적으로 제거하여 마스크 절연막인 질화막(27)과 중첩되어있는 폴리실리콘막(25) 패턴와 실리사이드막(26) 패턴으로된 비트라인 패턴을 형성한다. (도3A 참조).
그후, 상기 전체 구조의 노출된 표면상에 질화막을 약 1000∼5000 Å 으로 증착하고, 상기 질화막을 상기 비트라인의 측벽에만 남도록 전면적으로 식각하여 비트라인스페이서(28)을 형성한다. (도 3B 참조).
그다음 상기 셀영역만 열어 주는 마스크(도시되지 않음) 공정을 실시한후, 상기 비트라인 스페이서(28)와 질화막(27) 패턴을 식각 베리어로 하여 노출되어있는 제1 평탄화절연막(24)을 식각하여 상기 전극패드(23)의 상부 표면을 노출시키는 저장전극용 콘택홀(29)을 형성한다. 이때, 주변회로지역은 셀영역만 열어 주는 마스크 공정으로 식각되지 않는다. (도 3C 참조).
그후, 상기 콘택홀(29)을 통하여 전극패드(23)와 접촉되는 폴리실리콘등의 도전층 패턴으로된 저장전극(30)을 형성한다. (도 3D 참조).
도4는 도3B 공정에서의 도 2의 선 Ⅱ-Ⅱ에 따른 단면도로서, 콘택이 형성되지 않는 지역의 비트라인의 스페이스를 좁게 하므로 두껍게 증착된 질화막은 비트라인의 스페이싱 간격을 메꾸어 준다.
또한 도 5는 도 3D 와 동일한 공정이 완료된 후의 단면도로서, 실리콘기판위에 형성된 소자분리산화막, 게이트, 전극패드, 비트라인 콘택이 나타나고, 비트라인이 길게 잘린 형태이다.
상기에서 설명한 바와같이, 본 발명에 따른 반도체소자의 형성방법은 반도체장치의 제조공정이 집약되어감에 따라 전도체간의 안정된 절연이 요구됨을 감안하여, 전도체간의 안정된 절연뿐만 아니라 저장전극 콘택 마스크 공정을 단순화하여 마스크 공정의 재 작업율을 줄이므로써 생산성을 높일 수 있는 이점이 있다.

Claims (5)

  1. 반도체기판의 일정부분에 소자분리산화막을 형성하는 공정과,
    상기 반도체기판 상에 게이트절연막과 게이트전극 및 워드라인스페이서를 구비하는 MOS FET를 형성하는 공정과,
    상기 반도체기판에서 비트라인콘택과 저장전극 콘택이 형성되는 지역상에 전극패드를 형성하는 공정과,
    상기 전체 구조의 상부에 제1 평탄화 절연막을 형성하는 공정과,
    상기 평탄화 절연막을 선택적으로 제거하여 비트라인 콘택을 형성하는 공정과,
    상기 평탄화 절연막상에 비트라인을 형성하는 공정과,
    상기 비트라인측면에 비트라인스페이서를 형성하는 공정과,
    상기 비트라인스페이서와 상기 비트라인의 상부면을 마스크로 상기 평탄화 절연막을 상기 전극패드의 상부가 노출되도록 선택적으로 제거하여 저장전극 콘택홀을 형성하는 공정과,
    상기 저장전극 콘택홀을 통하여 전극패드와 접촉되는 저장전극 저장전극를 형성하는 공정을 포함하여 반도체소자의 형성방법
  2. 제 1 항에 있어서, 상기 전극패드는 약 2000 Å 이상의 폴리실리콘으로 형성하는 것을 특징으로하는 반도체소자의 형성방법.
  3. 제1항에 있어서, 상기 비트라인은 상기 폴리실리콘과 실리사이드막의 적층 구조로 형성하는 것을 특징으로하는 반도체소자의 형성방법.
  4. 제1항에 있어서, 상기 비트라인의 상부에 마스크 절연막이 적층되어있는 구조로 형성하는 것을 특징으로하는 반도체소자의 형성방법.
  5. 제4항에 있어서, 상기 질화막은 약 1000 ∼ 5000Å 이상 증착하여 셀영역내에서 저장전극 콘택이 형성되는 부분이외의 비트라인 사이가 메꾸어지도록 하는 것을 특징으로하는 반도체소자의 형성방법.
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