KR100200310B1 - 반도체 소자의 제조방법 및 콘택홀 형성방법 - Google Patents
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Abstract
본 발명은 반도체소자의 제조방법 및 콘택홀 형성방법에 관한 것으로, 상기 반도체기판 상부에 워드라인을 형성한 다음, 상기 반도체기판 노출부분에 완충층을 형성하고 상기 반도체기판의 전체표면상부에 식각장벽층을 형성한 다음, 상기 반도체기판의 전체표면상부를 평탄화시키는 평탄화 절연층을 형성하고, 상기 반도체기판의 불순물 접합층을 노출시키는 자기정렬적인 콘택식각공정으로 비트라인 콘택홀과 캐패시터 콘택홀을 동시에 형성한 다음, 상기 비트라인 콘택홀에 접속되는 비트라인을 형성하되, 상측에 마스크 산화막이 형성되며 측벽에 절연막 스페이서가 형성되어 캐패시터와 절연특성을 향상시키고, 상기 캐패시터 콘택홀을 매립하는 캐패시터를 형성함으로써 공정을 단순화시키고, 상기 식각장벽층인 질화막이 상기 반도체기판에 직접 접촉하지 않도록 하여 상기 질화막의 응력에 의한 소자의 특성열화를 방지할 수 있어 반도체소자의 특성 및 신뢰성을 향상시키고 반도체소자의 생산성을 향상시키며 그에 따른 반도체소자의 고집적화를 가능하게 하는 기술이다.
Description
제1a도 내지 제1d도는 본 발명의 실시예에 따른 반도체소자의 제조방법 및 콘택홀 형성방법을 도시한 단면도.
* 도면의 주요부분에 대한 부호의 설명
11 : 반도체기판 13 : 소자분리산화막
15 : 불순물 접합층 17 : 게이트 전극
19 : 제1마스크산화막 21 : 산화질화막
23 : 실리콘질화막 25 : 평탄화 절연층
27 : 제1감광막패턴 29 : 캐패시터 콘택홀
31 : 비트라인 콘택홀 33 : 제1다결정실리콘막
35 : 실리사이드막 37 : 제2감광막패턴
39 : 절연막 스페이서 41 : 제2다결정실리콘막
본 발명은 반도체소자의 제조방법 및 콘택홀 형성방법에 관한 것으로, 특히 비트라인 콘택홀과 캐패시터 콘택홀을 형성할 수 있는 마스크를 이용한 식각공정으로 비트라인 콘택홀과 캐패시터 콘택홀을 자기정렬적으로 동시에 형성하며, 후속공정으로 용이하게 비트라인과 캐패시터를 형성하여 공정을 단순화시킴으로써 반도체소자의 생산성을 향상시키며, 반도체소자의 특성 및 신뢰성을 향상시키고 그에 따른 반도체소자의 고집적화를 가능하게 하는 기술에 관한 것이다.
종래에는 자기 정렬형 콘택을 형성하기 위해서, 워드라인을 형성하고 스페이서를 형성한 다음, 전체표면상부에 일정두께의 산화막과 실리콘질화막을 증착하고 평탄화 절연층을 형성한 다음, 콘택홀을 형성하였다.
그러나, 콘택 식각공정시 상기 실리콘질화막 식각 후, 상기 산화막 식각공정은 상기 평탄화 절연층과 식각선택비 차이가 거의 없어 식각공정이 용이하지 않았다.
그리고, 자기정렬적인 콘택을 형성하기 위해서, 반도체기판에 바로 실리콘질화막을 증착하면 상기 반도체기판에 응력(stress)을 크게 유발시킴으로써 반도체소자의 특성 및 신뢰성을 저하시키고 그에 따른 반도체소자의 고집적화를 어렵게 하는 문제점이 있다.
따라서, 본 발명은 상기한 문제점을 해결하기 위하여, 자기 정렬적으로 콘택홀을 형성하되, 응력의 유발을 방지하고, 비트라인 콘택홀과 캐패시터 콘택홀을 동시에 형성하여 후속공정을 용이하게 하며 공정을 단순화시키는 반도체소자의 제조방법 및 콘택홀 형성방법을 제공하는데 그 목적이 있다.
이상의 목적을 달성하기 위해 본 발명에 따른 반도체소자의 제조방법의 특징은, 반도체기판에 불순물 접합층과 소자분리절연막을 형성하는 공정과, 상기 반도체기판 상부에 워드라인을 형성하는 공정과, 상기 반도체기판 노출부분에 완충층을 형성하는 공정과, 상기 반도체기판의 전체표면상부에 식각장벽층을 형성하는 공정과, 상기 반도체기판의 전체표면상부를 평탄화시키는 평탄화 절연층을 형성하는 공정과, 상기 반도체기판의 불순물 접합층을 노출시키는 자기정렬적인 콘택식각공정으로 비트라인 콘택홀과 캐패시터 콘택홀을 동시에 형성하는 공정과, 상기 반도체기판에 접속되는 제1도전층, 실리사이드막 및 마스크 산화막을 각각 소정두께 형성하는 공정과, 상기 마스크산화막, 실리사이드막 및 제1도전층을 순차적으로 식각하여 비트라인을 형성하되, 상기 평탄화 절연층을 노출시키는 공정과, 상기 비트라인 측벽에 절연막 스페이서를 형성하는 공정과, 상기 반도체기판의 전체표면상부에 제2도전층을 소정두께 형성하고, 후속공정으로 캐패시터를 형성하는 공정을 포함하는 것이다.
또한, 상기 목적을 달성하기 위해 본 발명에 따른 반도체소자의 콘택홀 형성방법의 특징은, 반도체기판에 불순물 접합층과 소자분리절연막을 형성하는 공정과, 상기 반도체기판 상부에 워드라인을 형성하는 공정과, 상기 반도체기판 노출부분에 완충층을 형성하는 공정과, 상기 반도체기판의 전체표면상부에 식각장벽층을 형성하는 공정과, 상기 반도체기판의 전체표면상부를 평탄화시키는 평탄화 절연층을 형성하는 공정과, 상기 반도체기판의 불순물 접합층을 노출시키는 자기정렬적인 콘택식각공정으로 비트라인 콘택홀과 캐패시터 콘택홀을 동시에 형성하는 공정을 포함하는 것이다.
이하, 첨부된 도면을 참고로 하여 본 발명을 상세히 설명하기로 한다.
제1a도 내지 제1d도는 본 발명의 실시예에 따른 반도체소자의 제조방법 및 콘택홀 형성방법을 도시한 단면도이다.
먼저, 반도체기판(11)에 소자분리 산화막(13)과 불순물 접합층(15)을 형성한다.
그리고, 상기 반도체기판(11) 상부에 게이트전극(15)을 형성하고, 상기 게이트전극(15) 상부에 제1마스크산화막(17)가 형성된 상태로 워드라인을 형성하고, 상기 워드라인 측벽에 워드라인 스페이서(18)을 형성한다.
그리고, 상기 불순물 접합층(15)이 노출된 반도체기판(11) 표면에 식각장벽층인 산화질화막(21)을 형성한다.
이때, 상기 산화질화막(21)은 질소가스분위기에서 상기 반도체기판(11)을 산화시켜 형성한 것으로, 후속공정으로 형성될 질화막(도시안됨)이 상기 반도체기판(11)에 직접 접촉되지 않도록 하는 완충층이다.
그 다음에, 전체표면상부에 실리콘질화막(23)을 일정두께 형성한다. (제1a도)
그리고, 전체표면상부를 평탄화시키는 평탄화 절연층(25)을 형성한다. 이때, 상기 평탄화 절연층(25)은 비.피.에스.지.(Boro Phospho Silicate Galss, 이하에서 BPSG라 함)와 같이 유동성이 우수한 절연물질로 형성한다.
그 다음에, 상기 평탄화 절연층(25) 상부에 제1감광막패턴(27)을 형성한다. 이때, 상기 제1감광막패턴(27)은 비트라인 콘택홀과 캐패시터 콘택홀을 형성할 수 있는 노광마스크(도시안됨)를 이용한 노광 및 현상공정으로 형성한다.
그리고, 상기 제1감광막패턴(27)을 마스크로하여 상기 평탄화 절연층(25), 실리콘질화막(23) 및 산화질화막(21)을 순차적으로 식각하여 캐패시터 콘택홀(29), 비트라인 콘택홀(31)을 동시에 형성한다.
이때, 상기 제1감광막패턴(27)을 이용한 식각공정은 각층 식각선택비 차이를 이용하여 실시한다. (제1b도)
그 다음에, 상기 제1감광막패턴(27)을 제거하고 전체표면상부에 제1다결정실리콘막(33)을 소정두께 형성한다. 그리고, 그 상부에 실리사이드막(35)를 증착하고, 상기 실리사이드막(35) 상부에 제2마스크산화막(36)을 형성한다.
그리고, 상기 제2마스크산화막(36) 상부에 비트라인마스크(도시안됨)를 이용한 노광 및 현상공정으로 제2감광막패턴(37)을 형성한다. 그리고, 상기 제2감광막패턴(37)을 마스크로하여 상기 평탄화 절연층(25)이 노출되도록 제2마스크산화막(36), 실리사이드막(35), 제1다결정실리콘막(33)을 순차적으로 식각한다.
이때, 상기 캐패시터 콘택홀(29)의 내부에 제1다결정실리콘막(33)이 남는다. (제1c도)
그 다음에, 상기 제2감광막패턴(37)을 제거하고, 상기 평탄화 절연층(25) 상부에 형성된 구조물 측벽에 절연막 스페이서(39)를 형성하여 비트라인을 형성한다.
이때, 상기 캐패시터 콘택홀(29)을 매립하는 제1다결정실리콘막(33)이 비트라인 형성공정시 식각되어 상기 콘택홀(29) 측벽에도 상기 절연막 스페이서(39)와 같이 스페이서가 형성될 수 있다.
그 다음에, 전체표면상부에 제2다결정실리콘막(41)을 일정두께 형성한다.
후속공정에서, 전하저장전극마스크(도시안됨)를 이용한 식각공정으로 전하저장전극(도시안됨)을 형성하고, 연속적인 후속공정으로 캐패시터를 형성할 수 있다.
이상에서 설명한 바와 같이 본 발명에 따른 반도체소자의 제조방법 및 콘택홀 형성방법은, 자기정렬적 비트라인 콘택홀과 캐패시터 콘택홀을 동시에 형성함으로써 비트라인과 캐패시터 형성공정을 단순화시키고, 상기 비트라인의 상부에 마스크 산화막을 형성하며, 상기 비트라인 측벽에 절연막 스페이서를 형성하여 상기 비트라인과 캐패시터의 절연특성을 향상시키고, 상기 자기정렬적인 콘택공정시 사용되는 실리콘질화막이 반도체기판에 접촉되지 않도록 완충층으로 산화질화막을 사용함으로써 질화막에 의한 응력을 완화시켜 소자의 특성열화를 방지한다. 이로 인하여, 본 발명은 반도체소자의 특성 및 신뢰성을 향상시키고, 반도체소자의 수율 및 생산성을 향상시키며 그에 따른 반도체소자의 고집적화를 가능하게 하는 잇점이 있다.
Claims (10)
- 반도체기판에 불순물 접합층과 소자분리절연막을 형성하는 공정과, 상기 반도체기판 상부에 워드라인을 형성하는 공정과, 상기 반도체기판 노출부분에 완충층을 형성하는 공정과, 상기 반도체기판의 전체표면상부에 식각장벽층을 형성하는 공정과, 상기 반도체기판의 전체표면상부를 평탄화시키는 평탄화 절연층을 형성하는 공정과, 상기 반도체기판의 불순물 접합층을 노출시키는 자기정렬적인 콘택식각공정으로 비트라인 콘택홀과 캐패시터 콘택홀을 동시에 형성하는 공정과, 상기 반도체기판에 접속되는 제1도전층, 실리사이드막 및 마스크 산화막을 각각 소정두께 형성하는 공정과, 상기 마스크산화막, 실리사이드막 및 제1도전층을 순차적으로 식각하여 비트라인을 형성하되, 상기 평탄화 절연층을 노출시키는 공정과, 상기 비트라인 측벽에 절연막 스페이서를 형성하는 공정과, 상기 반도체기판의 전체표면상부에 제2도전층을 소정두께 형성하고, 후속공정으로 캐패시터를 형성하는 공정을 포함하는 반도체소자의 제조방법.
- 제1항에 있어서, 상기 완충층은 산화질화막으로 형성하는 것을 특징으로 하는 반도체소자의 제조방법.
- 제1항 또는 제2항에 있어서, 상기 완충층은 질소가스분위기에서 상기 반도체기판을 산화시켜 산화질화막으로 형성하는 것을 특징으로 하는 반도체소자의 제조방법.
- 제1항에 있어서, 상기 식각장벽층은 실리콘질화막으로 형성하는 것을 특징으로 하는 반도체소자의 제조방법.
- 제1항에 있어서, 상기 자기정렬적인 콘택식각공정은 비트라인 콘택홀과 캐패시터 콘택홀을 형성할 수 있는 마스크를 이용하는 것을 특징으로 하는 반도체소자의 제조방법.
- 반도체기판에 불순물 접합층과 소자분리절연막을 형성하는 공정과, 상기 반도체기판 상부에 워드라인을 형성하는 공정과, 상기 반도체기판 노출부분에 완충층을 형성하는 공정과, 상기 반도체기판의 전체표면상부에 식각장벽층을 형성하는 공정과, 상기 반도체기판의 전체표면상부를 평탄화시키는 평탄화 절연층을 형성하는 공정과, 상기 반도체기판의 불순물 접합층을 노출시키는 자기정렬적인 콘택식각공정으로 비트라인 콘택홀과 캐패시터 콘택홀을 동시에 형성하는 공정을 포함하는 반도체소자의 콘택홀 형성방법.
- 제6항에 있어서, 상기 완충층은 산화질화막으로 형성하는 것을 특징으로 하는 반도체소자의 콘택홀 형성방법.
- 제6항 또는 제7항에 있어서, 상기 완충층은 질소가스분위기에서 상기 반도체기판을 산화시켜 산화질화막으로 형성하는 것을 특징으로 하는 반도체소자의 콘택홀 형성방법.
- 제6항에 있어서, 상기 식각장벽층은 실리콘질화막으로 형성하는 것을 특징으로 하는 반도체소자의 콘택홀 형성방법.
- 제6항에 있어서, 상기 자기정렬적인 콘택식각공정은 비트라인 콘택홀과 캐패시터 콘택홀을 형성할 수 있는 하나의 노광마스크를 이용하여 실시하는 것을 특징으로 하는 반도체소자의 콘택홀 형성방법.
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