KR19990055162A - 반도체 소자의 층간절연막 평탄화 방법 - Google Patents

Abstract

본 발명은 반도체소자의 층간절연막 평탄화 방법에 관한 것으로, 종래의 일반적인 층간절연막 평탄화 공정 진행시 라운딩특성으로 인해 셀 중심부와 가장자리간의 애스펙트비 차가 증가함으로써 발생하는 후속 현상/식각 공정의 어려움을 해결하기 위해 BPSG의 실리콘도핑 방지막인 MTO(BPSG에 비해 연마속도가 1/3 정도 느린 산화막)를 연마 정지층으로 이용하여 라운딩을 억제하여 셀 중심부와 가장자리간 애스펙트비 차를 감소시켜 후속 현상/식각 공정을 용이하게 하고, BPSG 증착량과 연마시간을 감소시켜 단위 시간당 생산성 향상과 소모재 소모 비용 감소를 도모한다.

Description

반도체 소자의 층간절연막 평탄화 방법

본 발명은 반도체소자의 층간절연막 평탄화 방법에 관한 것으로, 특히 종래의 일반적인 층간절연막 평탄화 공정 진행시 라운딩(rounding) 특성으로 인해 셀 중심부와 가장자리간의 애스펙트비 차가 증가함으로써 발생하는 후속 식각공정의 어려움을 해결하기 위해 BPSG의 실리콘도핑 방지막인 MTO(BPSG에 비해 연마속도가 1/3 정도 느린 산화막)를 연마 정지층으로 이용하여 라운딩을 억제하여 셀 중심부와 가장자리간 애스펙트비 차를 감소시켜 후속 현상/식각 공정을 용이하게 하고, BPSG 증착량과 연마시간을 감소시켜 단위 시간당 생산성 향상과 소모재 소모 비용 감소를 도모할 수 있는 방법에 관한 것이다. 종래의 일반적인 층간 절연막의 화학적 기계적 평탄화 방법은 BPSG의 실리콘도핑 방지막으로서 MTO를 형성하고 그 위에 층간절연막인 BPSG를 증착한 다음, 이를 열처리하고 화학적 기계적 평탄화 공정을 실시하여 층간 절연막을 형성하였다.

종래의 일반적인 워드 라인과 비트 라인간 절연막의 평탄화 방법을 도 1에 나타내었다. 도 1을 참조하면, 워드 라인(4)이 형성된 기판(1)상에 실리콘 도핑 방지층(5)을 형성하고, 그 위에 층간 절연막인 BPSG(6)을 형성한 다음, 화학적 기계적 연마에 의한 평탄화 공정을 진행하면, 셀 중심부(3)와 가장자리(2)간 애스펙트비 차가 증가하여 후속 현상/식각 공정 진행을 어렵게 한다. 예를 들면, 비트라인 콘택 형성을 위한 식각시 셀의 가장자리영역(2)에서 콘택의 과도식각(9)현상이 나타나게 된다. 즉, 화학적 기계적 평탄화 공정 진행 후, 셀 중심부와 가장자리 워드 라인 상부에 남아있는 절연막의 두께차가 커서 이후 식각 공정 진행시 과도 식각을 유도하여 접합영역을 파괴하는 역할을 하여 소자 동작을 어렵게 한다. 도 1에서 참조부호 100은 BPSG막(6)의 초기 증착 양상을 나타낸 것이고, 200은 층간절연막 평탄화 공정후의 BPSG막의 양상을 나타낸 것이다.

도 2는 종래의 일반적인 비트 라인(14)과 커패시터간 절연막의 화학적 기계적 평탄화 공정 적용에 따른 문제점과 이의 개선 방법을 나타낸 것이다. 이 경우에도 도 1의 경우와 마찬가지로 기계적 화학적 평탄화 공정 진행 후 셀 중심부와 가장자리 비트 라인 상부에 남아있는 절연막의 두께차가 커서 이후 현상/식각 공정 진행시 과도 식각을 유도하여 비트라인을 파괴하는 역할을 하여 소자 동작을 어렵게 한다.

도 3은 종래의 일반적인 커패시터(25)와 제1금속소자간 절연막의 평탄화 방법을 나타낸 것으로, 상술한 경우들과 마찬가지로 층간절연막의 평탄화 공정 진행 후 셀 중심부와 가장자리 캐패시터 상부에 남아있는 절연막의 두께차가 커서 이후 공정진행을 어렵게 하는 문제를 발생시킨다.

본 발명은 상기의 문제점을 해결하기 위한 것으로, 층간 절연막인 BPSG의 실리콘도핑 방지막 역할을 하면서 BPSG에 비해 연마속도가 1/3 정도 느린 MTO의 증착량을 증가시켜 연마 정지층으로 이용함으로써 라운딩을 억제하고 셀 중심부와 가장자리간 애스펙트비 차를 감소시켜 후속 공정을 용이하게 할 수 있는 반도체소자의 층간절연막 평탄화 방법을 제공하는데 그 목적이 있다.

도 1, 도 2 및 도 3은 종래기술에 의한 반도체소자의 층간절연막 평탄화 방법을 도시한 단면도.

도 4a 및 도 4b는 본 발명의 제1실시예에 의한 반도체소자의 층간절연막 평탄화 방법을 도시한 공정순서 단면도.

도 5a 및 도 5b는 본 발명의 제2실시예에 의한 반도체소자의 층간절연막 평탄화 방법을 도시한 공정순서 단면도.

도 6a 및 도 6b는 본 발명의 제3실시예에 의한 반도체소자의 층간절연막 평탄화 방법을 도시한 공정순서 단면도.

* 도면의 주요부분에 대한 부호의 설명

1 : 기판 2 : 셀 중심부

3 : 셀 가장자리 4 : 워드라인

10 : BPSG의 실리콘도핑 방지막 11 : 층간 절연막

상기 목적을 달성하기 위한 본 발명의 반도체소자의 층간절연막 평탄화 방법은 반도체 기판 상에 실리콘도핑 방지층 및 연마 정지층으로서 산화막을 형성하는 단계와, 상기 산화막 상에 층간절연막으로서 실리콘을 함유한 절연막을 형성하고 열처리하는 단계, 및 상기 층간절연막을 화학적 기계적 연마에 의해 평탄화하는 단계를 포함하는 것을 특징으로 한다.

본 발명에 의하면, 층간 절연막의 과도 연마 시에도 소자가 드러나는 것을 억제할 수 있어 화학적 기계적 평탄화 공정 여유를 증가시킬 수 있다. 결과적으로 이러한 방법은 층간 절연막 평탄화 공정시 요구되는 층간 절연막의 두께와 연마시간의 감소를 가능케 하여 단위 시간당 생산성 향상과 소모재 소모 비용 감소를 도모할 수 있다.

본 발명은 워드 라인과 비트 라인간 절연막의 평탄화, 비트 라인과 커패시터간 절연막의 평탄화 그리고 커패시터와 제1금속소자간 절연막의 평탄화 공정에도 동일하게 적용할 수 있다.

이하 본 발명에 따른 화학적 기계적 평탄화 공정을 이용한 층간 절연막 평탄화 방법을 첨부된 도면을 참조하여 상세히 설명한다. 도면에서 동일한 부분에는 동일한 참조부호를 부가하고 그에 대한 설명은 생략하기로 한다.

도 4a 및 도 4b는 본 발명의 제1실시예에 의한 반도체소자의 층간절연막 평탄화 방법을 도시한 것으로, 도 1에 나타낸 종래의 일반적인 워드라인과 비트라인간 층간절연막의 평탄화 공정시 발생하는 문제점을 해결하는 방법을 나타낸 것이다.

먼저, 도 4a에 나타낸 바와 같이 워드라인(4) 형성공정까지 진행된 기판(1)상에 BPSG의 실리콘도핑 방지막(10)으로서, MTO나 HTO를 500 - 3000Å두께로 형성하고, 그 위에 층간 절연막(11)으로서 BPSG를 3000 - 8000Å 정도 증착한 다음, 400 - 800℃로 열처리한다. 이때, BPSG보다 연마속도가 1/3정도 느린 MTO의 증착량을 종래에 비해 증가시켜 이후에 행해질 연마 공정시 연마 정지층으로 사용한다. 그리고 BPSG막은 종래보다 훨씬 얇은 두께로 형성한다.

이어서 도 4b에 나타낸 바와 같이 층간 절연막의 화학적 기계적 평탄화 공정의 진행시 셀 가장자리 부분의 MTO나 HTO를 100 - 2600Å 정도 연마하면 연마속도가 BPSG보다 느리므로 셀 중심부(3)와 가장자리(2) 워드라인 상부에 잔류하는 절연막의 두께차를 종래에 비해 1/3으로 감소시켜 이후 식각 공정 진행시 접합부분의 과도 식각을 억제할 수 있다. 상기 층간절연막의 연마 공정시 슬러리의 pH를 9 - 13으로 유지하고, 그 유량은 100 - 400 ml/min으로 하며, 슬러리 내 함유된 실리 카의 크기를 50 - 300nm로 유지하는 것이 바람직하다.

다음에 도 5a 및 도 5b에 본 발명의 제2실시예에 의한 반도체소자의 평탄화 방법을 나타낸 바, 이는 도 2에 도시한 종래의 일반적인 비트 라인과 캐패시터 간 절연막의 화학적 기계적 평탄화 공정 적용에 따른 문제점을 개선하기 위한 방법을 도시한 것이다.

먼저, 도 5a를 참조하면, 비트라인(14)이 형성된 기판 전면에 BPSG의 실리콘도핑 방지막(21)으로서 MTO나 HTO를 종래보다 두껍게 600 - 4000Å으로 형성하고 층간 절연막(22)으로 BPSG를 종래보다 훨씬 얇은 두께, 예컨대 4000 - 18000Å 정도 증착한 다음, 400 - 800℃로 열처리한다. 이후, 상기 제1실시예와 마찬가지로 층간 절연막인의 화학적 기계적 평탄화 공정의 진행시 셀 가장자리 부분의 MTO나 HTO를 200 - 3600Å 정도 연마함으로써 도 5b에 나타낸 바와 같이 셀 중심부와 가장자리 비트 라인 상부에 잔류하는 절연막의 두께차를 1/3으로 감소시켜 이후 식각 공정 진행시 워드 라인의 과도 식각을 억제할 수 있도록 한다. 상기 층간절연막의 연마 공정시 슬러리의 pH를 9 - 13으로 유지하고, 그 유량은 100 - 400 ml/min으로 하며, 슬러리 내 함유된 실리카의 크기를 50 - 300nm로 유지하는 것이 바람직하다.

다음에 도 6a 및 도 6b에 본 발명의 제3실시예에 의한 반도체소자의 평탄화 방법을 도시하였는바, 이는 도 3의 종래의 일반적인 캐패시터와 제1금속소자간 절연막의 화학적 기계적 평탄화 공정 적용에 따른 문제점을 개선하는 방법을 나타낸 것이다.

먼저, 도 6a에 나타낸 바와 같이 커패시터(25)가 형성된 기판전면에 BPSG의 실리콘 도핑 방지막(29)으로서, MTO, HTO 또는 PE-산화막을 종래보다 두껍게, 예컨대 600 - 5000Å으로 형성하고, 그 위에 층간 절연막(30)으로서 BPSG를 종래보다 훨씬 얇은 두께, 예컨대 5000 - 25000Å 정도 증착한 다음, 400 - 800℃로 열처리한다. 이후 층간 절연막의 화학적 기계적 평탄화 공정의 진행시 셀 가장자리 부분의 MTO, HTO 또는 PE-산화막을 200 - 4600Å 정도 연마함으로써 상기 제1 및 제2실시예와 마찬가지로 셀 중심부와 가장자리 캐패시터 상부에 잔류하는 절연막의 두께차를 1/3으로 감소시켜 이후 식각 공정 진행시 과도 식각으로 인한 접합부분의 과도 식각을 억제할 수 있도록 한다(도 6b). 상기 층간절연막의 연마 공정시 슬러리의 pH를 9 - 13으로 유지하고, 그 유량은 100 - 400 ml/min으로 하며, 슬러리 내 함유된 실리카의 크기를 50 - 300nm로 유지하는 것이 바람직하다.

이상 상술한 바와 같이 본 발명을 워드 라인과 비트 라인간 절연막의 평탄화, 비트 라인과 캐패시터 간 절연막의 평탄화 그리고 캐패시터와 제1금속소자간 절연막의 평탄화 공정에 적용함으로써 셀 중심부와 가장자리간 애스펙트비를 감소시켜 후속 현산/식각 공정의 여유를 확보할 수 있으며, 층간절연막의 과도 연마시 셀 가장자리의 소자가 드러날 수 있는 위험을 미연에 방지할 수 있으며, 연마 대상막인 BPSG 증착량과 연마시간을 감소시켜 단위 시간당 생산성을 크게 향상시킬 수 있다.

Claims (8)

1. 반도체 기판 상에 실리콘도핑 방지층 및 연마 정지층으로서 산화막을 형성하는 단계,

   상기 산화막 상에 층간절연막으로서 실리콘을 함유한 절연막을 형성하고 열처리하는 단계, 및

   상기 층간절연막을 화학적 기계적 연마에 의해 평탄화하는 단계

   를 포함하여 이루어진 반도체소자의 층간절연막 평탄화 방법.
2. 제1항에 있어서,

   상기 실리콘도핑 방지층 및 연마 정지층으로서 MTO, HTO 또는 PE-산화막을 이용하는 것을 특징으로 하는 반도체소자의 층간절연막 평탄화 방법.
3. 제1항에 있어서,

   상기 산화막을 500 - 5000Å두께로 형성하는 것을 특징으로 하는 반도체소자의 층간절연막 평탄화 방법.
4. 제1항에 있어서,

   상기 층간절연막의 두께를 3000 - 25000Å으로 형성하는 것을 특징으로 하는 반도체소자의 층간절연막 평탄화 방법.
5. 제1항에 있어서,

   상기 층간 절연막을 400 - 800℃로 열처리하는 것을 특징으로 하는 반도체소자의 층간절연막 평탄화 방법.
6. 제1항에 있어서,

   상기 층간절연막을 BPSG, PSG 또는 FSG로 형성하는 것을 특징으로 하는 반도체소자의 층간절연막 평탄화 방법.
7. 제1항에 있어서,

   상기 층간 절연막의 평탄화 공정 진행시 기판 가장자리 부분의 상기 연마 정지층이 200 - 4600Å 정도 연마되도록 하는 것을 특징으로 하는 반도체소자의 층간절연막 평탄화 방법.
8. 제1항에 있어서,

   상기 층간절연막의 평탄화 공정시 슬러리의 pH를 9 - 13으로 유지하고, 그 유량은 100 - 400 ml/min으로 하며, 슬러리 내 함유된 실리카의 크기를 50 - 300nm로 유지하는 것을 특징으로 하는 반도체소자의 층간절연막 평탄화 방법.