KR19990045623A - 논리회로와 그 작성방법 - Google Patents

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Abstract

본 발명은 셀렉터 회로를 사용한 고속의 논리회로에 관한 것이고, 또 그와 같은 논리회로를 작성하는 방법에 관한 것이다.
본 발명에서는 제어입력 S가 제 1 입력신호(IN1)에 제어되고, 입력 I1 또는 입력 I0가 제 2 입력신호(IN2)에 제어되고, 출력 O가 제 1 노드(N1)에 접속된 제 1 셀렉터(S1)와, 제어입력 S가 제 1 노드(N1)에 제어되고, 입력 I1이 제 3 입력신호(IN3)에 제어되고, 입력 I0가 제 1 입력신호(IN1)에 제어되고, 출력 O가 제 1 출력신호(OUT1)에 접속된 제 3 셀렉터(S3)를 포함하는 신규의 논리회로가 제안되어 있다.
본 발명에 의하면, 논리회로 각각의 경로의 단 수를 가능한 한 동일하게 하여, 지연시간이 극단적으로 늦은 크리티컬 패스가 존재하지 않는 논리회로를 작성하는 것이 가능하고, 그 결과 고속으로 동작가능한 논리회로를 제공할 수 있다.
또한, 특정의 입력신호가 늦게 오는 경우에도 그 지연에 의한 지연시간의 증가분을 고려하여 그 입력신호에 관계하는 경로는 단 수가 적어지도록 논리회로를 작성하는 것이 가능하고, 그 결과 고속으로 동작가능한 논리회로를 제공할 수 있다.

Description

논리회로와 그 작성방법
본 발명은 셀렉터 회로를 사용한 고속의 논리회로에 관한 것이고, 또 그와 같은 논리회로를 작성하는 방법에 관한 것이다.
고속논리회로에 관한 연구는 다수 발표되어 있다. 그중 대부분은 패스트랜지스터 회로를 사용한 논리회로이다.
예를 들어 Proceeding of IEEE 1994 Custom Integrated Circuits Conference , pp.603 - 606(이하, 문헌 1이라 한다)에서는 n채널 전계효과 트랜지스터만으로 구성한 2입력 1출력의 패스트랜지스터 셀렉터와 지연시간 개선을 위한 버퍼용 인버터를 조합하여 논리회로를 작성하는 방법이 제안되어 있다. 이 예에서는 복잡한 논리기능을 적은 수의 트랜지스터로 실현할 수 있다고 하는 패스트랜지스터 회로의 특징을 이용하여, 트랜지스터수가 적은 콤팩트한 회로로 목적의 논리회로를 실현함으로써, 고속으로 동작하는 논리회로를 작성하는 데 성공하고 있다.
또, IEEE Journal of Solid-State Circuits, Vol. 25, No. 2, pp.388 - 395(이하, 문헌 2라 한다)에서는 CPL(Complementary Pass-transistor Logic)이라고 하는 차동형의 고속 패스트랜지스터 논리회로가 제안되어 있다. 문헌 1과 동일하게 CPL에서도 n채널 전계효과 트랜지스터만으로 구성한 2입력 1출력의 패스트랜지스터 셀렉터와 버퍼용 인버터를 사용하여 논리회로를 구성한다. CPL의 가장 큰 특징은 문헌 1의 경우와 달리, 반드시 2개의 2출력 1입력의 패스트랜지스터 셀렉터를 쌍으로 하여 사용하고, 정·역극의 양극성 신호를 이용한 차동형 논리회로인 점이다. 이와 같이 CPL에서는 복잡한 논리기능을 적은 수의 트랜지스터에 의해 실현할 수 있다고 하는 패스트랜지스터 회로의 특징과, 또한 극성맞춤을 위한 인버터가 불필요하다고 하는 차동형 회로의 특징을 모두 이용함으로써, 고속으로 동작하는 논리회로를 실현하고 있다. 실제로 문헌 2에 의하면 CMOS회로보다도 2.5배 빠른 전가산기가 CPL에 의해 실현되어 있다.
또, IEEE InternatI0nal Solid-State Circuits Conference Digest of Technical Papers, pp.90 - 91, 1993(이하, 문헌 3이라 한다)에는 DPL(Double Pass-transistor Logic)이라고 하는 패스트랜지스터 논리회로가 제안되어 있다. DPL에서는 CPL과 동일하게 차동형의 패스트랜지스터 셀렉터 회로에 의해, 정·역 양극성의 신호를 사용하여 논리회로를 구성한다. 그러나, CPL과는 달리 n채널 전계효과 트랜지스터와 p채널 전계효과 트랜지스터의 양 타입의 트랜지스터를 사용하여 패스트랜지스터 셀렉터 회로를 구성한다. 문헌 1, 2의 패스트랜지스터 회로에서는 n채널 전계효과 트랜지스터만으로 셀렉터 회로를 구성하기 때문에, 셀렉터 회로의 출력에서는 트랜지스터의 임계값 전압에 상당하는 전압하강이 발생하고, 이로서 전원전압이 낮은 경우에는 고속동작이 불가능하다고 하는 문제가 있다. 그러나, DPL에서는 p채널 전계효과 트랜지스터를 병용함으로써, 임계값 전압만큼의 전압강하의 문제가 없어지기 때문에 저전원전압시라도 고속동작이 가능하다.
또한, U.S. Patent No.5040139(이하, 문헌 4라 한다), U.S. Patent No.5162666(이하, 문헌 5라 한다), 및 U.S. Patent No.5200907(이하, 문헌 6이라 한다)에는 TGM(TransmissI0n Gate Multiplexer)이라고 하는, 패스트랜지스터 회로 베이스의, 셀렉터를 사용하여 논리회로를 작성하는 방법이 소개되어 있다. 패스트랜지스터 회로 베이스로 구성한 TGM이 CMOS회로로 구성한 XOR, NAND, NOR게이트보다도 고속으로 동작가능하기 때문에, TGM베이스의 논리회로는 종래의 CMOS베이스의 논리회로보다도 고속동작이 가능하다.
실제로 대규모의 논리회로에서는 어느 입력에서 어느 출력에 도달하기까지의 경로(패스)는 일반적으로 복수 존재한다. 이 때문에, 어느 출력신호가 확정되기까지에 필요한 시간(즉 그 출력신호의 지연시간)은 그 각각의 경로 중에서 경로 상에 존재하는 트랜지스터 등의 회로를 구성하는 소자의 지연시간의 총합이 가장 느린 경로(소위 크리티컬 패스 : 최상 경로)의 지연시간에 의해 결정된다. 게다가, 출력신호가 복수 존재하는 경우는 가장 지연시간이 늦은 출력회로의 지연시간에 의해 논리회로의 동작속도는 결정되어 버린다.
따라서, 1개라도 지연시간이 극단적으로 늦은 경로가 존재해 버리면, 설사 다른 모든 경로의 지연시간이 아주 작고 고속동작이 가능하더라도, 회로 전체에서는 고속동작이 불가능하다. 이와 같이, 실제로 대규모의 논리회로에 대해 고속동작이 가능한 논리회로를 작성하기 위해서는, 논리회로 작성 시에 각각의 경로의 단 수가 가능한 한 같아지도록 하여, 지연시간이 극단적으로 늦은 경로가 생기지 않는 회로를 만드는 것이 실용상 아주 중요하다.
그러나, 종래기술에서 설명한 문헌 1 ~ 6은 회로 자체의 동작속도를 향상시키는 데는 아주 효과적이나, 반드시 상기한 바와 같은 극단적으로 늦은 경로가 생기지 않는다는 것을 보증하는 것은 아니다. 또, 문헌1 ~ 6은 각각의 경로의 단 수가 가능한 한 균등해지도록 논리회로를 작성하는 방법에 대해서는 아무것도 시사하고 있지 않다.
또, 실제 회로에서는 모든 입력신호가 동일 시각에 도달한다고는 할 수 없고, 특정의 입력신호가 다른 입력신호보다도 지연되는 경우가 있다. 이와 같은 경우, 논리회로 전체의 지연시간은 회로 자체의 지연시간에 그 지연되어 오는 입력신호의 지연을 합한 것이 된다. 즉, 경로의 지연시간이 작아도, 그 경로에 관계하는 입력신호 중에서 극단적으로 지연되는 것이 존재하면, 그 경로가 전체의 동작속도를 결정하여 버린다. 이 때문에, 입력신호가 극단적으로 지연되어 올 것 같은 경우에는, 그 입력신호가 관계하는 경로는 단 수가 가능한 한 적어지도록 회로를 작성하여, 회로 전체의 지연시간이 균등해지는 논리회로를 작성할 필요가 있다.
본 발명은 이와 같은 문제점을 해결하기 위해 발명한 것으로, 본 발명의 목적은 논리회로 각각의 경로의 단 수를 가능한 한 동일하게 하고, 지연시간이 극단적으로 늦은 크리티컬 패스가 존재하지 않는 논리회로를 작성하여, 고속으로 동작가능한 논리회로를 제공하는 데 있다.
또, 본 발명의 다른 목적은 특정의 입력신호가 늦게 오는 경우에도 그 지연에 의한 지연시간의 증가분을 고려하여 그 입력신호에 관계하는 경로는 단 수가 적어지도록 논리회로를 작성하여, 고속으로 동작가능한 논리회로를 제공하는 데 있다.
또한, 본 발명의 다른 목적은 지연시간이 극단적으로 늦은 크리티컬 패스가 존재하지 않는 논리회로를 구성하는 방법을 제공하는 데 있다.
또한, 본 발명의 다른 목적은 특정의 입력신호가 지연되어 오는 경우에도 그 지연에 의한 지연시간의 증가 정도를 고려하여 지연시간이 극단적으로 늦은 크리티컬 패스가 존재하지 않는 논리회로를 작성하는 방법을 제공하는 데 있다.
상기 목적을 달성하기 위한 본 발명의 바람직한 실시예는 제어입력 S가 제 1 입력신호(IN1)에 제어되고, 입력 I1 또는 입력 I0가 제 2 입력신호(IN2)에 제어되고, 출력 O가 제 1 노드(N1)에 접속된 제 1 셀렉터(S1)와, 제어입력 S가 제 1 노드(N1)에 제어되고, 입력 I1이 제 3 입력신호(IN3)에 제어되고, 입력 I0가 제 1 입력신호(IN1)에 제어되고, 출력 O가 제 1 출력신호(OUT1)에 접속된 제 3 셀렉터(S3)를 포함하는 것을 특징으로 하는 논리회로(도 1의 C1)이다.
본 발명의 다른 바람직한 실시예는 제어입력 S가 제 1 입력신호(IN1)에 제어되고, 입력 I1이 제 3 입력신호(IN3)에 제어되고, 출력 O가 제 41의 노드(N41)에 접속된 제 41의 셀렉터(S41)와, 제어입력 S가 제 2 입력신호(IN2)에 제어되고, 입력 I1 도는 입력 I0의 어느 한쪽이 제 41의 노드(N41)에 제어되고, 남은 것이 제 1입력신호(IN1)에 제어되고, 출력 O가 제 1 출력신호(OUT1)에 접속된 제 43 셀렉터(S43)를 포함하는 것을 특징으로 하는 논리회로(도 2의 C41)이다.
본 발명의 다른 바람직한 실시예에서는 제어입력 S가 제 1 입력신호(IN1)에 제어되고, 입력 I1이 제 2 입력신호(IN2)에 제어되고, 입력 I0이 고정전위(GND)에 접속되고, 출력 O가 제 1 노드(N1)에 접속된 제 1 셀렉터(S1)와, 제어입력 S가 제 1 입력신호(IN1)에 제어되고, 입력 I1이 제 4 입력신호(IN4)에 제어되고, 입력 I0가 제 5 입력신호(IN5)에 제어되고, 출력 O가 제 2 노드(N2)에 접속된 제 2 셀렉터(S2)와, 제어입력 S가 제 1 노드(N1)에 제어되고, 입력 I1이 제 3 입력신호(IN3)에 제어되고, 입력 I0가 제 2 노드(N2)에 제어되고, 출력 O가 제 1 출력신호(OUT1)에 접속된 제 3 셀렉터(S3)를 포함하는 논리회로(도 1의 C1)이다.
본 발명의 다른 바람직한 실시예는 제어입력 S가 제 1 입력신호(IN1)에 제어되고, 입력 I1이 고정전위(GND)에 접속되고, 입력 I0가 제 2 입력신호(IN2)에 제어되고, 출력 O가 제 21 노드(N21)에 접속된 제 21 셀렉터(S21)와, 제어입력 S가 제 1 입력신호(IN1)에 제어되고, 입력 I1이 제 5 입력신호(IN5)에 제어되고, 입력 I0가 제 4 입력신호(IN4)에 제어되고, 출력 O가 제 22 노드(N22)에 접속된 제 22 셀렉터(S22)와, 제어입력 S가 제 21 노드(N21)에 제어되고, 입력 I1이 제 3 입력신호(IN3)에 제어되고, 입력 I0가 제 22 노드(N22)에 제어되고, 출력 O가 제 1 출력신호(OUT1)에 접속된 제 23 셀렉터(S23)를 포함하는 논리회로(도 1의 C21)이다.
또한, 본 발명의 다른 바람직한 실시예는 제어입력 S가 제 1 입력신호(IN1)에 제어되고, 입력 I1이 제 3 입력신호(IN3)에 제어되고, 입력 I0이 제 5 입력신호(IN5)에 제어되고, 출력 O가 제 41 노드(N41)에 접속된 제 41 셀렉터(S41)와, 제어입력 S가 제 1 입력신호(IN1)에 제어되고, 입력 I1이 제 4 입력신호(IN4)에 제어되고, 입력 I0가 제 5 입력신호(IN5)에 제어되고, 출력 O가 제 42 노드(N42)에 접속된 제 42 셀렉터(S42)와, 제어입력 S가 제 2 입력신호(IN2)에 제어되고, 입력 I1이 제 41 노드(N41)에 제어되고, 입력 I0가 제 42 노드(N42)에 제어되고, 출력 O가 제 1 출력신호(OUT1)에 접속된 제 43 셀렉터(S43)를 포함하는 논리회로(도 2의 C41)이다.
또한, 본 발명의 다른 바람직한 실시예는 제어입력 S가 제 1 입력신호(IN1)에 제어되고, 입력 I1이 제 5 입력신호(IN5)에 제어되고, 입력 I0이 제 3 입력신호(IN3)에 제어되고, 출력 O가 제 51 노드(N51)에 접속된 제 51 셀렉터(S51)와, 제어입력 S가 제 1 입력신호(IN1)에 제어되고, 입력 I1이 제 5 입력신호(IN5)에 제어되고, 입력 I0가 제 4 입력신호(IN4)에 제어되고, 출력 O가 제 52 노드(N52)에 접속된 제 52 셀렉터(S52)와, 제어입력 S가 제 2 입력신호(IN2)에 제어되고, 입력 I1이 제 51 노드(N51)에 제어되고, 입력 I0가 제 52 노드(N52)에 제어되고, 출력 O가 제 1 출력신호(OUT1)에 접속된 제 53 셀렉터(S53)를 포함하는 논리회로(도 2의 C51)이다.
또한, 본 발명의 다른 바람직한 실시예는 제어입력 S가 제 2 입력신호(IN2)에 제어되고, 입력 I1이 제 4 입력신호(IN4)에 제어되고, 입력 I0이 제 5 입력신호(IN5)에 제어되고, 출력 O가 제 61 노드(N61)에 접속된 제 61 셀렉터(S61)와, 제어입력 S가 제 3 입력신호(IN3)에 제어되고, 입력 I1이 제 4 입력신호(IN4)에 제어되고, 입력 I0가 제 5 입력신호(IN5)에 제어되고, 출력 O가 제 62 노드(N62)에 접속된 제 62 셀렉터(S62)와, 제어입력 S가 제 1 입력신호(IN1)에 제어되고, 입력 I1이 제 61 노드(N61)에 제어되고, 입력 I0가 제 62 노드(N62)에 제어되고, 출력 O가 제 1 출력신호(OUT1)에 접속된 제 63 셀렉터(S63)를 포함하는 논리회로(도 2의 C61)이다.
또한, 본 발명의 다른 바람직한 실시예는 제어입력 S가 제 3 입력신호(IN3)에 제어되고, 입력 I1이 제 4 입력신호(IN4)에 제어되고, 입력 I0이 제 5 입력신호(IN5)에 제어되고, 출력 O가 제 71 노드(N71)에 접속된 제 71 셀렉터(S71)와, 제어입력 S가 제 1 입력신호(IN1)에 제어되고, 입력 I1이 제 4 입력신호(IN4)에 제어되고, 입력 I0가 제 71의 노드(N71)에 제어되고, 출력 O가 제 72 노드(N72)에 접속된 제 72 셀렉터(S72)와, 제어입력 S가 제 1 입력신호(IN1)에 제어되고, 입력 I1이 제 5 입력신호(IN5)에 제어되고, 입력 I0가 제 71 노드(N71)에 제어되고, 출력 O가 제 73 노드(N73)에 접속된 제 73 셀렉터(S73)와, 제어입력 S가 제 2 입력신호(IN2)에 제어되고, 입력 I1이 제 72 노드(N72)에 제어되고, 입력 I0가 제 73 노드(N73)에 제어되고, 출력 O가 제 1의 출력신호(OUT1)에 접속된 제 74 셀렉터(S74)를 포함하는 논리회로(도 2의 C71)이다.
또한, 본 발명의 다른 바람직한 실시예는 제어입력 S가 제 2 입력신호(IN2)에 제어되고, 입력 I1이 제 4 입력신호(IN4)에 제어되고, 입력 I0이 제 5 입력신호(IN5)에 제어되고, 출력 O가 제 81 노드(N81)에 접속된 제 81 셀렉터(S81)와, 제어입력 S가 제 1 입력신호(IN1)에 제어되고, 입력 I1이 제 81 노드(N81)에 제어되고, 입력 I0가 제 4 입력신호(IN4)에 제어되고, 출력 O가 제 82 노드(N82)에 접속된 제 82 셀렉터(S82)와, 제어입력 S가 제 1 입력신호(IN1)에 제어되고, 입력 I1이 제 81 노드(N81)에 제어되고, 입력 I0가 제 5 입력신호(IN5)에 제어되고, 출력 O가 제 83 노드(N83)에 접속된 제 83 셀렉터(S83)와, 제어입력 S가 제 3 입력신호(IN3)에 제어되고, 입력 I1이 제 82 노드(N82)에 제어되고, 입력 I0가 제 83 노드(N83)에 제어되고, 출력 O가 제 1 출력신호(OUT1)에 접속된 제 84 셀렉터(S84)를 포함하는 논리회로(도 2의 C81)이다.
또한, 본 발명의 다른 바람직한 실시예는 게이트가 제 104 노드(N104)에 의해 제어되고, 입력 I0와 제 100 노드(N100)과의 사이에 소오스 드레인 경로가 접속된 제 100의 n채널 전계효과 트랜지스터(T100)와, 게이트가 제어입력 S에 의해 제어되고, 입력 I1과 제 100 노드(N100)과의 사이에 소오스 드레인 경로가 접속된 제 101의 n채널 전계효과 트랜지스터(T101)와, 게이트가 제어입력 S에 의해 제어되고, 제 1 동작 전위점(VDD)와 제 104 노드(N104)와의 사이에 소오스 드레인 경로가 접속된 제 105의 n채널 전계효과 트랜지스터(T105)와, 게이트가 제 100 노드(N100)에 의해 제어되고, 제 1 동작 전위점(VDD)과 출력과의 사이에 소오스 드레인 경로가 접속된 제 102의 p채널 전계효과 트랜지스터(T102)와, 게이트가 제 100 노드(N100)에 의해 제어되고, 제 2 동작 전위점(GND)과 출력과의 사이에 소오스 드레인 경로가 접속된 제 103의 n채널 전계효과 트랜지스터(T103)를 포함하는 것을 특징으로 하는 셀렉터(도 3의 a행의 C100)를 포함하는 것을 특징으로 하는 도 1의 C1, C11, C21, C31 및 도 2의 C41, C51, C61, C71, C81의 논리회로이다.
또한, 본 발명의 다른 바람직한 실시예는 게이트가 제어입력 S의 상보신호(S')에 의해 제어되고, 입력 I0와 제 200 노드(N200)와의 사이에 소오스 드레인 경로가 접속된 제 200의 n채널 전계효과 트랜지스터(T200)와, 게이트가 제어입력 S에 의해 제어되고, 입력 I1과 제 200 노드(N200)와의 사이에 소오스 드레인 경로가 접속된 제 201의 n채널 전계효과 트랜지스터(T201)와, 게이트가 제어입력 S의 상보신호(S')에 의해 제어되고, 입력 I0의 상보신호(I0')와 제 202 노드(N202)와의 사이에 소오스 드레인 경로가 접속된 제 202의 n채널 전계효과 트랜지스터(T202)와, 게이트가 제어입력 S에 의해 제어되고, 입력 I1의 상보신호(I1')와 제 202 노드(N202)와의 사이에 소오스 드레인 경로가 접속된 제 203의 n채널 전계효과 트랜지스터(T203)와, 게이트가 제 200 노드(N200)에 의해 제어되고, 제 1 동작 전위점(VDD)과 출력의 상보신호(OUT')와의 사이에 소오스 드레인 경로가 접속된 제 206의 p채널 전계효과 트랜지스터(T206)와, 게이트가 제 200 노드(N200)에 의해 제어되고, 제 2 동작 전위점(GND)와 출력 상보신호(OUT')와의 사이에 소오스 드레인 경로가 접속된 제 207의 n채널 전계효과 트랜지스터(T207)와, 게이트가 제 202 노드(N202)에 의해 제어되고, 제 1 동작 전위점(VDD)과 출력과의 사이에 소오스 드레인 경로가 접속된 제 208의 p채널 전계효과 트랜지스터(T208)와, 게이트가 제 202 노드(N202)에 의해 제어되고, 제 2 동작 전위점(GND)과 출력과의 사이에 소오스 드레인 경로가 접속된 제 209의 n채널 전계효과 트랜지스터(T209)를 포함하는 것을 특징으로 하는 셀렉터(도 3의 a행의 C200)를 포함하는 것을 특징으로 하는 도 1의 C1, C11, C21, C31 및 도 2의 C41, C51, C61, C71, C81의 논리회로이다.
또한, 본 발명의 다른 바람직한 실시예는 게이트가 제 1 입력신호(IN1)에 의해 제어되고, 제 1 동작 전위점(VDD)과 제 127 노드(N127)와의 사이에 소오스 드레인 경로가 접속된 제 127의 p채널 전계효과 트랜지스터(TP127)와, 게이트가 제 1 입력신호(IN1)에 의해 제어되고, 제 2 동작 전위점(GND)과 제 127 노드(N127)와의 사이에 소오스 드레인 경로가 접속된 제 127의 n채널 전계효과 트랜지스터(TN127)와,
게이트가 제 127 노드(N127)에 의해 제어되고, 제 128 노드(N128)에 소오스 드레인 경로가 접속된 제 128의 n채널 전계효과 트랜지스터(TN128)와, 게이트가 제 1 입력신호(IN1)에 의해 제어되고, 제 2 입력신호(IN2)와 제 128 노드(N128)와의 사이에 소오스 드레인 경로가 접속된 제 129의 n채널 전계효과 트랜지스터(TN129)와,
게이트가 제 128 노드(N128)에 의해 제어되고, 제 1 동작 전위점(VDD)과 제 121 노드(N121)와의 사이에 소오스 드레인 경로가 접속된 제 121의 p채널 전계효과 트랜지스터(TP121)와, 게이트가 제 128 노드(N128)에 의해 제어되고, 제 2 동작 전위점(GND)과 제 121 노드(N121)와의 사이에 소오스 드레인 경로가 접속된 제 121의 n채널 전계효과 트랜지스터(TN121)와,
게이트가 제 121 노드(N121)에 의해 제어되고, 제 3 입력신호(IN3)와 제 125 노드(N125)와의 사이에 소오스 드레인 경로가 접속된 제 125의 n채널 전계효과 트랜지스터(TN125)와, 게이트가 제 128 노드(N128)에 의해 제어되고, 제 1 입력신호(IN1)에 제어된 제 124 노드(N124)와 제 125 노드(N125)와의 사이에 소오스 드레인 경로가 접속된 제 126의 n채널 전계효과 트랜지스터(TN126)를 포함하는 것을 특징으로 하는 논리회로(도 4의 C120).
또한, 본 발명의 다른 바람직한 실시예는 게이트가 제 1 입력신호(IN1)에 의해 제어되고, 제 1 동작 전위점(VDD)과 제 120 노드(N120)와의 사이에 소오스 드레인 경로가 접속된 제 120의 p채널 전계효과 트랜지스터(TP120)와, 게이트가 제 1 입력신호(IN1)에 의해 제어되고, 제 2 동작 전위점(GND)과 제 120 노드(N120)와의 사이에 소오스 드레인 경로가 접속된 제 120의 n채널 전계효과 트랜지스터(TN120)와,
게이트가 제 120 노드(N120)에 의해 제어되고, 제 5 입력신호(IN5)와 제 124 노드(N124)와의 사이에 소오스 드레인 경로가 접속된 제 123의 n채널 전계효과 트랜지스터(TN123)와, 게이트가 제 1 입력신호(IN1)에 의해 제어되고, 제 4 입력신호(IN4)와 제 124 노드(N124)와의 사이에 소오스 드레인 경로가 접속된 제 124의 n채널 전계효과 트랜지스터(TN124)와,
게이트가 제 130 노드(N130)에 의해 제어되고, 제 1 동작 전위점(VDD)와 제 121 노드(N121)와의 사이에 소오스 드레인 경로가 접속된 제 121의 p채널 전계효과 트랜지스터(TP121)와, 게이트가 제 130 노드(N130)에 의해 제어되고, 제 2 동작 전위점(GND)과 제 121 노드(N121)와의 사이에 소오스 드레인 경로가 접속된 제 121의 n채널 전계효과 트랜지스터(TN121)와,
게이트가 제 121 노드(N121)에 의해 제어되고, 제 3 입력신호(IN3)와 제 125노드(N125)와의 사이에 소오스 드레인 경로가 접속된 제 125의 n채널 전계효과 트랜지스터(TN125)와, 게이트가 제 130 노드(N130)에 의해 제어되고, 제 124 노드(N124)와 제 125 노드(N125)와의 사이에 소오스 드레인 경로가 접속된 제 126의 n채널 전계효과 트랜지스터(TN126)와,
게이트가 제 1 입력신호(IN1)에 의해 제어되고, 제 1 동작 전위점(VDD)와 제 127 노드(N127)와의 사이에 소오스 드레인 경로가 접속된 제 127의 p채널 전계효과 트랜지스터(TP127)와, 게이트가 제 1 입력신호(IN1)에 의해 제어되고, 제 2 동작 전위점(GND)과 제 127 노드(N127)와의 사이에 소오스 드레인 경로가 접속된 제 127의 n채널 전계효과 트랜지스터(TN127)와,
게이트가 제 127 노드(N127)에 의해 제어되고, 제 1 동작 전위점(VDD) 또는 제 2 동작 전위점(GND)과 제 128의 노드(N128)와의 사이에 소오스 드레인 경로가 접속된 제 128의 n채널 전계효과 트랜지스터(TN128)와, 게이트가 제 1 입력신호(IN1)에 의해 제어되고, 제 2 입력신호(IN2)와 제 128 노드(N128)와의 사이에 소오스 드레인 경로가 접속된 제 129의 n채널 전계효과 트랜지스터(TN129)와,
게이트가 제 128 노드(N128)에 의해 제어되고, 제 1 동작 전위점(VDD)와 제 130 노드(N130)와의 사이에 소오스 드레인 경로가 접속된 제 130의 p채널 전계효과 트랜지스터(TP130)와, 게이트가 제 128 노드(N128)에 의해 제어되고, 제 2 동작 전위점(GND)과 제 130 노드(N130)와의 사이에 소오스 드레인 경로가 접속된 제 130의 n채널 전계효과 트랜지스터(TN130)와,
게이트가 제 125 노드(N125)에 의해 제어되고, 제 1 동작 전위점(VDD)과 제 1 출력신호와의 사이에 소오스 드레인 경로가 접속된 제 122의 p채널 전계효과 트랜지스터(TP122)와, 게이트가 제 125 노드(N125)에 의해 제어되고, 제 2 동작 전위점(GND)과 제 1 출력신호와의 사이에 소오스 드레인 경로가 접속된 제 122의 n채널 전계효과 트랜지스터(TN122)를 포함하는 것을 특징으로 하는 논리회로(도 4의 a행의 C120)이다.
또한, 본 발명의 다른 바람직한 실시예는 게이트가 제 1 입력신호(IN1)에 의해 제어되고, 제 1 동작 전위점(VDD)과 제 140 노드(N140)와의 사이에 소오스 드레인 경로가 접속된 제 140의 p채널 전계효과 트랜지스터(TP140)와, 게이트가 제 1 입력신호(IN1)에 의해 제어되고, 제 2 동작 전위점(GND)과 제 140 노드(N140)와의 사이에 소오스 드레인 경로가 접속된 제 140의 n채널 전계효과 트랜지스터(TN140)와,
게이트가 제 140 노드(N140)에 의해 제어되고, 제 4 입력신호(IN4)와 제 144 노드(N144)와의 사이에 소오스 드레인 경로가 접속된 제 143의 n채널 전계효과 트랜지스터(TN143)와, 게이트가 제 1 입력신호(IN1)에 의해 제어되고, 제 5 입력신호(IN5)와 제 144 노드(N144)와의 사이에 소오스 드레인 경로가 접속된 제 144의 n채널 전계효과 트랜지스터(TN144)와,
게이트가 제 150 노드(N150)에 의해 제어되고, 제 1 동작 전위점(VDD)와 제 141 노드(N141)와의 사이에 소오스 드레인 경로가 접속된 제 141의 p채널 전계효과 트랜지스터(TP141)와, 게이트가 제 150 노드(N150)에 의해 제어되고, 제 2 동작 전위점(GND)과 제 141 노드(N141)와의 사이에 소오스 드레인 경로가 접속된 제 141의 n채널 전계효과 트랜지스터(TN141)와,
게이트가 제 141 노드(N141)에 의해 제어되고, 제 3 입력신호(IN3)와 제 145노드(N145)와의 사이에 소오스 드레인 경로가 접속된 제 145의 n채널 전계효과 트랜지스터(TN145)와, 게이트가 제 150 노드(N150)에 의해 제어되고, 제 144 노드(N144)와 제 145 노드(N145)와의 사이에 소오스 드레인 경로가 접속된 제 146의 n채널 전계효과 트랜지스터(TN146)와,
게이트가 제 1 입력신호(IN1)에 의해 제어되고, 제 1 동작 전위점(VDD) 과 제 147 노드(N147)와의 사이에 소오스 드레인 경로가 접속된 제 147의 p채널 전계효과 트랜지스터(TP147)와, 게이트가 제 1 입력신호(IN1)에 의해 제어되고, 제 2 동작 전위점(GND)과 제 147의 노드(N147)과의 사이에 소오스 드레인 경로가 접속된 제 147의 n채널 전계효과 트랜지스터(TN147)와,
게이트가 제 147 노드(N147)에 의해 제어되고, 제 2 입력신호(IN2)와 제 148 노드(N148)와의 사이에 소오스 드레인 경로가 접속된 제 148의 n채널 전계효과 트랜지스터(TN148)와, 게이트가 제 1 입력신호(IN1)에 의해 제어되고, 제 1 동작 전위점(VDD) 또는 제 2 동작 전위점(GND)과 제 148 노드(N148)와의 사이에 소오스 드레인 경로가 접속된 제 149의 n채널 전계효과 트랜지스터(TN149)와,
게이트가 제 148 노드(N148)에 의해 제어되고, 제 1 동작 전위점(VDD)과 제 150 노드(N150)와의 사이에 소오스 드레인 경로가 접속된 제 150의 p채널 전계효과 트랜지스터(TP150)와, 게이트가 제 148 노드(N148)에 의해 제어되고, 제 2 동작 전위점(GND)과 제 150 노드(N150)와의 사이에 소오스 드레인 경로가 접속된 제 150의 n채널 전계효과 트랜지스터(TN150)와,
게이트가 제 145 노드(N145)에 의해 제어되고, 제 1 동작 전위점(VDD)과 제 1 출력신호와의 사이에 소오스 드레인 경로가 접속된 제 142의 p채널 전계효과 트랜지스터(TP142)와, 게이트가 제 145 노드(N145)에 의해 제어되고, 제 2 동작 전위점(GND)과 제 1 출력신호와의 사이에 소오스 드레인 경로가 접속된 제 142의 n채널 전계효과 트랜지스터(TN142)를 포함하는 것을 특징으로 하는 논리회로(도 5의 a행의 C140)이다.
또한, 본 발명의 다른 바람직한 실시예는 게이트가 제 1 입력신호(IN1)에 의해 제어되고, 제 1 동작 전위점(VDD)과 제 160 노드(N120)와의 사이에 소오스 드레인 경로가 접속된 제 160의 p채널 전계효과 트랜지스터(TP160)와, 게이트가 제 1 입력신호(IN1)에 의해 제어되고, 제 2 동작 전위점(GND)과 제 160 노드(N160)와의 사이에 소오스 드레인 경로가 접속된 제 160의 n채널 전계효과 트랜지스터(TN160)와,
게이트가 제 160 노드(N160)에 의해 제어되고, 제 5 입력신호(IN5)와 제 163 노드(N163)와의 사이에 소오스 드레인 경로가 접속된 제 163의 n채널 전계효과 트랜지스터(TN163)와, 게이트가 제 1 입력신호(IN1)에 의해 제어되고, 제 4 입력신호(IN4)와 제 163 노드(N163)와의 사이에 소오스 드레인 경로가 접속된 제 164의 n채널 전계효과 트랜지스터(TN164)와,
게이트가 제 168 노드(N168)에 의해 제어되고, 제 1 동작 전위점(VDD)와 제 161 노드(N161)와의 사이에 소오스 드레인 경로가 접속된 제 161의 p채널 전계효과 트랜지스터(TP161)와, 게이트가 제 168 노드(N168)에 의해 제어되고, 제 2 동작 전위점(GND)과 제 161 노드(N161)와의 사이에 소오스 드레인 경로가 접속된 제 161의 n채널 전계효과 트랜지스터(TN161)와,
게이트가 제 161 노드(N161)에 의해 제어되고, 제 3 입력신호(IN3)와 제 165노드(N165)와의 사이에 소오스 드레인 경로가 접속된 제 165의 n채널 전계효과 트랜지스터(TN165)와, 게이트가 제 168 노드(N168)에 의해 제어되고, 제 163 노드(N163)와 제 165 노드(N165)와의 사이에 소오스 드레인 경로가 접속된 제 166의 n채널 전계효과 트랜지스터(TN166)와,
게이트가 제 1 입력신호(IN1)에 의해 제어되고, 제 1 동작 전위점(VDD)과 제 168 노드(N168)와의 사이에 소오스 드레인 경로가 접속된 제 167의 p채널 전계효과 트랜지스터(TP167)와, 게이트가 제 2 입력신호(IN2)에 의해 제어되고, 제 1 동작 전위점(VDD)DHK 제 168 노드(N168)와의 사이에 소오스 드레인 경로가 접속된 제 168의 p채널 전계효과 트랜지스터(TP168)와, 게이트가 제 2 입력신호(IN2)에 의해 제어되고, 제 168 노드(N168)와 제 167 노드(N167)와의 사이에 소오스 드레인 경로가 접속된 제 167의 n채널 전계효과 트랜지스터(TN167)와, 게이트가 제 1 입력신호(IN1)에 의해 제어되고, 제 2 동작 전위점(GND)과 제 167 노드(N167)와의 사이에 소오스 드레인 경로가 접속된 제 167의 n채널 전계효과 트랜지스터(TN167)와,
게이트가 제 165 노드(N165)에 의해 제어되고, 제 1 동작 전위점(VDD)과 제 1 출력신호와의 사이에 소오스 드레인 경로가 접속된 제 162의 p채널 전계효과 트랜지스터(TP162)와, 게이트가 제 165 노드(N165)에 의해 제어되고, 제 2 동작 전위점(GND)과 제 1 출력신호와의 사이에 소오스 드레인 경로가 접속된 제 162의 n채널 전계효과 트랜지스터(TN162)를 포함하는 것을 특징으로 하는 논리회로(도 11의 a행의 C160)이다.
또한, 본 발명의 다른 바람직한 실시예는 게이트가 제 1 입력신호(IN1)에 의해 제어되고, 제 1 동작 전위점(VDD)과 제 185 노드(N185)와의 사이에 소오스 드레인 경로가 접속된 제 184의 p채널 전계효과 트랜지스터(TP184)와, 게이트가 제 2 입력신호(IN2)에 의해 제어되고, 제 1 동작 전위점(VDD)과 제 185 노드(N185)와의 사이에 소오스 드레인 경로가 접속된 제 185의 p채널 전계효과 트랜지스터(TP185)와, 게이트가 제 2 입력신호(IN2)에 의해 제어되고, 제 185 노드(N185)와 제 184 노드(N184)와의 사이에 소오스 드레인 경로가 접속된 제 184의 n채널 전계효과 트랜지스터(TN184)와, 게이트가 제 1 입력신호(IN1)에 의해 제어되고, 제 2 동작 전위점(GND)과 제 184 노드(N184)와의 사이에 소오스 드레인 경로가 접속된 제 185의 n채널 전계효과 트랜지스터(TN185)와,
게이트가 제 185 노드(N185)에 의해 제어되고, 제 1 동작 전위점(VDD)과 제 180 노드(N180)와의 사이에 소오스 드레인 경로가 접속된 제 180의 p채널 전계효과 트랜지스터(TP180)와, 게이트가 제 185 노드(N185)에 의해 제어되고, 제 2 동작 전위점(GND)과 제 180 노드(N180)와의 사이에 소오스 드레인 경로가 접속된 제 180의 n채널 트랜지스터(TN180)와,
게이트가 제 180 노드(N180)에 의해 제어되고, 제 3 입력신호(IN3)와 제 182 노드(N182)와의 사이에 소오스 드레인 경로가 접속된 제 182의 n채널 전계효과 트랜지스터(TN182)와, 게이트가 제 185 노드(N185)에 의해 제어되고, 제 1 입력신호(IN1)와 제 182 노드(N182)와의 사이에 소오스 드레인 경로가 접속된 제 183의 n채널 전계효과 트랜지스터(TN183)와, 게이트가 제 182 노드(N182)에 의해 제어되고, 제 1 동작 전위점(VDD)과 제 1 출력신호(OUT1)와의 사이에 소오스 드레인 경로가 접속된 제 181의 p채널 전계효과 트랜지스터(TP181)와, 게이트가 제 182 노드(N182)에 의해 제어되고, 제 2 동작 전위점과 제 1 출력신호와의 사이에 소오스 드레인 경로가 접속된 제 181의 n채널 전계효과 트랜지스터(TN181)를 포함하는 것을 특징으로 하는 논리회로(도 12의 a행의 C180)이다.
도 1은 본 발명의 실시예이다.
도 2는 본 발명의 다른 실시예이다.
도 3은 셀렉터 회로의 회로도이다.
도 4는 본 발명의 다른 실시예이다.
도 5는 본 발명의 다른 실시예이다.
도 6은 NAND게이트, NOR게이트, 인버터로 변환되는 셀렉터의 패턴과, 그 변환 규칙을 도시한 도면이다.
도 7은 도 1의 C1의 본 발명의 논리회로에 있어서, 셀렉터 S1을 도 6의 a행의 변환 패턴에 따라, NAND게이트+인버터로 치환한 회로이다.
도 8은 불필요하게 긴 셀렉터를 도시한 도면이다.
도 9는 NAND게이트, NOR게이트, 인버터를 차동형 회로로 구성한 예를 도시한 도면이다.
도 10은 도 1의 C1, C11, C21, C31에 도시한 본 발명의 논리회로를 도 6의 변환 규칙에 따라 일부 셀렉터를 CMOS게이트로 치환한 경우의 회로와, 이들 회로를 차동형 회로로 구성한 경우의 회로이다.
도 11은 도 10의 a행에 도시한 본 발명의 논리회로 C2 및 C3의 트랜지스터 레벨의 회로도이다.
도 12는 도 10의 a행의 C2 및 C3에 도시한 본 발명의 논리회로에 있어서, 입력신호 IN5가 GND고정, IN4가 VDD고정인 경우에, 불필요하게 긴 셀렉터를 떼어낸 후의 회로도이다.
도 13은 도 1의 b행의 C0의 회로에서 셀렉터 S5의 제어입력 S를 입력신호 IN2의 반전신호에 접속시킨 경우의 회로도이다.
도 14는 본 발명의 제 5 실시예에 따른, 셀렉터를 사용한 지연시간 개선 프로그램의 개략과 그것을 실행하기 위한 계산기 시스템을 도시한 도면이다.
도 15는 본 발명의 논리회로를 사용한 지연시간 개선 프로그램을 사용하여 논리회로명세에서 반도체집적회로를 제조하기까지의 순서도이다.
도 16은 본 발명의 논리회로를 사용한 지연시간 개선 프로그램의 순서도이다.
도 17은 본 발명의 제 5 실시예에 따른, 순방향 지연시간, 역방향 지연시간, 슬랙 및 홀을 설명하기 위한 도면이다.
도 18은 도 16의 본 발명의 논리회로를 사용한 지연시간 개선 프로그램에 입력된 논리회로의 예이다.
도 19는 도 16의 본 발명의 논리회로를 사용한 지연시간 개선 프로그램의 셀렉터 회로 변환 루틴에 의해 생성된 셀렉터만으로 구성한 논리회로의 회로도이다.
도 20은 도 16의 본 발명의 논리회로를 사용한 지연시간 개선 프로그램의 지연시간 개선 루틴의 도중에 생성되는 중간회로의 회로도이다.
도 21은 도 16의 본 발명의 논리회로를 사용한 지연시간 개선 프로그램의 지연시간 개선 루틴의 도중에 생성되는 중간회로의 회로도이다.
도 22는 도 16의 본 발명의 논리회로를 사용한 지연시간 개선 프로그램의 지연시간 개선 루틴의 도중에 생성되는 중간회로의 회로도이다.
도 23은 도 16의 본 발명의 논리회로를 사용한 지연시간 개선 프로그램의 지연시간 개선 루틴에서 최종적으로 출력되는 회로의 회로도이다.
도 24는 도 16의 본 발명의 논리회로를 사용한 지연시간 개선 프로그램의 CMOS셀 재 매핑(mapping) 루틴의 도중에 생성되는 회로의 회로도이다.
도 25는 도 16의 본 발명의 논리회로를 사용한 지연시간 개선 프로그램의 CMOS셀 재 매핑 루틴에서 최종적으로 출력되는 회로의 회로도이다.
도 26은 도 16의 본 발명의 논리회로를 사용한 지연시간 개선 프로그램의 CMOS셀 재 매핑 루틴에서 최종적으로 출력되는 회로(차동형 셀렉터 사용)의 회로도이다.
도 27은 대규모의 논리회로에 대해, 도 16의 본 발명의 논리회로를 사용한 지연시간 개선 프로그램의 적용 전후의 제약위반 경로 수를 비교한 도면이다.
도 28은 대규모의 논리회로에 대해, 도 16의 본 발명의 논리회로를 사용한 지연시간 개선 프로그램의 적용 전후의 셀의 홀의 분포를 비교한 도면이다.
<도면의 주요부분에 대한 부호의 설명>
S1, S2, S3, …… : 셀렉터
T101, T102, T103, …… : 트랜지스터
TP120, TP121, TP122, …… : p형 전계효과 트랜지스터
TN120, TN121, TN122, …… : n형 전계효과 트랜지스터
DS2, DS3, DS12, DS13, …… : 차동형 셀렉터
1 : 키보드 2 : CPU
3 : CRT 4 : 자기 테이프 장치
5 : 자기 디스크 장치 9 : 논리회로명세
10 : 논리회로 11 : 라이브러리
12 : 지연시간 개선 종료 논리회로
20 : 레이아우트 데이터 21 : 마스크 데이터
90 : 논리회로 자동합성 프로그램
100 : 셀렉터를 사용한 지연시간 개선 프로그램
110 : 셀렉터 회로 변환 루틴 120 : 지연시간 개선 루틴
121 : 순방향 지연시간, 역방향 지연시간 계산
122 : 각 경로의 슬랙 계산, 크리티컬 패스 결정
123 : 각 셀의 홀 계산
124 : 본 발명의 회로에 의해 홀이 큰 부분을 재구성
130 : CMOS셀 재 매핑 루틴 160 : 자동 레이아웃트 프로그램
170 : 마스크 데이터 작성 프로그램 180 : 반도체제조장치
이하, 도면을 참조하여 본 발명의 바람직한 실시예에 대해 설명한다.
도 1에서 본 발명의 제 1 실시예를 a행을 따라 설명한다. 도 1의 a행에 도시되어 있는 셀렉터(C0의 S5 ~ S6, C1의 S1 ~ S3 등)는 도 3의 a행의 E100의 부울식으로 도시된 논리기능을 갖는다. 즉, 제어입력 S가 “1”일 때는 입력 I1이 선택되어 출력 O으로 출력되고, “0”일 때는 입력 I0가 선택되어 출력된다. 도 3의 C100 ~ C102의 회로는 이 2입력 1출력의 셀렉터를 여러 가지 타입의 회로에 의해 실장한 예이다. 이중 C100은 셀렉터 부분(트랜지스터 T100, T101)을 n채널 전계효과형 트랜지스터만으로 구성한 예이고, 문헌 1에 나타나 있는 회로이다. 또한, C100의 회로에 있어서, 트랜지스터 T102, T103, T106은 주로 지연시간 개선을 위한 버퍼로서 삽입된 회로로, 후단에도 셀렉터 회로가 계속되는 경우에는 생략하는 것이 가능하다.
도 3의 a행의 C101의 회로는 셀렉터 부분을 n채널 전계효과형 트랜지스터 및 p채널 전계효과형 트랜지스터에 의해 구성한 예이다. 이 회로에서는 C100의 회로와 달리, 셀렉터 부분(T110 ~ T113)에서의 임계값 전압만큼의 전압강하가 없기 때문에, 전원전압이 낮은 경우라도 고속으로 동작하는 것이 가능하다. 또한, 도 3의 a행의 C102는 CMOS회로로 구성한 예이다. 이 예에서 알 수 있듯이, 일반적으로 셀렉터 회로는 패스트랜지스터 회로로 구성하는 편이 콤팩트하게 실현할 수 있다.
이하, 이 도 1의 C0의 지연시간을 생각한다. 이 회로에서는 다음과 같은 경로가 존재하고,
C0의 경로1 IN5 → 셀렉터 S6 → OUT1
C0의 경로2 IN4 → 셀렉터 S5 → N5 → 셀렉터 S6 → OUT1
C0의 경로3 IN3 → 셀렉터 S5 → N5 → 셀렉터 S6 → OUT1
C0의 경로4 IN2 → 셀렉터 S5 → N5 → 셀렉터 S6 → OUT1
C0의 경로5 IN1 → 셀렉터 S6 → OUT1
각 경로의 지연시간을, 입력신호 IN3만이 다른 입력신호(IN1, IN2, IN4, IN5)보다도 극단적으로 지연되어 오는 경우에 대해 생각한다. 예를 들어, IN3이 1.0ns 늦게 온다고 하고, 또 셀렉터 S5, S6의 지연시간을 0.5ns라고 한 경우에는,
C0의 경로1 0+0.5 0.5ns
C0의 경로2 0+0.5+0.5 1.0ns
C0의 경로3 1.0+0.5+0.5 2.0ns
C0의 경로4 0+0.5+0.5 1.0ns
C0의 경로5 0.5 0.5ns
가 된다. 즉, 도 1의 C0에서 굵은 선으로 도시한 IN3→S5→N5→S6→OUT1이라고 하는 경로가 지연시간이 가장 늦은 크리티컬 경로가 된다. 이로써, 이외의 경로는 2.0ns보다도 고속동작이 가능하나, 이 회로 전체에서 보았을 때의 지연시간은 이 크리티컬 경로의 지연시간 2.0ns가 되어 버린다. 이것은 이 C0의 회로에서는 IN3이 다른 입력신호보다도 지연되어 오는 데도 불구하고, 이 IN3에서 출력에 이르는 경로에는 셀렉터가 2단(S5, S6) 존재한다. 따라서, 이 경로의 지연시간이 극단적으로 늦어지고(이 예에서는 다른 경로보다 1.0ns나 늦다), 회로 전체의 지연시간도 늦어져 버리기 때문이다.
이에 반해, 도 1의 C1에서 도시한 본 발명의 논리회로에서는 C0와 동등한 논리기능을 가진 회로임에도 불구하고, IN3에서 출력 OUT1에 이르는 경로에는 셀렉터는 1단(S3)밖에 존재하기 않기 때문에, 고속동작을 기대할 수 있다. 실제로 이 C1의 회로에서는 이하와 같은 경로가 존재하는데,
C1의 경로1 IN5 → 셀렉터 S2 → N2 → 셀렉터 S3 → OUT1
C1의 경로2 IN4 → 셀렉터 S2 → N2 → 셀렉터 S3 → OUT1
C1의 경로3 IN1 → 셀렉터 S2 → N2 → 셀렉터 S3 → OUT1
C1의 경로4 IN3 → 셀렉터 S3 → OUT1
C1의 경로5 IN2 → 셀렉터 S1 → N1 → 셀렉터 S3 → OUT1
C1의 경로6 IN1 → 셀렉터 S1 → N1 → 셀렉터 S3 → OUT1
각각의 지연시간을 견적하면,
C1의 경로1 0+0.5+0.5 1.0ns
C1의 경로2 0+0.5+0.5 1.0ns
C1의 경로3 0+0.5+0.5 1.0ns
C1의 경로4 1.0+0.5 1.5ns
C1의 경로5 0+0.5+0.5 1.0ns
C1의 경로6 0+0.5+0.5 1.0ns
가 되어, C0와 동일하게 IN3에서 출력 OUT1에 이르는 경로가 지연시간이 가장 늦은 크리티컬 패스이다. 그러나, 지연시간은 1.5ns이기 때문에, C0의 회로보다도 0.5ns, 즉 25%의 고속동작이 가능하다.
도 1의 C0와 C1의 회로가 동일한 논리기능을 갖는 것은 각각의 부울식이 이하와 같이 완전히 동일한 식이 되는 것에서 증명된다. 2입력 1출력의 셀렉터 회로의 부울식 표현(도 3의 E100)에서 C0의 부울식은 이하의 수학식 1과 같다.
OUT1 = IN1⋅N101 + IN1′⋅IN5
= IN1⋅(IN2⋅IN3 + IN2′⋅IN4) + IN1′⋅IN5
= IN1⋅IN2⋅IN3 + IN1⋅IN2′⋅IN4 + IN1′⋅IN5 (E0)
동일하게 C1의 부울식은 수학식 2와 같다.
OUT1 = N1⋅IN3 + N1′⋅N2
= (IN1⋅IN2)⋅IN3 + (IN1⋅IN2)′⋅(IN1⋅IN4 + IN1′⋅IN5)
= IN1⋅IN2⋅IN3 + (IN1′ + IN2′)⋅(IN1⋅IN4 + IN1′⋅IN5)
= IN1⋅IN2⋅IN3 + IN1⋅IN2′⋅IN4 + IN1′⋅IN5 + IN1′⋅IN2′⋅IN5
= IN1⋅IN2⋅IN3 + IN1⋅IN2′⋅IN4 + IN1′⋅IN5 (E1)
수학식1(E0)과 수학식2(E1)는 완전히 동일한 형태이기 때문에, C0와 C1은 완전히 동일한 논리기능을 가진 회로임을 알 수 있다. 또한, 이상의 부울식에 있어서, IN1'는 IN1의 부정논리이고, IN1의 상보신호를 나타낸다(이하의 부울식에서도 동일함).
이와 같이, 도 1의 C0의 회로에서 입력신호 IN3이 지연되어 오는 경우에는 본 발명의 논리회로(C1)으로 치환함으로써 IN3에서 OUT1에 이르는 경로의 단 수가 삭감되어 고속동작이 가능한 회로를 얻을 수 있다.
셀렉터를 도 3의 C100의 타입으로 구성하였다고 하고, C1의 회로를 트랜지스터 레벨의 회로로 표기하면, 도 4의 a행의 C120에서 도시하는 트랜지스터 TN120 ~ TN130 및 TP120 ~ TP130으로 구성된 회로가 된다.
이상에서는 셀렉터의 제어입력 S에서 그 출력 O로의 지연시간과, 신호입력 I0, I1에서 출력 O로의 지연시간이 동일하다는 가정 하에서 지연시간을 견적하였다. 그러나, 셀렉터가 도 3의 a행의 C100 ~ C102의 회로로 구성되는 경우에는 제어입력으로부터의 지연시간은 내부의 극성반전용 인버터(예를 들어 C100에서는 T104 ~ T105)의 지연시간만큼만 많이 걸린다. 전형적인 예에서는, 신호입력 I1 및 I0로부터의 지연시간은 0.3ns인 데 반해, 제어입력 S로부터의 지연시간은 0.5ns정도 걸린다. 그러나, 패스트랜지스터 셀렉터를 도 3의 C200, C201에서 도시한 차동형 회로로 구성하면, 차동형 회로에서는 반드시 정부양극성의 신호가 쌍으로 존재하기 때문에, 극성반전용 인버터가 불필요해진다.
따라서, 제어입력 S로부터의 지연시간은 대폭으로 단축되어, 신호입력 I1 및 I0로부터의 지연시간과 동일한 정도, 혹은 약간 작게 하는 것이 가능하다. 이로써, 본 발명의 논리회로를 차동형의 패스트랜지스터 회로로 구성하면, 더욱 고속으로 동작가능한 논리회로를 얻을 수 있다.
도 3의 C200의 회로는 셀렉터 부분을 n채널 전계효과형 트랜지스터만으로 구성한 것으로, 문헌 2에서 제안된 CPL이라 불리는 회로이다. 또한, 도 3의 C100 및 C101의 회로와 동일하게 이 C200의 회로에 있어서 트랜지스터 T204 ~ T209는 버퍼용 회로로, 다음 단에도 셀렉터가 이어지는 경우에는 생략하는 것이 가능하다. 한편, 도 3의 C201의 회로는 셀렉터 부분을 n채널 전계효과형 트랜지스터 및 p채널 전계효과형 트랜지스터의 양극성의 트랜지스터를 사용하여 구성한 예이다. 이 회로는 도 3의 a행의 C101에서 도시한 회로와 동일하게, 전원전압이 낮은 경우에도 고속동작이 가능한 회로이다.
도 3의 C200의 차동형 셀렉터에 의해 이 C1의 회로를 구성하면, 도 4의 b행의 C220에서 도시한 트랜지스터 TN220 ~ TN235 및 TP220 ~ TP235로 구성된 회로가 된다. 도 4의 a행의 C120과 비교해 보면 알 수 있듯이, 셀렉터의 제어입력부분에서의 극성반전용 인버터가 불필요하기 때문에, 고속동작이 가능한 회로이다.
또, 일반적으로 2개의 입력 I0 및 I1의 어느 한쪽이 GND 또는 VDD전위로 고정되고, AND논리 또는 OR논리로서 동작하고 있는 패스트랜지스터 셀렉터(도 6의 a ~ d행의 셀렉터 S300 ~ S330)는 그것과 동등한 논리기능을 갖는 CMOS회로로 구성한 NAND게이트, NOR게이트 등(도 6의 a ~ d행의 G300 ~ G331)으로 치환하는 편이 지연시간 등의 회로특성이 좋아지는 경우가 많다(예를 들어, Proceeding of 1997 The Symposium on VLSI circuits, pp.31-32를 참조, 이하 문헌 7이라 한다). 또한, 이 도 6의 G300 ~ G331에서 도시한 NAND게이트, NOR게이트 및 인버터는 각각 도 6의 G340(트랜지스터 T340 ~ T343), G350(트랜지스터 T350 ~ T353), G360(트랜지스터 T360 ~ T363)으로 도시된 표준적인 CMOS회로로 구성된다.
도 1의 C1의 회로에서는 셀렉터 S1이 도 6의 a행의 셀렉터 S300에 해당하기 때문에, NAND게이트+인버터로 변환하는 것이 가능하고 (도 6의 a행의 변환패턴 참조), 도 7에 도시된 회로로 변형할 수 있다. 또한, 이 도 7의 회로의 인버터 G2와 셀렉터 S3의 동작을 생각하면, 인버터 G2의 입력이 “1”일 때는 셀렉터 S3의 제어입력이 “0”이 되고, 셀렉터 S3에서는 I1이 선택되고, 인버터 G2의 입력이 “0”일 때는 셀렉터 S3의 제어입력에는 “1”이 입력되기 때문에 I0 쪽이 선택된다.
즉, 셀렉터 S3의 I0, I1의 접속관계를 교환하면, 인버터 G2는 불필요해진다(도 8의 a행에 해당). 따라서, 도 1의 C1의 회로는 최종적으로는 도 10의 a행의 C2의 회로로 변형할 수 있다. 일반적으로 2입력 NAND게이트(G1)의 지연시간은 셀렉터의 지연시간보다 작다. 예를 들어, 셀렉터의 지연시간이 0.5ns정도이면, 2입력 NAND게이트(G1)의 지연시간은 0.2ns정도이다. 이 C2의 회로의 지연시간을 견적하면,
C2의 경로1 IN5 → S2 → S3 → OUT1 0+0.5+0.5 = 1.0ns
C2의 경로2 IN4 → S2 → S3 → OUT1 0+0.5+0.5 = 1.0ns
C2의 경로3 IN1 → S2 → S3 → OUT1 0+0.5+0.5 = 1.0ns
C2의 경로4 IN3 → S3 → OUT1 1.0+0.5 = 1.5ns
C2의 경로5 IN2 → G1 → S3 → OUT1 0+0.2+0.5 = 0.7ns
C2의 경로6 IN1 → G1 → S3 → OUT1 0+0.2+0.5 = 0.7ns
이므로, 크리티컬 패스(경로 4)의 지연시간은 1.5ns가 되고, C1의 경우와 동일하다. 그러나, 경로 5 및 경로 6의 지연시간도 단축되어 있기 때문에, 만약 IN3뿐만 아니라 IN2도 지연되어 올 경우에는, 이 C2의 회로쪽이 고속으로 동작할 수 있다. 실제로 IN2가 0.6ns 지연되어 오는 경우를 생각하면, C1에서는 C1의 경로5 0.6+0.5+0.5 = 1.6ns가 되기 때문에 경로5가 크리티컬 패스가 되어 버리고, 1.5ns로는 동작이 불가능하고, 0.1ns 늦어 버린다. 한편, C2에서는 C2의 경로5는 0.6+0.2+0.5 = 1.3ns가 되고, 크리티컬 패스는 경로4인 채로, 1.5ns로 동작가능하다.
이와 같이, 본 발명의 논리회로의 일부 셀렉터를 CMOS회로로 구성한 NAND게이트, NOR게이트로 치환함으로써 더욱 지연시간이 작은 논리회로를 만드는 것이 가능해진다.
셀렉터를 도 3의 C100의 타입으로 구성하였다고 하고, 이 C2의 회로를 트랜지스터 레벨의 회로로 표기하면, 도 11의 a행의 C160에서 도시한 트랜지스터 TN160 ~ TN168 및 TP160 ~ TP168로 구성된 회로가 된다.
또, 차동형 셀렉터를 사용하고 있는 경우라도 CMOS회로와 조합함으로써 더욱 고속의 논리회로를 얻을 수 있다. 이 경우에는 CMOS회로로 구성한 NAND게이트, NOR게이트는 도 9의 a ~ c행에 따라 차동형 회로로 하는 것이 가능하다. 예를 들어, 도 10의 C2의 회로에서 NAND게이트 G1은 도 9의 a행에 해당하기 때문에 NAND게이트와 NOR게이트로 변환하면 좋다. 이와 같이 하여 도 10의 a행의 C2의 회로를 차동형 회로로 재조합하면 도 10의 a행의 C3에서 도시한 회로를 얻을 수 있다. 셀렉터의 신호입력 I1 및 I0로부터 출력 O로의 지연시간은 0.3ns, 제어입력 S로부터의 지연시간은 0.2ns, NAND게이트 및 NOR게이트의 지연시간은 0.3ns로 하여, 이 C3의 회로의 지연시간을 견적하면,
C3의 경로1 IN5→DS2→DS3→OUT1 0+0.3+0.3 = 0.6ns
C3의 경로2 IN4→DS2→DS3→OUT1 0+0.3+0.3 = 0.6ns
C3의 경로3 IN1→DS2→DS3→OUT1 0+0.2+0.3 = 0.9ns
C3의 경로4 IN3→DS3→OUT1 1.0+0.3 = 1.3ns
C3의 경로5 IN1→G1, G3→DS3→OUT1 0+0.3+0.2 = 0.5ns
C3의 경로6 IN2→G1, G3→DS3→OUT1 0+0.3+0.2 = 0.5ns
가 되고, C1 및 C2의 회로보다도 더욱 고속동작이 가능하다. 이 C3의 회로에서 셀렉터를 도 3의 C200의 타입으로 구성하였다고 하고, C3의 회로를 트랜지스터 레벨의 회로로 표기하면, 도 11의 b행의 C260에서 도시한 트랜지스터 TN260 ~ TN273 및 TP260 ~ TP273으로 구성된 회로가 된다.
이어, C0의 회로에서 입력신호 IN5가 GND고정이고, IN4가 VDD고정인 경우를 생각한다. 이 경우에는 C1의 셀렉터 SI은 I0가 GND고정, I1이 VDD고정이 되고, 도 8의 c행의 셀렉터 S403에 해당한다. 이 셀렉터의 동작을 생각하면, 셀렉터의 제어입력 S가 “0”일 때는 GND전위, 즉 “0”를 출력하고, 제어입력 S가 “1”일 때는 VDD전위, 즉 “1”을 출력한다. 따라서, 이 셀렉터는 불필요하게 길어 떼어내는 것이 가능하고, 도 12의 a행의 C181에 도시한 회로로 간단화할 수 있다. 이 C181의 회로에서는 C2의 회로에서 존재한 IN1→S2→S3→OUT1이라고 하는 경로가 존재하지 않기 때문에, C2의 회로보다도 고속동작이 가능하다. 이와 같이, 일반적으로 도 8의 b ~ f행의 셀렉터(S402 ~ S406)가 존재하는 경우에는 이들 불필요하게 긴 셀렉터를 떼어냄으로써 회로를 간단화하여, 보다 고속으로 동작하는 논리회로를 작성하는 것이 가능하다.
또한, 이 C181의 회로를 도 3의 C100의 타입으로 셀렉터를 구성하였다고 하면, 도 12의 C180에서 도시한 트랜지스터 TN180 ~ TN185 및 TP180 ~ TP185로 구성된 회로가 된다. 또, 이 C181의 회로를 차동형 회로로 재구성하면, 도 12의 b행의 C281의 회로가 된다. 또한, 이 회로를 동일하게 트랜지스터 레벨의 회로로 표기하면, 도 12의 C280에서 도시한 회로가 된다.
실시예 1에서는 도 1의 C0의 회로에 있어서 IN3→S5→N5→S6→OUT1이 크리티컬 패스인 경우를 상정하였으나, 본 실시예에서는 IN4→S5→N5→S6→OUT1의 경로가 이 회로 전체에서의 지연시간을 결정하는 크리티컬 패스인 경우를 생각한다(도 1의 C10). 바꾸어 말하면, 셀렉터가 2단 접속된 회로에 있어서, 실시예 1은 전단 셀렉터(S5) 및 후단 셀렉터(S6) 둘다 입력 I1이 크리티컬 패스인 경우였으나, 본 실시예에서는 전단의 셀렉터(S5)에서는 입력 I0, 후단의 셀렉터(S6)에서는 입력 I1이 크리티컬 패스인 경우이다. 이와 같은 경우에도, 이하에서 나타내듯이, 도 1의 C1에서 도시한 본 발명의 논리회로를 사용함으로써 지연시간을 삭감하는 것이 가능하다.
이 C10의 회로는 도 8의 a행의 변환규칙에 따르면, 도 13의 회로(셀렉터 S5의 제어입력 S의 신호를 반전)와 논리적으로 동등하다. 이 도 13의 회로에 있어서, IN4→S5→N5→S6→OUT1의 경로의 단 수를 삭감하는 것은 실시예 1의 도 1의 C0 회로에 있어서 IN3→S5→N5→S6→OUT1의 경로의 단 수를 삭감하는 것과 동일하다. 따라서, 실시예 1의 C0→C1의 회로변형에 따르면, C10의 회로는 동일한 논리기능을 가진 C11의 회로로 변형가능하고, IN4에서 OUT1에 이르는 경로의 단 수를 1단으로 삭감하는 것이 가능하다. 이와 같이 본 발명의 논리회로를 사용함으로써 지연시간을 작게 하는 것이 가능하다. 또, 이 C11의 회로에서 셀렉터 S11은 도 6의 a행의 셀렉터 S300에 해당하기 때문에, 실시예 1의 경우와 같이 NAND게이트로 변환하면, 도 10의 C12의 회로가 된다. 게다가, 이 C12의 회로도 실시예 1의 경우와 동일하게 차동형 회로(도 10의 C13)로 재조립함으로써 고속화가 가능하다. 특히, 이 도 10의 C13의 경우에는, 차동형 회로로 구성함으로써, C12의 회로에서는 인버터를 1단 삽입하여 IN2의 반전신호를 만들 필요가 있었던 것이, 불필요해진다. 따라서, 인버터의 지연시간만큼 고속화하는 것이 가능하다.
이어, 도 1의 c행에 도시한 C20의 회로와 같이, 이번에는 전단 셀렉터(S25)에서는 입력 I1, 후단 셀렉터(S26)에서는 입력 I0가 지연시간을 삭감하고자 하는 경로(IN3→S25→N25→S26→OUT1)인 경우를 생각한다. 이와 같은 경우에도 이 C20의 회로의 셀렉터 S26의 제어입력 IN1을 반전하면, 실시예 1의 본 발명의 논리회로를 적용하는 것이 가능하고, 도 1의 c행에서 도시한 C21의 회로로 변환하는 것이 가능하다. IN3에서 OUT1에 이르는 경로의 단 수가 작은, 본 발명의 C21의 회로를 사용함으로써, 지연시간을 삭감하는 것이 가능해진다. 이 C21의 회로를 도 3의 C100에서 도시한 셀렉터로 구성한 경우의 트랜지스터 레벨의 회로도는 도 5의 a행의 C140에 도시된, 트랜지스터 TN140 ~ TN150 및 TP140 ~ TP150으로 나타난 회로가 된다. 또, 동일한 회로를 이번에는 도 3의 C200에서 도시한 차동형 셀렉터로 구성하였다고 하면, 도 5의 b행의 C240에서 도시한, 트랜지스터 TN240 ~ TN254 및 TP240 ~ TP254로 나타난 회로가 된다. 또한, 이 C21의 회로에서도 셀렉터 S21이 도 6의 c행의 셀렉터 S320에 해당하기 때문에, CMOS게이트로 변환하는 것이 가능하다(도 10의 c행의 C22). 또, 차동형 회로(도 10의 c행의 C23)로 함으로써, 더욱 지연시간을 작게 하는 것이 가능하다.
또한, 도 1의 d행에서 도시한 C30의 회로와 같이, 이번에는 전단 셀렉터(S25) 및 후단 셀렉터(S26) 둘다 입력 I0가 지연시간을 삭감하고자 하는 경로(IN4→S25→N25→S26→OUT1)인 경우를 생각한다. 이와 같은 경우에도, C20의 회로에서 IN2가 반전되어 있는 경우라고 생각하면, 도 1의 d행의 C31의 회로로 변환하는 것이 가능하고, IN4에서 OUT1에 이르는 경로를 지금까지와 동일하게 셀렉터 1단으로 삭감하는 것이 가능하다. 이 C31의 회로에서도 셀렉터 S31이 도 6의 c행의 셀렉터 S320에 해당하기 때문에, CMOS게이트로 변환하는 것이 가능하다(도 10의 d행의 C32). 또, 차동형 회로(도 10의 d행의 C33)로 함으로써, 더욱 지연시간을 작게 하는 것이 가능하다.
이상에서 설명한 바와 같이, 셀렉터가 2단 접속되어 있는 회로에서 전단 및 후단 셀렉터의 입력 I0 또는 I1이 지연시간을 삭감하고자 하는 경로로 되어 있는 경우(도 1의 a ~ d행)에는, 본 발명의 논리회로(C1, C11, C21, C31)를 사용함으로써, 크리티컬 패스의 단 수를 삭감할 수 있고, 지연시간을 삭감하는 것이 가능하다.
제 2 실시예에서는 상술한 실시예의 경우와 달리, 도 2의 a행의 C40에서 도시한 바와 같이, 전단 셀렉터(S45)에서는 제어입력 S, 후단 셀렉터(S46)에서는 입력 I1이 지연시간을 삭감하고자 하는 경로(IN2→S45→N45→S46→OUT1)인 경우를 생각한다. 이와 같은 경우에는, C40의 회로와 동등한 논리기능을 가진 도 2의 C41에 도시된 본 발명의 논리회로를 사용하면, IN2에서 OUT1에 이르는 경로의 단 수를 셀렉터 S43의 1단만으로 삭감하는 것이 가능하고, 지연시간도 작게 하는 것이 가능하다. 또한, 이 C40과 C41의 회로가 완전히 동일한 논리기능을 가진 회로인 것은 다음과 같이 각각의 부울식이 동일한 형태가 되는 것으로 증명된다. C40의 부울식은 아래의 수학식3과 같다.
OUT1 = IN1⋅N45 + IN1′⋅IN5
= IN1⋅(IN2⋅IN3 + IN2′⋅IN4) + IN1′⋅IN5 (E40)
이 식(E40)을 IN2에 관해 샤논전개의 공식(예를 들어, IEEE TRANSACTI0NS ON COMPUTERS, Vo 1. C-27, No. 6, pp. 509-516 참조, 이하 문헌 8이라 한다)에 기초하여 변형하면 아래의 수학식 4와 같다.
= IN2⋅(IN1⋅IN3 + IN1′⋅IN5) + IN2′⋅(IN1⋅IN4 + IN1′⋅IN5)
= IN2⋅N41 + IN2′⋅N42
상기 식은 C41의 회로를 부울식으로 표현한 것과 일치한다. 이와 같이, C40의 회로에서, IN2에서 OUT1에 이르는 경로가 크리티컬 패스인 경우에는 C40대신에 그것과 완전히 동일한 논리기능을 가진 본 발명의 C41의 회로를 사용함으로써, 크리티컬 패스의 단 수를 삭감할 수 있고, 지연시간을 작게 하는 것이 가능하다.
이어, 도 2의 b행의 C50에서 도시하듯이, 이번에는 후단 셀렉터(S46)에서는 입력 I0가 크리티컬 패스(IN2→S55→N55→S56→OUT1)인 경우를 생각한다. 이 경우에는 C40의 회로에서 IN1이 반전되어 있는 경우에 상당하기 때문에, 도 2의 b행의 C51에 도시된 회로에 의해 경로의 단 수를 삭감하는 것이 가능하다. 이와 같이, 이 경우도 본 발명의 회로에 의해 지연시간을 작게 하는 것이 가능하다.
또한, 본 실시예의 회로(C41, C51)에서도 실시예 1의 경우와 동일하게, 도 6의 a ~ d행의 셀렉터 S300 ~ S330에 해당하는 셀렉터가 존재하는 경우에는 그 셀렉터를 CMOS게이트로 변경하여 회로를 구성하는 것도 가능하다. 또, 차동형 회로로 구성함으로써, 더욱 지연시간을 삭감할 수 있다.
이상에서 설명한 바와 같이, 셀렉터가 2단 접속되어 있는 회로에서 전단 셀렉터에서는 제어입력 S, 후단 셀렉터에서는 신호입력 I0 또는 I1이 지연시간을 삭감하고자 하는 경로로 되어 있는 경우에 대해서도, 본 발명의 논리회로(C41, C51)을 사용함으로써 크리티컬 패스의 단 수를 삭감하는 것이 가능하고, 지연시간을 삭감하는 것이 가능하다.
제 3 실시예에서는 실시예 1, 2의 경우와 달리, 도 2의 c행의 C60에서 도시하듯이, 전단 셀렉터(S65) 및 후단 셀렉터(S66) 둘다 제어입력 S가 지연시간을 삭감하고자 하는 경로(IN1→S65→N65→S66→OUT1)로 되어 있을 경우를 생각한다. 이와 같은 경우에는 C60의 회로와 동등한 논리기능을 가진 도 2의 c행의 C61에서 도시한 본 발명의 논리회로를 사용하면, 목적의 경로를 IN1→S63→OUT1의 1단으로 삭감하는 것이 가능하고, 그 결과 회로 전체로 봤을 때의 지연시간을 작게 하는 것이 가능하다. 또한, C60과 C61의 회로가 논리적으로 동등한 것은 실시예 2의 경우와 같이 문헌 8에 소개되어 있는 샤논전개를 이용함으로써 이하와 같이 증명된다. C60의 부울식은 아래의 수학식 5와 같다.
OUT1 = N65⋅IN4 + N65′⋅IN5
= (IN1⋅IN2 + IN1′⋅IN3)⋅IN4 + (IN1⋅IN2 + IN1′⋅IN3)′⋅IN5 (E60)
식(E60)을 IN1에 관해 샤논전개하면 아래의 수학식 6과 같다.
= IN1⋅(IN2⋅IN4 + IN2′⋅IN5) + IN1′⋅(IN3⋅IN4 + IN3′⋅IN5)
= IN1⋅N61 + IN1′⋅N62
상기 식은 C61의 회로를 부울식으로 표현한 것과 일치한다.
이와 같이, 셀렉터가 2단 접속되어 있는 회로에서, 전단 및 후단 셀렉터 둘다 제어입력 S가 지연시간을 삭감하고자 하는 경로로 되어 있는 경우에도, 본 발명의 논리회로(C61)을 사용함으로써 경로의 단 수를 삭감하는 것이 가능하고, 지연시간을 삭감하는 것이 가능하다.
실시예 4에서는 실시예 1 ~ 3의 경우와 달리, 도 2의 d행의 C70에서 도시하듯이, 전단 셀렉터(S75)에서는 입력 I1, 후단 셀렉터(S76)에서는 제어입력 S가 지연시간을 삭감하고자 하는 경로(IN2→S75→N75→S76→OUT1)로 되어 있는 경우를 생각한다.
이와 같은 경우에는 도 2의 c행의 C71에 도시된 본 발명의 논리회로를 사용하면 된다. 이 본 발명의 C71의 회로와 원래의 C70의 회로를 비교하면, 목적으로 하는 IN2에서 OUT1에 이르는 경로는 2단→1단으로 단 수가 삭감되어 있으나, 다른 경로, 예를 들어 IN4에서 OUT1에 이르는 경로는 1단→3단이 되어 단 수가 증가되어 있다. 그러나, 입력신호 IN2가 다른 입력신호보다도 극단적으로 지연되어 오는 경우에는 IN2로부터의 단 수가 대폭으로 삭감된 덕분에 이 회로 전체에서 본 지연시간을 작게 하는 것이 가능하다.
또한, 이 C70과 C71의 회로가 논리적으로 동등하다는 것은 실시예 2, 3의 경우와 같이 샤논전개를 이용함으로써 이하와 같이 설명된다. C70의 부울식은 아래의 수학식 7과 같다.
OUT1 = N75⋅IN4 + N75′⋅IN5
= (IN1⋅IN2 + IN1′⋅IN3)⋅IN4 + (IN1⋅IN2 + IN1′⋅IN3)′⋅IN5 (E70)
이 식(E70)을 IN2에 관해 샤논전개하면 아래의 수학식 8과 같다.
= IN2⋅(IN1⋅IN4 + IN1′⋅N71) + IN2′⋅(IN1⋅IN5 + IN1′⋅N71)
= IN2⋅N72 + IN2′⋅N73
상기 식은 C71의 회로를 부울식으로 표현한 것과 일치한다.
이어, 도 2의 e행의 C80에서 도시한 바와 같이, C70의 경우와 달리, 이번에는 전단 셀렉터(S75)에서는 입력 I0가 지연시간을 삭감하고자 하는 경로(IN3→S75→S76→OUT1)인 경우를 생각한다. 이 경우는 C70의 회로에서 IN1이 반전되어 있는 경우에 상당하기 때문에, C80의 회로는 도 2의 e행의 C81에 도시된 회로로 치환하는 것이 가능하고, 목적의 경로를 IN3→OUT1의 1단으로 삭감하는 것이 가능하다. 이와 같이, 이 경우도 본 발명의 논리회로에 의해 크리티컬 패스의 단 수를 삭감할 수 있어, 지연시간을 작게 하는 것이 가능하다.
이와 같이, 셀렉터가 2단 접속되어 있는 회로에서, 전단 셀렉터에서는 입력 I1 또는 I0, 후단 셀렉터에서는 제어입력 S가 크리티컬 패스로 되어 있는 경우에도 본 발명의 논리회로(C71, C81)를 사용함으로써, 경로의 단 수를 삭감하는 것이 가능하고, 지연시간을 삭감하는 것이 가능하다.
이상의 실시예 1 ~ 4에서는 간단한 논리회로를 예로 하여, 본 발명의 논리회로(C1, C11, C21, C31, C41, C51, C61, C71, C81)를 사용함으로써 셀렉터가 2단 접속된 회로에서는 어떠한 경로라도 단 수를 삭감하는 것이 가능하고, 지연시간을 작게 할 수 있음을 나타냈다. 즉, 셀렉터만으로 구성된 회로라면, 어떠한 경로가 크리티클 패스이든 회로를 2단 단위의 셀렉터 회로로 분할하여 본 발명의 논리회로로 치환함으로써 크리티컬 패스의 단 수를 삭감하는 것이 가능하고, 지연시간을 삭감하는 것이 가능하다. 또한, CMOS논리회로라도 일단 그와 논리적으로 동등한 셀렉터 회로로 치환하고, 셀렉터 2단 단위로 본 발명의 논리회로로 치환해 나감으로써, 지연시간이 작은 논리회로로 재구성할 수 있다. 이하, 본 실시예에서는 도 14에서 도시한 계산기 시스템에 의해, 보다 복잡한 논리회로에 본 발명의 논리회로를 사용하여 지연시간을 개선하는 방법에 대해 설명한다.
(1)시스템의 전체구성
도 14는 본 발명의 논리회로를 사용한 지연시간 개선 프로그램(100)의 개략구조와 그 프로그램을 실행하기 위한 계산기 시스템을 나타낸다. 이 계산기 시스템은 입력장치, 예를 들어 키보드(1), 중앙처리장치(CPU)(2), 표시장치(CRT)(3), 자기테이프장치(4) 및 셀렉터를 사용한 지연시간 개선 프로그램(100)을 격납하는 자기 디스크 장치(5)로 이루어진다. 프로그램(100)은 셀렉터 회로변환 루틴(110), 셀렉터를 사용한 지연시간 개선 루틴(120), CMOS셀 재 매핑(mapping) 루틴(130)으로 구성된다. 이 프로그램은 설계자가 키보드(1)에서 지시를 줌으로써, 자기 디스크 장치(5)로부터 CPU(2)에 로드되어, 실행된다. 지연시간의 개선 정도는 CRT(3)상에 표시되고, 생성된 지연시간 개선 종료 논리회로는 자기 테이프 장치(4)등을 경유하여 도 15의 셀렉터를 사용한 자동 레이아우트 프로그램(160)에 건네진다.
도 15에 있어서, 설계자는 논리회로사양(9)를 입력한다. 이 논리회로명세(9)에는, 목적으로 하는 논리회로의 논리기능을 기술한 논리관수와, 그 논리회로의 입력신호는 어느 정도 지연되어 입력되고, 그에 대해 출력신호는 이 정도의 지연시간이 아니면 안된다든가 하는 지연시간 제약 등의 정보도 포함된다. 논리회로 자동합성 프로그램(90)은 상기 논리회로명세(9)로부터 라이브러리(11)를 참조하여 논리회로(10)를 생성한다. 이 논리회로(10)에는 셀 간의 결선관계를 기술한 네트 리스트와, 상술한 지연시간 제약 정보가 기술되어 있다. 본 실시예에 특유의 셀렉터를 사용한 지연시간 개선 프로그램(100)은 논리회로(10)에 기재되어 있는 정보로부터 라이브러리(11)를 참조하여 지연시간 제약을 만족시키도록, 논리회로(10)과 동일한 논리기능을 가진 지연시간 개선 종료 논리회로(12)를 출력한다. 자동 레이아우트 프로그램(160)은 라이브러리(11)를 참조하여 이 논리회로에 최적인 레이아우트를 결정하고, 레이아우트 데이터(20)를 작성한다. 마스크 데이터 작성 프로그램(170)은 레이아우트 데이터(20)에 따라, 상기 합성된 논리회로를 반도체집적회로기술을 사용하여 생성하기 위한 복수의 마스크 패턴을 정하고, 이들 마스크 패턴을 나타내는 마스크 데이터(21)를 생성한다. 반도체제조장치(180)는 마스크 데이터(21)를 이용하여 목적의 논리기능을 가진 반도체집적회로를 제조한다. (90), (100), (160), (170)의 각 프로그램은 각각에 할당되어진 다른 계산기 상에서 실행된다. 또한, 상기 논리회로 자동합성 프로그램, 자동 레이아우트 프로그램 및 마스크 데이터 작성 프로그램은 기존의 툴(tool)로 실현된다.
본 실시예에서는 입력된 논리회로를 그와 논리적으로 동등한 셀렉터 회로로 치환한 후에, 크리티컬 패스 상의 회로를 셀렉터 2단 단위로 본 발명의 논리회로로 치환해 나감으로써, 지연시간을 개선해 나가는 점에 특징이 있다. 이하, 도 18에 도시된 논리회로를 예로 하여 본 실시예의 각각의 루틴에 대해 설명한다. 또한, 이 도 18의 논리회로에서 입력신호 A ~ H의 지연은 0ns( = 지연없음)로 하고, 출력신호 out의 제약은 0ns, 즉, 가능한 한 작은 지연시간으로 출력하고자 하는 것이라 한다.
(2)셀렉터 회로 변환 루틴(110)
이 루틴(110)은 논리회로(10)로부터, 도 6에 도시된 변환패턴에 기초하여 그것과 완전히 동일한 논리기능을 가진 셀렉터 회로만으로 구성된 논리회로를 생성한다. 예를 들어, 도 18의 논리회로의 경우에는 G500, G502, G504, G506의 2입력 AND게이트는 도 6의 a행의 변환패턴에 해당하고, 남은 G501, G503, G505의 2입력 OR게이트는 도 6의 d행의 변환 패턴에 해당하기 때문에, 도 19에 도시된 셀렉터만으로 구성된 논리회로로 변환된다.
(3)셀렉터를 사용한 지연시간 개선 루틴(120)
이 루틴은 실시예 1 ~ 4에서 설명한 본 발명의 논리회로를 사용하고, (2)의 셀렉터 회로 변환 루틴(110)에서 생성된 논리회로를 순차 부분적으로 재조합하여, 목적의 지연시간 제약을 만족시키도록 주어진 논리회로를 변형해 나간다.
먼저, 주어진 논리회로에 대해 순방향 지연시간 및 역방향 지연시간을 계산하나, 여기서는 간단한 도 17의 회로를 예로 하여 순방향 지연시간과 역방향 지연시간에 대해 설명한다. 또한, 설명의 간단화를 위해, 도 17의 회로에 있어서 AND게이트 G400, G401, G402의 2개의 입력단자에서 출력단자까지의 지연시간은 1ns인 것으로 한다.
순방향 지연시간은, 도 17의 E400의 1식에 도시된 바와 같이, 입력신호의 지연에 경로 상에 존재하는 각 셀의 지연시간을 더한 것으로 정의된다. 즉, 신호가 그 노드까지 전파되어 오는 데 걸리는 시간에 대응한다. 예를 들어, 도 17의 회로에서, 노드 N400에서는 입력 IN3 및 IN4의 지연(0ns) + 셀 G400의 지연시간(1ns) = 1ns 가 신호가 전파되는 데 필요한 시간이기 때문에, 이 순방향 지연시간은 1ns가 된다. 또, 노드 N401에 대해 생각하면, 이 노드의 순방향 지연시간은 N400의 순방향 지연시간(1ns)에 셀 G401의 지연시간(1ns)을 더한 시간(2ns)과, 노드 N405의 순방향 지연시간(0ns)에 셀 G401의 지연시간(1ns)를 더한 시간(1ns) 중, 지연시간이 늦은 쪽이기 때문에, 2ns가 된다.
한편, 역방향 지연시간은, 도 17의 E400의 2식에서 도시된 바와 같이, 출력신호의 제약에서 경로 상에 존재하는 각 셀의 지연시간을 순차 빼나간 것으로 정의된다. 즉, 출력신호가 제약대로의 지연시간으로 확정되어 있기 위해 요구되는, 각 노드에서의 지연시간에 대응한다. 예를 들어, 도 17의 회로에서는 출력 OUT가 제약대로의 2ns의 지연시간으로 확정되기 위해서는, 노드 N401은 셀 G402 내의 지연시간(1ns)만큼 빠른 지연시간 1ns로 신호가 전파되어야 하므로, 이 노드 N401의 역방향 지연시간은 1ns가 된다. 또, 노드 N400에 대해서는, 노드 N401의 역방향 지연시간(1ns)보다도 셀 G401의 지연시간(1ns)만큼 빨리 신호가 확정되어 있어야 하므로, 이 노드의 역방향 지연시간은 0ns가 된다.
이와 같이, 처리(121)에서 순방향 지연시간 및 역방향 지연시간을 계산한 후, 다음 처리(122)에 있어서, 그들 값에서 슬랙(slack)을 계산한다. 슬랙이란 도 17의 E400의 3식에 도시된 바와 같이, 역방향 지연시간에서 순방향 지연시간을 뺀 것으로 정의된다. 이 도 17의 회로에서 각 노드의 슬랙을 구하면,
N400 : Ons － 1ns = ­1ns
N401 : 1ns － 2ns = ­1ns
N402 : 2ns － 3ns = ­1ns
N403 : ­1ns － 0ns = ­1ns
N404 : ­1ns － 0ns = ­1ns
N405 : Ons － 0ns = 0ns
N406 : 1ns － 0ns = +1ns
이 된다. 상술한 바와 같이, 역방향 지연시간은 제약대로의 지연시간으로 출력신호가 확정되기 위해 필요한, 그 노드에서의 신호의 지연시간에 대응한다. 또, 순방향 지연시간은 그 노드에 실제로 신호가 전파되어 오기까지의 시간에 대응한다. 즉, 노드의 슬랙이 정의 값이면, 제약을 만족시키기 위해 요구되는 지연시간보다도 실제로는 작은 지연시간으로 신호가 전파되고 있는 것에 대응한다. 따라서, 슬랙이 정의 값이면, 그 노드에 신호가 도달하기까지의 지연시간은 좀더 늦어도 좋다는 것을 의미한다. 반대로, 노드의 슬랙이 부의 값이면, 제약을 만족시키기 위해 요구되는 지연시간보다도 실제로는 지연되어 신호가 전파되어 오는 것에 대응하기 때문에, 그 노드에 이르는 경로의 지연시간을 단축하지 않는 한, 제약대로의 지연시간으로 회로가 동작할 수 없는 것을 의미한다. 이와 같이, 역방향 지연시간과 순방향 지연시간의 차로 슬랙을 정의하고, 회로의 전 노드에서의 슬랙을 계산함으로써 어느 부분이 회로 전체에서의 고속동작에 장애가 되고 있는지가 일목요연하게 된다. 또, 이로써 어느 부분을 재구성하면 회로 전체의 지연시간을 작게 할 수 있는지도 알 수 있게 된다. 예를 들어, 이 도 17의 회로에서는 슬랙이 ­1ns인 N403→G400→N400→G401→N401→G402→N402라고 하는 경로가 이 회로의 지연시간을 결정하는 크리티컬 패스이고, 이 패스의 지연시간을 개선하지 않는 한, 회로 전체에서 보았을 때의 지연시간은 개선되지 않는다. 이것은 이 도 17과 같은 간단한 논리회로에서는 별 의미가 없으나, 사람의 눈으로는 알 수 없는 논리회로 자동합성 툴 등에 의해 합성된 복잡한 논리회로의 경우에는 아주 중요한 의미를 갖는다.
이어, 처리(123)에 있어서, 이와 같이 계산한 각 노드의 슬랙에서 각 셀의 홀을 계산한다. 셀의 홀이란, 도 17의 E400의 4식에 도시된 바와 같이, 각 입력단자가 접속되어 있는 노드의 슬랙에 대해 입력단자간의 슬랙의 차를 구하고, 그 중 가장 차가 작은 것으로 정의한다. 상술한 바와 같이, 슬랙은 각 노드의 지연시간 여유에 대응하기 때문에, 홀의 값이 큰 셀이라고 하는 것은 복수의 입력단자 중 어느 1개만 지연시간이 다른 입력보다도 대폭으로 지연되고 있다는 것을 의미하고 있다. 즉, 다른 입력단자로부터의 지연시간을 희생으로 해서라도 그 대폭으로 지연되는 1개의 입력단자로부터의 지연시간을 단축할 수 있다면, 다른 입력단자로부터의 지연시간에는 여유가 있기 때문에, 회로 전체의 지연시간을 악화시키는 일 없이 회로 전체에서의 지연시간을 단축하는 것이 가능하다는 것을 의미한다. 실시예 1 ~ 4에서 설명한 바와 같이, 본 발명의 논리회로를 사용하여 회로를 재구성하면, 목적으로 하는 크리티컬 패스의 단 수를 확실히 삭감할 수 있고, 지연시간도 확실히 작게 할 수 있으나, 그 이외의 경로에서는 반대로 단 수가 증가해버려 지연시간이 악화되어 버리는 경우가 있다. 그러나, 여기서 설명한 바와 같이, 홀이 큰 부분에서는 1개의 경로만이 지연시간이 다른 것에 비해 대폭으로 늦기 때문에, 그 1개의 경로의 지연시간을 단축할 수 있다면, 다른 경로의 지연시간이 다소 악화되어도 회로 전체의 지연시간은 확실히 작게 할 수 있다는 것이 보장된다. 즉, 홀이 큰 셀을 찾아내어 그곳을 본 발명의 논리회로로 재구성하면, 회로 전체로 보았을 때의 지연시간을 작게 하는 것이 가능하다.
이 도 17의 회로의 예에서 각 셀의 홀을 계산하면,
G400 : 0ns (N403과 N404의 슬랙의 차)
G401 : 1ns (N400과 N405의 슬랙의 차)
G402 : 2ns (N401과 N406의 슬랙의 차)
이 된다. 즉, 이 도 17의 회로에서는 셀 G402, G401에는 홀이 존재하고, 이 G402 및 G401로 구성된 부분의 회로를 잘 재구성할 수 있으면, 보다 고속으로 동작할 수 있는 회로로 변형하는 것이 가능하다.
이상에서는 간단하게 도 17의 회로를 예로 하여 슬랙 및 홀에 대해 설명하였으나, 이것은 도 18의 회로를 셀렉터 회로 변환하여 얻어진 도 19의 회로에서도 똑같다. 이 도 19의 회로에서 셀렉터의 제어입력 S 및 입력 I0, I1에서 출력 O까지의 지연시간이 일률적으로 0.2ns라 하면, 이 도 19의 회로의 지연시간은 1.4ns로, 크리티컬 패스는 A→S500→S501→S502→S503→S504→S505→S506→out(셀렉터 7단)이다. 이어 각 셀의 홀을 계산하면,
S500 : 0ns
S501 : 0.2ns
S502 : 0.4ns
S503 : 0.6ns
S504 : 0.8ns
S505 : 1.0ns
S506 : 1.2ns
가 된다. 이와 같이, S505 및 S506이 홀이 가장 큰 셀이기 때문에, 이 S505 및 S506으로 구성된 부분을 본 발명의 논리회로로 치환하면 확실하게 지연시간을 작게 하는 것이 가능하다. 실제로 이 부분은 전단 셀렉터(S505)에서는 입력 I0, 후단 셀렉터(S506)에서는 입력 I1이 크리티컬 패스로, 도 1의 b행의 C10에 상당하기 때문에, 도 11의 b행의 C11에 도시한 본 발명의 논리회로로 치환하면, 도 20의 회로를 얻을 수 있다. 이 도 20의 회로에 있어서, 셀렉터 S510, S510 및 S512가 도 19의 셀렉터 S505 및 S506에서 치환된 셀렉터이다. 이 중, S510은 도 8의 c행에 상당하는 불필요하게 긴 셀렉터이기 때문에 떼어 내는 것이 가능하고, 도 21의 회로로 간단화할 수 있다. 이 도 21의 회로에서 크리티컬 패스는 A→S500→S501→S502→S503→S504→S511→out로, 도 19의 회로보다 1단 작은 셀렉터 6단으로, 지연시간은 1.2ns이다. 즉, 도 19의 회로보다도 지연시간은 0.2ns(셀렉터 1단) 단축되어 있다. 또한, 이 도 21의 회로에서 홀이 존재하는 셀, S503 및 S504, S501 및 S502를 동일한 순서로 본 발명의 논리회로로 치환하면, 도 22에 도시된 회로를 얻을 수 있다. 이 도 22의 회로에서 크리티컬 패스는 A→S500→S515→S513→S511→out로, 도 21의 회로보다도 더 2단 작은 셀렉터 4단으로, 지연시간도 0.4ns 작은 0.8ns까지 단축되어 있다.
또한, 이 도 22의 회로에 있어서, 홀이 존재하는 S513 및 S511에 대해 동일한 순서로 회로를 재구성하면, 최종적으로는 도 23에 도시한 회로를 얻을 수 있다. 이 도 23의 회로에서 크리티컬 패스는 G→I510→S512→S517→S518→out(또는 C→I512→S516→S515→S518→out, E→I511→S514→S519→S518→out)이고, 인버터 1단, 셀렉터 3단으로까지 단축되어 있다. 인버터의 지연시간을 0.1ns라고 한다면, 이 도 23 회로의 지연시간은 0.9ns다.
(4)CMOS셀 재 매핑 루틴(130)
이 루틴에서는 도 6의 a ~ d행에 해당하는 셀렉터를 CMOS회로로 구성한 NAND게이트 또는 NOR게이트 등으로 치환함으로써 회로의 지연시간을 더 개선한다. 또, 필요에 따라 셀렉터를 도 3의 b행의 C200 및 C201 등에서 도시한 차동형 회로로 재구성함으로써 더욱 지연시간을 개선하다.
(3)의 지연시간 개선 루틴에서 얻어진 도 23의 회로에서, 셀렉터 S512, S500, S516, S514 및 S519는 도 6의 a행에 해당한다. 따라서, 이들 셀렉터를 CMOS회로로 구성한 AND게이트로 변환하는 것이 가능하고, 도 24의 회로를 얻을 수 있다. 이 도 24의 회로에 있어서, AND게이트 G514 및 G519를 1개의 3입력 AND게이트로 합침으로써 지연시간을 작게 하는 것이 가능하다(도 25의 G521). 또, 이 도 24의 회로에서 셀렉터의 제어입력 S를 구동하고 있는 AND게이트(G516, G519)를 NAND게이트+인버터 라고 생각하면, 도 8의 a행에서 도시하듯이, 제어입력 S를 구동하는 인버터는 떼어내는 것이 가능하기 때문에, 이들 AND게이트는 NAND게이트로 치환하는 것이 가능하다(도 25의 G520, G521). 일반적으로 CMOS회로에서 AND게이트는 NAND게이트+인버터로 구성되기 때문에, NAND게이트 쪽이 인버터 1단정도 지연시간이 작다. 이와 같이 하여 도 24의 회로를 도 25의 회로로 변형함으로써 더욱 지연시간을 작게 하는 것이 가능하다. 또, 도 25의 회로를 차동형 회로로 재구성하면, 최종적으로는 차동형 셀렉터 DS515, DS517, DS518, CMOS게이트 G500P, G500N, G520P, G520N, G516P, G516N, G521P, G521N으로 구성된 도 26에 도시한 회로를 얻을 수 있다.
원래 회로(도 18) 본 발명에 따른 회로 (도 26)
지연시간(ns) 1.59(1.00) 0.51(0.32)
크리티컬 패스 단 수 7(1.00) 3(0.43)
표 1은 본 발명에 따른 지연시간 개선 후의 회로와 원래 회로의 크리티컬 패스의 단 수 및 지연시간을 비교한 표이다. 표 1에 도시된 바와 같이, 본 방법에 의해 지연시간을 개선한 회로(도 26)는, 원래의 회로에서는 크리티컬 패스의 단 수가 7단이었는 데 대해, 3단까지 단 수를 삭감하는 것에 성공하고 있고, 또, 지연시간에 대해서도 1.59ns에서 0.51ns까지 삭감하는 것에 성공하고 있다. 이와 같이, 본 실시예에서 설명한 도 16의 지연시간 개선 프로그램을 사용함으로써, 지연시간을 확실히 개선할 수 있음을 알 수 있다. 또, 이 도 26의 회로에서, 이 실시예와 같이 모든 입력신호의 지연이 완전히 동일한 경우에는 각 입력신호에서 출력된 신호에 이르는 경로의 단 수는 모두 동일한 3단이 되어, 상당히 균형잡힌 회로가 완성된다는 것을 알 수 있다.
본 실시예에서는 간단화를 위해 모든 입력신호의 지연은 0ns라는 가정하에서 설명하였으나, 어느 특정 입력신호가 지연되어 오는 경우에 대해서도 동일하다. 이와 같은 경우에는 입력신호의 지연 정도는 슬랙 및 홀의 값에 반영된다. 따라서, 신호가 지연되어 오는 입력에 관계하는 경로는 단 수가 적어지도록 회로가 변형되어 가고, 회로 전체로 보았을 때의 지연시간이 삭감된다.
또, 이상에서는 CMOS셀에 재 매핑된 셀렉터를, 도 6의 a ~ d행의 4종류의 셀렉터로 한정하여 왔다. 도 23의 회로에서 알 수 있듯이, 본 발명의 논리회로를 사용한 지연시간 개선법에 의해 회로의 단 수는 대폭으로 삭감된다(7단 → 3단). 따라서, 설사 모든 셀렉터를 CMOS셀로 재 매핑하였다 하더라도, 원래의 회로보다도 단 수가 짧고, 지연시간이 작은 논리회로를 얻는 것이 가능하다.
실시예 5에서는 비교적 간단한 논리회로(도 18, 셀 수 : 7)를 예로 하여, 본 발명에 의해 지연시간을 확실히 작게 할 수 있는 예를 도시하였으나, 본 실시예에서는 보다 대규모인 논리회로에 대해서도 본 발명이 효과적임을 나타낸다.
원래 본 발명 적용 후
셀 수 9712(1.00) 10699(1.13)
면적(μ㎡) 847848(1.00) 931376(1.10)
최대 제약 위반(㎱) 1.42(1.00) 0.98(0.69)
제약 위반 경로 수 1321(1.00) 258(0.20)
표 2는 실제로 대규모인 논리회로에 대해, 본 발명에 따른 지연시간 개선 후의 회로와 원래의 회로의 셀 수, 면적, 최대 제약 위반 및 제약 위반 경로 수를 비교한 표이다. 대규모의 논리회로(셀 수 : 9712)에 대해, 실제로 도 14에 도시된 계산기 시스템을 사용하여 본 발명을 적용하여 지연시간을 개선하였다. 이 표에 도시된 바와 같이, 셀 수 및 면적은 10%정도 증가해 버린다. 그러나, 본 발명을 적용하기 전에는 지연시간이 제약보다도 늦고, 제약위반을 일으키고 있는 경로가 전부 1321개 존재하고, 게다가 최대로 1.42㎱위반하고 있던 것이 본 발명의 논리회로를 사용하여 지연시간을 개선함으로써, 제약위반 경로 수는 258개, 최대 제약 위반은 0.98㎱로까지 삭감하는 것에 성공하고 있다.
도 27은 위반 경로의 분포를 본 발명의 적용 전후로 비교한 것이다. 이 도에서 알 수 있듯이, 본 발명을 적용함으로써 제약 위반 1.0㎱이상의 경로는 일소되어 있다. 또, 제약 위반 0.2㎱이하의 경로도 대폭으로 줄어든 것에서, 모든 경로의 지연시간을 확실히 작게 하였음을 알 수 있다.
도 28은 본 발명의 적용 전후에서 셀의 홀의 분포를 비교한 것이다. 도 16에도시된 본 발명에 의한 지연시간 개선법에서는 새롭게 정의한 홀이라고 하는 양을 기준으로 하여, 홀이 있는 부분의 회로를, 본 발명에 의해 셀렉터 베이스를 재구성해 나감으로써 지연시간을 개선해 나간다. 이 때, 재구성된 후의 회로에서는 크리티컬 패스에 있어서 확실히 지연시간이 단축되나, 그 이외의 경로에서는 지연시간이 악화되는 경로도 존재한다.
바꾸어 말하면, 홀을 이용하여 회로 전체에서 본 지연시간을 개선해 나가는 것이나, 도 28에서 알 수 있듯이, 본 발명 적용 전에는 홀 분포의 정점이 4.0㎱부근에 있던 것이, 본 발명 적용 후에는 정점이 3.4㎱부근으로 이동해 있어, 확실히 홀을 이용하여 회로 전체에서 본 지연시간을 개선하고 있음을 알 수 있다.
이상의 결과에서 알 수 있듯이, 본 발명의 논리회로를 사용한 지연시간 개선법은 실제로 대규모의 논리회로에 대해서도 상당히 효과적임을 알 수 있다.
이상에서 설명한 실시예에서 알 수 있듯이, 본 발명의 논리회로를 사용하여 회로를 재구성해 나감으로써, 논리회로의 각각의 경로의 단 수를 가능한 한 동일하게 하여, 지연시간이 극단적으로 늦은 크리티컬 패스가 존재하지 않는 논리회로를 작성하는 것이 가능하고, 그 결과, 고속으로 동작가능한 논리회로를 제공하는 것이 가능하게 된다.
또, 특정의 입력신호가 지연되어 오는 경우에도 본 발명의 논리회로를 사용하여 회로를 재구성하여 나감으로써, 그 지연에 의한 지연시간의 증가 정도를 고려하여 그 입력신호에 관계하는 경로는 단 수가 적어지게 하여 논리회로를 작성하는 것이 가능하고, 그 결과, 고속으로 동작가능한 논리회로를 제공하는 것이 가능하게 된다.

Claims (38)

  1. 복수의 입력신호와, 출력신호를 구비하는 논리회로에 있어서,
    적어도, 제어입력 S가 제 1 입력신호에 제어되고, 입력 I1 또는 입력 I0가 제 2 입력신호에 제어되고, 출력 O가 제 1 노드에 접속된 제 1 셀렉터와,
    제어입력 S가 제 1 노드에 제어되고, 입력 I1이 제 3 입력신호에 제어되고, 입력 I0가 제 1 입력신호에 제어되고, 출력 O가 제 1 출력신호에 접속된 제 3 셀렉터를 포함하는 것을 특징으로 하는 논리회로.
  2. 복수의 입력신호와, 출력신호를 구비하는 논리회로에 있어서,
    적어도, 제어입력 S가 제 1 입력신호에 제어되고, 입력 I1 또는 입력 I0가 제 3 입력신호에 제어되고, 출력 O가 제 41 노드에 접속된 제 41 셀렉터와,
    제어입력 S가 제 2 입력신호에 제어되고, 입력 I1 또는 I0의 어느 한쪽이 제 41 노드에 제어되고, 남은 것이 제 1 입력신호에 제어되고, 출력 O가 제 1 출력신호에 접속된 제 43 셀렉터를 포함하는 것을 특징으로 하는 논리회로.
  3. 제어입력 S가 제 1 입력신호에 제어되고, 입력 I1이 제 2 입력신호에 제어되고, 입력 I0가 제 1 동작 전위점 또는 제 2 동작 전위점에 접속되고, 출력 O가 제 1 노드에 접속된 제 1 셀렉터와,
    제어입력 S가 제 1 입력신호에 제어되고, 입력 I1이 제 4 입력신호에 제어되고, 입력 I0가 제 5 입력신호에 제어되고, 출력 O가 제 2 노드에 접속된 제 2 셀렉터와,
    제어입력 S가 제 1 노드에 제어되고, 입력 I1이 제 3 입력신호에 제어되고, 입력 I0가 제 2 노드에 제어되고, 출력 O가 제 1 출력신호에 접속된 제 3 셀렉터를 포함하는 것을 특징으로 하는 논리회로.
  4. 제어입력 S가 제 1 입력신호에 제어되고, 입력 I1이 제 1 동작 전위점 또는 제 2 동작 전위점에 접속되고, 입력 I0가 제 2 입력신호에 제어되고, 출력 O가 제 21 노드에 접속된 제 21 셀렉터와,
    제어입력 S가 제 1 입력신호에 제어되고, 입력 I1이 제 5 입력신호에 제어되고, 입력 I0가 제 4 입력신호에 제어되고, 출력 O가 제 22 노드에 접속된 제 22 셀렉터와,
    제어입력 S가 제 21 노드에 제어되고, 입력 I1이 제 3 입력신호에 제어되고, 입력 I0가 제 22 노드에 제어되고, 출력 O가 제 1 출력신호에 접속된 제 23 셀렉터를 포함하는 것을 특징으로 하는 논리회로.
  5. 제어입력 S가 제 1 입력신호에 제어되고, 입력 I1이 제 3 입력신호에 제어되고, 입력 I0가 제 5 입력신호에 제어되고, 출력 O가 제 41 노드에 접속된 제 41 셀렉터와,
    제어입력 S가 제 1 입력신호에 제어되고, 입력 I1이 제 4 입력신호에 제어되고, 입력 I0가 제 5 입력신호에 제어되고, 출력 O가 제 42 노드에 접속된 제 42 셀렉터와,
    제어입력 S가 제 2 입력신호에 제어되고, 입력 I1이 제 41 노드에 제어되고, 입력 I0가 제 42 노드에 제어되고, 출력 O가 제 1 출력신호에 접속된 제 43 셀렉터를 포함하는 것을 특징으로 하는 논리회로.
  6. 제어입력 S가 제 1 입력신호에 제어되고, 입력 I1이 제 5 입력신호에 제어되고, 입력 I0가 제 3 입력신호에 제어되고, 출력 O가 제 51 노드에 접속된 제 51 셀렉터와,
    제어입력 S가 제 1 입력신호에 제어되고, 입력 I1이 제 5 입력신호에 제어되고, 입력 I0가 제 4 입력신호에 제어되고, 출력 O가 제 52 노드에 접속된 제 52 셀렉터와,
    제어입력 S가 제 2 입력신호에 제어되고, 입력 I1이 제 51 노드에 제어되고, 입력 I0가 제 52 노드에 제어되고, 출력 O가 제 1 출력신호에 접속된 제 53 셀렉터를 포함하는 것을 특징으로 하는 논리회로.
  7. 제어입력 S가 제 2 입력신호에 제어되고, 입력 I1이 제 4 입력신호에 제어되고, 입력 I0가 제 5 입력신호에 제어되고, 출력 O가 제 61 노드에 접속된 제 61 셀렉터와,
    제어입력 S가 제 3 입력신호에 제어되고, 입력 I1이 제 4 입력신호에 제어되고, 입력 I0가 제 5 입력신호에 제어되고, 출력 O가 제 62 노드에 접속된 제 62 셀렉터와,
    제어입력 S가 제 1 입력신호에 제어되고, 입력 I1이 제 61 노드에 제어되고, 입력 I0가 제 62 노드에 제어되고, 출력 O가 제 1 출력신호에 접속된 제 63 셀렉터를 포함하는 것을 특징으로 하는 논리회로.
  8. 제어입력 S가 제 3 입력신호에 제어되고, 입력 I1이 제 4 입력신호에 제어되고, 입력 I0가 제 5 입력신호에 제어되고, 출력 O가 제 71 노드에 제어된 제 71 셀렉터와,
    제어입력 S가 제 1 입력신호에 제어되고, 입력 I1이 제 4 입력신호에 제어되고, 입력 I0가 제 71 노드에 제어되고, 출력 O가 제 72 노드에 접속된 제 72 셀렉터와,
    제어입력 S가 제 1 입력신호에 제어되고, 입력 I1이 제 5 입력신호에 제어되고, 입력 I0가 제 71 노드에 제어되고, 출력 O가 제 73 노드에 접속된 제 73 셀렉터와,
    제어입력 S가 제 2 입력신호에 제어되고, 입력I1이 제 72 노드에 제어되고, 입력 I0가 제 73 노드에 제어되고, 출력 O가 제 1 출력신호에 접속된 제 74 셀렉터를 포함하는 것을 특징으로 하는 논리회로.
  9. 제어입력 S가 제 2 입력신호에 제어되고, 입력 I1이 제 4 입력신호에 제어되고, 입력 I0가 제 5 입력신호에 접속되고, 출력 O가 제 81 노드에 접속된 제 81 셀렉터와,
    제어입력 S가 제 1 입력신호에 제어되고, 입력 I1이 제 81 노드에 제어되고, 입력 I0가 제 4 입력신호에 제어되고, 출력 O가 제 82 노드에 접속된 제 82 셀렉터와,
    제어입력 S가 제 1 입력신호에 제어되고, 입력 I1이 제 81 노드에 제어되고, 입력 I0가 제 5 입력신호에 제어되고, 출력 O가 제 83 노드에 접속된 제 83 셀렉터와,
    제어입력 S가 제 3 입력신호에 제어되고, 입력 I1이 제 82 노드에 제어되고, 입력 I0가 제 83 노드에 제어되고, 출력 O가 제 1 출력신호에 접속된 제 84 셀렉터를 포함하는 것을 특징으로 하는 논리회로.
  10. 청구항 1에 있어서,
    게이트가 제 104 노드에 의해 제어되고, 입력 I0와 제 100 노드와의 사이에 소오스 드레인 경로가 접속된 제 100의 n채널 전계효과 트랜지스터와,
    게이트가 제어입력 S에 의해 제어되고, 입력 I1과 제 100 노드와의 사이에 소오스 드레인 경로가 접속된 제 101의 n채널 전계효과 트랜지스터와,
    게이트가 제어입력 S에 의해 제어되고, 제 1 동작 전위점과 제 104 노드와의 사이에 소오스 드레인 경로가 접속된 제 104의 p채널 전계효과 트랜지스터와,
    게이트가 제어입력 S에 의해 제어되고, 제 2 동작 전위점과 제 104 노드와의 사이에 소오스 드레인 경로가 접속된 제 105의 n채널 전계효과 트랜지스터와,
    게이트가 제 100 노드에 의해 제어되고, 제 1 동작 전위점과 출력과의 사이에 소오스 드레인 경로가 접속된 제 102의 p채널 전계효과 트랜지스터와,
    게이트가 제 100 노드에 의해 제어되고, 제 2 동작 전위점과 출력과의 사이에 소오스 드레인 경로가 접속된 제 103의 n채널 전계효과 트랜지스터를 포함하는 것을 특징으로 하는 셀렉터를 포함하는 것을 특징으로 하는 논리회로.
  11. 청구항 1에 있어서,
    게이트가 제어입력 S의 상보신호에 의해 제어되고, 입력 I0와 제 200 노드와의 사이에 소오스 드레인 경로가 접속된 제 200의 n채널 전계효과 트랜지스터와,
    게이트가 제어입력 S에 의해 제어되고, 입력 I1과 제 200 노드와의 사이에 소오스 드레인 경로가 접속된 제 201의 n채널 전계효과 트랜지스터와,
    게이트가 제어입력 S의 상보신호에 의해 제어되고, 입력 I0의 상보신호와 제 202 노드와의 사이에 소오스 드레인 경로가 접속된 제 202의 n채널 전계효과 트랜지스터와,
    게이트가 제어입력 S에 의해 제어되고, 입력 I1의 상보신호와 제 202 노드와의 사이에 소오스 드레인 경로가 접속된 제 203의 n채널 전계효과 트랜지스터와,
    게이트가 제 200 노드에 의해 제어되고, 제 1 동작 전위점과 출력의 상보신호와의 사이에 소오스 드레인 경로가 접속된 제 206의 p채널 전계효과 트랜지스터와,
    게이트가 제 200 노드에 의해 제어되고, 제 2 동작 전위점과 출력의 상보신호와의 사이에 소오스 드레인 경로가 접속된 제 207의 n채널 전계효과 트랜지스터와,
    게이트가 제 202 노드에 의해 제어되고, 제 1 동작 전위점과 출력과의 사이에 소오스 드레인 경로가 접속된 제 208의 p채널 전계효과 트랜지스터와,
    게이트가 제 202 노드에 의해 제 2 동작 전위점과 출력과의 사이에 소오스 드레인 경로가 접속된 제 209의 n채널 전계효과 트랜지스터를 포함하는 것을 특징으로 하는 셀렉터를 포함하는 것을 특징으로 하는 논리회로.
  12. 청구항 1에 있어서,
    입력 I0 및 I1의 어느 한쪽이 제 1 동작 전위 또는 제 2 동작 전위에 접속되어 있는 셀렉터를, 동일한 논리기능을 가진 NAND게이트 또는 NOR게이트 등의 CMOS회로로 구성하는 것을 특징으로 하는 논리회로.
  13. 게이트가 제 1 입력신호에 의해 제어되고, 제 1 동작 전위점과 제 127 노드와의 사이에 소오스 드레인 경로가 접속된 제 127의 p채널 전계효과 트랜지스터와,
    게이트가 제 1 입력신호에 의해 제어되고, 제 2 동작 전위점과 제 127 노드와의 사이에 소오드 드레인 경로가 접속된 제 127의 n채널 전계효과 트랜지스터와,
    게이트가 제 127 노드에 의해 제어되고, 제 128 노드에 소오스 드레인 경로가 접속된 제 128의 n채널 전계효과 트랜지스터와,
    게이트가 제 1 입력신호에 의해 제어되고, 제 2 입력신호와 제 128 노드와의 사이에 소오스 드레인 경로가 접속된 제 129의 n채널 전계효과 트랜지스터와,
    게이트가 제 128 노드에 의해 제어되고, 제 1 동작 전위점과 제 130 노드와의 사이에 소오스 드레인 경로가 접속된 제 130의 p채널 전계효과 트랜지스터와,
    게이트가 제 128 노드에 의해 제어되고, 제 2 동작 전위점과 제 130 노드와의 사이에 소오스 드레인 경로가 접속된 제 130의 n채널 전계효과 트랜지스터와,
    게이트가 제 121 노드에 의해 제어되고, 제 3 입력신호와 제 125 노드와의 사이에 소오스 드레인 경로가 접속된 제 125의 n채널 전계효과 트랜지스터와,
    게이트가 제 130 노드에 의해 제어되고, 제 1 입력신호에 제어된 제 124 노드와 제 125 노드와의 사이에 소오스 드레인 경로가 접속된 제 126의 n채널 전계효과 트랜지스터를 포함하는 것을 특징으로 하는 논리회로.
  14. 게이트가 제 1 입력신호에 의해 제어되고, 제 1 동작 전위점과 제 120 노드와의 사이에 소오스 드레인 경로가 접속된 제 120의 p채널 전계효과 트랜지스터와,
    게이트가 제 1 입력신호에 의해 제어되고, 제 2 동작 전위점과 제 120 노드와의 사이에 소오스 드레인 경로가 접속된 제 120의 n채널 전계효과 트랜지스터와,
    게이트가 제 120 노드에 의해 제어되고, 제 5 입력신호와 제 124 노드와의 사이에 소오스 드레인 경로가 접속된 제 123의 n채널 전계효과 트랜지스터와,
    게이트가 제 1 입력신호에 의해 제어되고, 제 4 입력신호와 제 124 노드와의 사이에 소오스 드레인 경로가 접속된 제 124의 n채널 전계효과 트랜지스터와,
    게이트가 제 130 노드에 의해 제어되고, 제 1 동작 전위점과 제 121 노드와의 사이에 소오스 드레인 경로가 접속된 제 121의 p채널 전계효과 트랜지스터와,
    게이트가 제 130 노드에 의해 제어되고, 제 2 동작 전위점과 제 121 노드와의 사이에 소오스 드레인 경로가 접속된 제 121의 n채널 전계효과 트랜지스터와,
    게이트가 제 121 노드에 의해 제어되고, 제 3 입력신호와 제 125 노드와의 사이에 소오스 드레인 경로가 접속된 제 125의 n채널 전계효과 트랜지스터와,
    게이트가 제 130 노드에 의해 제어되고, 제 124 노드와 제 125 노드와의 사이에 소오스 드레인 경로가 접속된 제 126의 n채널 전계효과 트랜지스터와,
    게이트가 제 1 입력신호에 의해 제어되고, 제 1 동작 전위점과 제 127 노드와의 사이에 소오스 드레인 경로가 접속된 제 127의 p채널 전계효과 트랜지스터와,
    게이트가 제 1 입력신호에 의해 제어되고, 제 2 동작 전위점과 제 127 노드와의 사이에 소오스 드레인 경로가 접속된 제 127의 n채널 전계효과 트랜지스터와,
    게이트가 제 127 노드에 의해 제어되고, 제 1 동작 전위점 또는 제 2 동작 전위점과 제 128 노드와의 사이에 소오스 드레인 경로가 접속된 제 128의 n채널 전계효과 트랜지스터와,
    게이트가 제 1 입력신호에 의해 제어되고, 제 2 입력신호와 제 128 노드와의 사이에 소오스 드레인 경로가 접속된 제 129의 n채널 전계효과 트랜지스터와,
    게이트가 제 128 노드에 의해 제어되고, 제 1 동작 전위점과 제 130 노드와의 사이에 소오스 드레인 경로가 접속된 제 130의 p채널 전계효과 트랜지스터와,
    게이트가 제 128 노드에 의해 제어되고, 제 2 동작 전위점과 제 130 노드와의 사이에 소오스 드레인 경로가 접속된 제 130의 n채널 전계효과 트랜지스터와,
    게이트가 제 125 노드에 의해 제어되고, 제 1 동작 전위점과 제 1 출력신호와의 사이에 소오스 드레인 경로가 접속된 제 122의 p채널 전계효과 트랜지스터와,
    게이트가 제 125 노드에 의해 제어되고, 제 2 동작 전위점과 제 1 출력신호의 사이에 소오스 드레인 경로가 접속된 제 122의 n채널 전계효과 트랜지스터를 포함하는 것을 특징으로 하는 논리회로.
  15. 청구항 14에 있어서,
    게이트가 제 130 노드에 의해 제어되고, 제 1 동작 전위점과 제 128 노드와의 사이에 소오스 드레인 경로가 접속된 제 128의 p채널 전계효과 트랜지스터와,
    게이트가 제 1 출력신호에 의해 제어되고, 제 1 동작 전위점과 제 125 노드와의 사이에 소오스 드레인 경로가 접속된 제 124의 p채널 전계효과 트랜지스터를 포함하는 것을 특징으로 하는 논리회로.
  16. 게이트가 제 1 입력신호에 의해 제어되고, 제 1 동작 전위점과 제 140 노드와의 사이에 소오스 드레인 경로가 접속된 제 140의 p채널 전계효과 트랜지스터와,
    게이트가 제 1 입력신호에 의해 제어되고, 제 2 동작 전위점과 제 140 노드와의 사이에 소오스 드레인 경로가 접속된 제 140의 n채널 전계효과 트랜지스터와,
    게이트가 제 140 노드에 의해 제어되고, 제 4 입력신호와 제 144 노드와의 사이에 소오스 드레인 경로가 접속된 제 143의 n채널 전계효과 트랜지스터와,
    게이트가 제 1 입력신호에 의해 제어되고, 제 5 입력신호와 제 144 노드와의 사이에 소오스 드레인 경로가 접속된 제 144의 n채널 전계효과 트랜지스터와,
    게이트가 제 150 노드에 의해 제어되고, 제 1 동작 전위점과 제 141 노드와의 사이에 소오스 드레인 경로가 접속된 제 141의 p채널 전계효과 트랜지스터와,
    게이트가 제 150 노드에 의해 제어되고, 제 2 동작 전위점과 제 141 노드와의 사이에 소오스 드레인 경로가 접속된 제 141의 n채널 전계효과 트랜지스터와,
    게이트가 제 141 노드에 의해 제어되고, 제 3 입력신호와 제 145 노드와의 사이에 소오스 드레인 경로가 접속된 제 145의 n채널 전계효과 트랜지스터와,
    게이트가 제 150 노드에 의해 제어되고, 제 144 노드와 제 145 노드와의 사이에 소오스 드레인 경로가 접속된 제 146의 n채널 전계효과 트랜지스터와,
    게이트가 제 1 입력신호에 의해 제어되고, 제 1 동작 전위점과 제 147 노드와의 사이에 소오스 드레인 경로가 접속된 제 147의 p채널 전계효과 트랜지스터와,
    게이트가 제 1 입력신호에 의해 제어되고, 제 2 동작 전위점과 제 147 노드와의 사이에 소오스 드레인 경로가 접속된 제 147의 n채널 전계효과 트랜지스터와,
    게이트가 제 147 노드에 의해 제어되고, 제 2 입력신호와 제 148 노드와의 사이에 소오스 드레인 경로가 접속된 제 148의 n채널 전계효과 트랜지스터와,
    게이트가 제 1 입력신호에 의해 제어되고, 제 1 동작 전위점 또는 제 2 동작 전위점과 제 148 노드와의 사이에 소오스 드레인 경로가 접속된 제 149의 n채널 전계효과 트랜지스터와,
    게이트가 제 148 노드에 의해 제어되고, 제 1 동작 전위점과 제 150 노드와의 사이에 소오스 드레인 경로가 접속된 제 150의 p채널 전계효과 트랜지스터와,
    게이트가 제 148 노드에 의해 제어되고, 제 2 동작 전위점과 제 150 노드와의 사이에 소오스 드레인 경로가 접속된 제 150의 n채널 전계효과 트랜지스터와,
    게이트가 제 145 노드에 의해 제어되고, 제 1 동작 전위점과 제 1 출력신호와의 사이에 소오스 드레인 경로가 접속된 제 142의 p채널 전계효과 트랜지스터와,
    게이트가 제 145 노드에 의해 제어되고, 제 2 동작 전위점과 제 1 출력신호와의 사이에 소오스 드레인 경로가 접속된 제 142의 n채널 전계효과 트랜지스터를 포함하는 것을 특징으로 하는 논리회로.
  17. 청구항 16에 있어서,
    게이트가 제 150 노드에 의해 제어되고, 제 1 동작 전위점과 제 148 노드와의 사이에 소오스 드레인 경로가 접속된 제 148의 p채널 전계효과 트랜지스터와,
    게이트가 제 1 출력신호에 의해 제어되고, 제 1 동작 전위점과 제 145 노드와의 사이에 소오스 드레인 경로가 접속된 제 144의 p채널 전계효과 트랜지스터를 포함하는 것을 특징으로 하는 논리회로.
  18. 게이트가 제 1 입력신호에 의해 제어되고, 제 1 동작 전위점과 제 160 노드와의 사이에 소오스 드레인 경로가 접속된 제 160의 p채널 전계효과 트랜지스터와,
    게이트가 제 1 입력신호에 의해 제어되고, 제 2 동작 전위점과 제 160 노드와의 사이에 소오스 드레인 경로가 접속된 제 160의 n채널 전계효과 트랜지스터와,
    게이트가 제 160 노드에 의해 제어되고, 제 5 입력신호와 제 163 노드와의 사이에 소오스 드레인 경로가 접속된 제 163의 n채널 전계효과 트랜지스터와,
    게이트가 제 1 입력신호에 의해 제어되고, 제 4 입력신호와 제 163 노드와의 사이에 소오스 드레인 경로가 접속된 제 164의 n채널 전계효과 트랜지스터와,
    게이트가 제 168 노드에 의해 제어되고, 제 1 동작 전위점과 제 161 노드와의 사이에 소오스 드레인 경로가 접속된 제 161의 p채널 전계효과 트랜지스터와,
    게이트가 제 168 노드에 의해 제어되고, 제 2 동작 전위점과 제 161 노드와의 사이에 소오스 드레인 경로가 접속된 제 161의 n채널 전계효과 트랜지스터와,
    게이트가 제 161 노드에 의해 제어되고, 제 3 입력신호와 제 165 노드와의 사이에 소오스 드레인 경로가 접속된 제 165의 n채널 전계효과 트랜지스터와,
    게이트가 제 168 노드에 의해 제어되고, 제 163 노드와 제 165 노드와의 사이에 소오스 드레인 경로가 접속된 제 166의 n채널 전계효과 트랜지스터와,
    게이트가 제 1 입력신호에 의해 제어되고, 제 1 동작 전위점과 제 168 노드와의 사이에 소오스 드레인 경로가 접속된 제 167의 p채널 전계효과 트랜지스터와,
    게이트가 제 2 입력신호에 의해 제어되고, 제 1 동작 전위점과 제 168 노드와의 사이에 소오스 드레인 경로가 접속된 제 168의 p채널 전계효과 트랜지스터와,
    게이트가 제 2 입력신호에 의해 제어되고, 제 168 노드와 제 167 노드와의 사이에 소오스 드레인 경로가 접속된 제 167의 n채널 전계효과 트랜지스터와,
    게이트가 제 1 입력신호에 의해 제어되고, 제 2 동작 전위점과 제 167 노드와의 사이에 소오스 드레인 경로가 접속된 제 168의 n채널 전계효과 트랜지스터와,
    게이트가 제 165 노드에 의해 제어되고, 제 1 동작 전위점과 제 1 출력신호와의 사이에 소오스 드레인 경로가 접속된 제 162의 p채널 전계효과 트랜지스터와,
    게이트가 제 165 노드에 의해 제어되고, 제 2 동작 전위점과 제 1 출력신호와의 사이에 소오스 드레인 경로가 접속된 제 162의 n채널 전계효과 트랜지스터를 포함하는 것을 특징으로 하는 논리회로.
  19. 청구항 18에 있어서,
    게이트가 제 1 출력신호에 의해 제어되고, 제 1 동작 전위점과 제 165 노드와의 사이에 소오스 드레인 경로가 접속된 제 163의 p채널 전계효과 트랜지스터를 포함하는 것을 특징으로 하는 논리회로.
  20. 게이트가 제 1 입력신호에 의해 제어되고, 제 1 동작 전위점과 제 185 노드와의 사이에 소오스 드레인 경로가 접속된 제 184의 p채널 전계효과 트랜지스터와,
    게이트가 제 2 입력신호에 의해 제어되고, 제 1 동작 전위점과 제 185 노드와의 사이에 소오스 드레인 경로가 접속된 제 185의 p채널 전계효과 트랜지스터와,
    게이트가 제 2 입력신호에 의해 제어되고, 제 185 노드와 제 184 노드와의 사이에 소오스 드레인 경로가 접속된 제 184의 n채널 전계효과 트랜지스터와,
    게이트가 제 1 입력신호에 의해 제어되고, 제 2 동작 전위점과 제 184 노드와의 사이에 소오스 드레인 경로가 접속된 제 185의 n채널 전계효과 트랜지스터와,
    게이트가 제 185 노드에 의해 제어되고, 제 1 동작 전위점과 제 180 노드와의 사이에 소오스 드레인 경로가 접속된 제 180의 p채널 전계효과 트랜지스터와,
    게이트가 제 185 노드에 의해 제어되고, 제 2 동작 전위점과 제 180 노드와의 사이에 소오스 드레인 경로가 접속된 제 180의 n채널 전계효과 트랜지스터와,
    게이트가 제 180 노드에 의해 제어되고, 제 3 입력신호와 제 182 노드와의 사이에 소오스 드레인 경로가 접속된 제 182의 n채널 전계효과 트랜지스터와,
    게이트가 제 185 노드에 의해 제어되고, 제 1 입력신호와 제 182 노드와의 사이에 소오스 드레인 경로가 접속된 제 183의 n채널 전계효과 트랜지스터와,
    게이트가 제 182 노드에 의해 제어되고, 제 1 동작 전위점과 제 1 출력신호와의 사이에 소오스 드레인 경로가 접속된 제 181의 p채널 전계효과 트랜지스터와,
    게이트가 제 182 노드에 의해 제어되고, 제 2 동작 전위점과 제 1 출력신호와의 사이에 소오스 드레인 경로가 접속된 제 181의 n채널 전계효과 트랜지스터를 포함하는 것을 특징으로 하는 논리회로.
  21. 청구항 20에 있어서,
    게이트가 제 1 출력신호에 의해 제어되고, 제 1 동작 전위점과 제 182 노드와의 사이에 소오스 드레인 경로가 접속된 제 182의 p채널 전계효과 트랜지스터를 포함하는 것을 특징으로 하는 논리회로.
  22. 복수의 입력신호와, 출력신호를 구비하는 논리회로에 있어서,
    적어도, 제어입력 S가 제 1 입력신호에 제어되고, 입력 I1 또는 입력 I0가 제 2 입력신호에 제어되고, 출력 O가 제 1 노드에 접속된 제 1 셀렉터와,
    제어입력 S가 제 1 노드에 제어되고, 입력 I1이 제 3 입력신호에 제어되고, 입력 I0가 제 1 입력신호에 제어되고, 출력 O가 제 1 출력신호에 접속된 제 3 셀렉터를 포함하는 것을 특징으로 하는 논리회로를 사용하여,
    주어진 논리회로를 부분적으로 재구성해 나가는 과정을 갖는 것을 특징으로 하는 논리회로의 작성방법.
  23. 복수의 입력신호와, 출력신호를 구비하는 논리회로에 있어서,
    적어도, 제어입력 S가 제 1 입력신호에 제어되고, 입력 I1 또는 입력 I0가 제 2 입력신호에 제어되고, 출력 O가 제 1 노드에 접속된 제 1 셀렉터와,
    제어입력 S가 제 1 노드에 제어되고, 입력 I1이 제 3 입력신호에 제어되고, 입력 I0가 제 1 입력신호에 제어되고, 출력 O가 제 1 출력신호에 접속된 제 3 셀렉터를 포함하는 것을 특징으로 하는 논리회로에 기초하여,
    그 논리회로를 생성하기 위한 복수의 마스크 패턴을 생성하고, 이 복수의 마스크 패턴을 이용하여 상기 논리회로를 포함한 반도체집적회로를 제조하는 과정을 갖는 반도체장치의 제조방법.
  24. 게이트가 제 1 입력신호에 의해 제어되고, 제 1 동작 전위점과 제 120 노드와의 사이에 소오스 드레인 경로가 접속된 제 120의 p채널 전계효과 트랜지스터와,
    게이트가 제 1 입력신호에 의해 제어되고, 제 2 동작 전위점과 제 120 노드와의 사이에 소오스 드레인 경로가 접속된 제 120의 n채널 전계효과 트랜지스터와,
    게이트가 제 120 노드에 의해 제어되고, 제 5 입력신호와 제 124 노드와의 사이에 소오스 드레인 경로가 접속된 제 123의 n채널 전계효과 트랜지스터와,
    게이트가 제 1 입력신호에 의해 제어되고, 제 4 입력신호와 제 124 노드와의 사이에 소오스 드레인 경로가 접속된 제 124의 n채널 전계효과 트랜지스터와,
    게이트가 제 130 노드에 의해 제어되고, 제 1 동작 전위점과 제 121 노드와의 사이에 소오스 드레인 경로가 접속된 제 121의 p채널 전계효과 트랜지스터와,
    게이트가 제 130 노드에 의해 제어되고, 제 2 동작 전위점과 제 121 노드와의 사이에 소오스 드레인 경로가 접속된 제 121의 n채널 전계효과 트랜지스터와,
    게이트가 제 121 노드에 의해 제어되고, 제 3 입력신호와 제 125 노드와의 사이에 소오스 드레인 경로가 접속된 제 125의 n채널 전계효과 트랜지스터와,
    게이트가 제 130 노드에 의해 제어되고, 제 124 노드와 제 125 노드와의 사이에 소오스 드레인 경로가 접속된 제 126의 n채널 전계효과 트랜지스터와,
    게이트가 제 1 입력신호에 의해 제어되고, 제 1 동작 전위점과 제 127 노드와의 사이에 소오스 드레인 경로가 접속된 제 127의 p채널 전계효과 트랜지스터와,
    게이트가 제 1 입력신호에 의해 제어되고, 제 2 동작 전위점과 제 127 노드와의 사이에 소오스 드레인 경로가 접속된 제 127의 n채널 전계효과 트랜지스터와,
    게이트가 제 127 노드에 의해 제어되고, 제 1 동작 전위점 또는 제 2 동작 전위점과 제 128 노드와의 사이에 소오스 드레인 경로가 접속된 제 128의 n채널 전계효과 트랜지스터와,
    게이트가 제 1 입력신호에 의해 제어되고, 제 2 입력신호와 제 128 노드와의 사이에 소오스 드레인 경로가 접속된 제 129의 n채널 전계효과 트랜지스터를 포함하는 것을 특징으로 하는 논리회로.
  25. 청구항 24에 있어서,
    상기 논리회로는 신호 경로 중에 인버터를 갖는 것을 특징으로 하는 논리회로.
  26. 청구항 25에 있어서,
    상기 인버터로서,
    게이트가 제 128 노드에 의해 제어되고, 제 1 동작 전위점과 제 130 노드와의 사이에 소오스 드레인 경로가 접속된 제 130의 p채널 전계효과 트랜지스터와,
    게이트가 제 128 노드에 의해 제어되고, 제 2 동작 전위점과 제 130 노드와의 사이에 소오스 드레인 경로가 접속된 제 130의 n채널 전계효과 트랜지스터로 이루어지는 제 1 인버터를 갖는 논리회로.
  27. 청구항 25에 있어서,
    상기 인버터로서,
    게이트가 제 125 노드에 의해 제어되고, 제 1 동작 전위점과 제 1 출력신호와의 사이에 소오스 드레인 경로가 접속된 제 122의 p채널 전계효과 트랜지스터와,
    게이트가 제 125 노드에 의해 제어되고, 제 2 동작 전위점과 제 1 출력신호와의 사이에 소오스 드레인 경로가 접속된 제 122의 n채널 전계효과 트랜지스터로 이루어지는 제 2 인버터를 갖는 논리회로.
  28. 게이트가 제 1 입력신호에 의해 제어되고, 제 1 동작 전위점과 제 140 노드와의 사이에 소오스 드레인 경로가 접속된 제 140의 p채널 전계효과 트랜지스터와,
    게이트가 제 1 입력신호에 의해 제어되고, 제 2 동작 전위점과 제 140 노드와의 사이에 소오스 드레인 경로가 접속된 제 140의 n채널 전계효과 트랜지스터와,
    게이트가 제 140 노드에 의해 제어되고, 제 4 입력신호와 제 144 노드와의 사이에 소오스 드레인 경로가 접속된 제 143의 n채널 전계효과 트랜지스터와,
    게이트가 제 1 입력신호에 의해 제어되고, 제 5 입력신호와 제 144 노드와의 사이에 소오스 드레인 경로가 접속된 제 144의 n채널 전계효과 트랜지스터와,
    게이트가 제 150 노드에 의해 제어되고, 제 1 동작 전위점과 제 141 노드와의 사이에 소오스 드레인 경로가 접속된 제 141의 p채널 전계효과 트랜지스터와,
    게이트가 제 150 노드에 의해 제어되고, 제 2 동작 전위점과 제 141 노드와의 사이에 소오스 드레인 경로가 접속된 제 141의 n채널 전계효과 트랜지스터와,
    게이트가 제 141 노드에 의해 제어되고, 제 3 입력신호와 제 145 노드와의 사이에 소오스 드레인 경로가 접속된 제 145의 n채널 전계효과 트랜지스터와,
    게이트가 제 150 노드에 의해 제어되고, 제 144 노드와 제 145 노드와의 사이에 소오스 드레인 경로가 접속된 제 146의 n채널 전계효과 트랜지스터와,
    게이트가 제 1 입력신호에 의해 제어되고, 제 1 동작 전위점과 제 147 노드와의 사이에 소오스 드레인 경로가 접속된 제 147의 p채널 전계효과 트랜지스터와,
    게이트가 제 1 입력신호에 의해 제어되고, 제 2 동작 전위점과 제 147 노드와의 사이에 소오스 드레인 경로가 접속된 제 147의 n채널 전계효과 트랜지스터와,
    게이트가 제 147 노드에 의해 제어되고, 제 2 입력신호와 제 148 노드와의 사이에 소오스 드레인 경로가 접속된 제 148의 n채널 전계효과 트랜지스터와,
    게이트가 제 1 입력신호에 의해 제어되고, 제 1 동작 전위점 또는 제 2 동작 전위점과 제 148 노드와의 사이에 소오스 드레인 경로가 접속된 제 149의 n채널 전계효과 트랜지스터를 포함하는 것을 특징으로 하는 논리회로.
  29. 청구항 28에 있어서,
    상기 논리회로는 신호 경로 중에 인버터를 갖는 것을 특징으로 하는 논리회로.
  30. 청구항 29에 있어서,
    상기 인버터로서,
    게이트가 제 148 노드에 의해 제어되고, 제 1 동작 전위점과 제 150 노드와의 사이에 소오스 드레인 경로가 접속된 제 150의 p채널 전계효과 트랜지스터와,
    게이트가 제 148 노드에 의해 제어되고, 제 2 동작 전위점과 제 150 노드와의 사이에 소오스 드레인 경로가 접속된 제 150의 n채널 전계효과 트랜지스터로 이루어지는 제 3 인버터를 갖는 논리회로.
  31. 청구항 29에 있어서,
    상기 인버터로서,
    게이트가 제 145 노드에 의해 제어되고, 제 1 동작 전위점과 제 1 출력신호와의 사이에 소오스 드레인 경로가 접속된 제 142의 p채널 전계효과 트랜지스터와,
    게이트가 제 145 노드에 의해 제어되고, 제 2 동작 전위점과 제 1 출력신호와의 사이에 소오스 드레인 경로가 접속된 제 142의 n채널 전계효과 트랜지스터로 이루어지는 제 4 인버터를 갖는 논리회로.
  32. 게이트가 제 1 입력신호에 의해 제어되고, 제 1 동작 전위점과 제 160 노드와의 사이에 소오스 드레인 경로가 접속된 제 160의 p채널 전계효과 트랜지스터와,
    게이트가 제 1 입력신호에 의해 제어되고, 제 2 동작 전위점과 제 160 노드와의 사이에 소오스 드레인 경로가 접속된 제 160의 n채널 전계효과 트랜지스터와,
    게이트가 제 160 노드에 의해 제어되고, 제 5 입력신호와 제 163 노드와의 사이에 소오스 드레인 경로가 접속된 제 163의 n채널 전계효과 트랜지스터와,
    게이트가 제 1 입력신호에 의해 제어되고, 제 4 입력신호와 제 163 노드와의 사이에 소오스 드레인 경로가 접속된 제 164의 n채널 전계효과 트랜지스터와,
    게이트가 제 168 노드에 의해 제어되고, 제 1 동작 전위점과 제 161 노드와의 사이에 소오스 드레인 경로가 접속된 제 161의 p채널 전계효과 트랜지스터와,
    게이트가 제 168 노드에 의해 제어되고, 제 2 동작 전위점과 제 161 노드와의 사이에 소오스 드레인 경로가 접속된 제 161의 n채널 전계효과 트랜지스터와,
    게이트가 제 161 노드에 의해 제어되고, 제 3 입력신호와 제 165 노드와의 사이에 소오스 드레인 경로가 접속된 제 165의 n채널 전계효과 트랜지스터와,
    게이트가 제 168 노드에 의해 제어되고, 제 163 노드와 제 165 노드와의 사이에 소오스 드레인 경로가 접속된 제 166의 n채널 전계효과 트랜지스터와,
    게이트가 제 1 입력신호에 의해 제어되고, 제 1 동작 전위점과 제 168 노드와의 사이에 소오스 드레인 경로가 접속된 제 167의 p채널 전계효과 트랜지스터와,
    게이트가 제 2 입력신호에 의해 제어되고, 제 1 동작 전위점과 제 168 노드와의 사이에 소오스 드레인 경로가 접속된 제 168의 p채널 전계효과 트랜지스터와,
    게이트가 제 제 2 입력신호에 의해 제어되고, 제 168 노드와 제 167 노드와의 사이에 소오스 드레인 경로가 접속된 제 167의 n채널 전계효과 트랜지스터와,
    게이트가 제 1 입력신호에 의해 제어되고, 제 2 동작 전위점과 제 167 노드와의 사이에 소오스 드레인 경로가 접속된 제 168의 n채널 전계효과 트랜지스터를 갖는 논리회로.
  33. 청구항 32에 있어서,
    상기 논리회로는 신호 경로 중에 인버터를 갖는 것을 특징으로 하는 논리회로.
  34. 청구항 33에 있어서,
    상기 인버터로서,
    게이트가 제 165 노드에 의해 제어되고, 제 1 동작 전위점과 제 1 출력신호와의 사이에 소오스 드레인 경로가 접속된 제 162의 p채널 전계효과 트랜지스터와,
    게이트가 제 165 노드에 의해 제어되고, 제 2 동작 전위점과 제 1 출력신호와의 사이에 소오스 드레인 경로가 접속된 제 162의 n채널 전계효과 트랜지스터를 포함하는 것을 특징으로 하는 논리회로.
  35. 게이트가 제 1 입력신호에 의해 제어되고, 제 1 동작 전위점과 제 185 노드와의 사이에 소오스 드레인 경로가 접속된 제 184의 p채널 전계효과 트랜지스터와,
    게이트가 제 2 입력신호에 의해 제어되고, 제 1 동작 전위점과 제 185 노드와의 사이에 소오스 드레인 경로가 접속된 제 185의 p채널 전계효과 트랜지스터와,
    게이트가 제 2 입력신호에 의해 제어되고, 제 185 노드와 제 184 노드와의 사이에 소오스 드레인 경로가 접속된 제 184의 n채널 전계효과 트랜지스터와,
    게이트가 제 1 입력신호에 의해 제어되고, 제 2 동작 전위점과 제 184 노드와의 사이에 소오스 드레인 경로가 접속된 제 185의 n채널 전계효과 트랜지스터와,
    게이트가 제 185 노드에 의해 제어되고, 제 1 동작 전위점과 제 180 노드와의 사이에 소오스 드레인 경로가 접속된 제 180의 p채널 전계효과 트랜지스터와,
    게이트가 제 185 노드에 의해 제어되고, 제 2 동작 전위점과 제 180 노드와의 사이에 소오스 드레인 경로가 접속된 제 180의 n채널 전계효과 트랜지스터를 갖는 논리회로.
  36. 청구항 35에 있어서,
    상기 논리회로는 신호 경로 중에 인버터를 갖는 것을 특징으로 하는 논리회로.
  37. 청구항 36에 있어서,
    상기 인버터로서,
    게이트가 제 180 노드에 의해 제어되고, 제 3 입력신호와 제 182 노드와의 사이에 소오스 드레인 경로가 접속된 제 182의 n채널 전계효과 트랜지스터와,
    게이트가 제 185 노드에 의해 제어되고, 제 1 입력신호와 제 182 노드와의 사이에 소오스 드레인 경로가 접속된 제 183의 n채널 전계효과 트랜지스터를 포함하는 제 5 인버터를 갖는 논리회로.
  38. 청구항 36에 있어서,
    상기 인버터로서,
    게이트가 제 182 노드에 의해 제어되고, 제 1 동작 전위점과 제 1 출력신호와의 사이에 소오스 드레인 경로가 접속된 제 181의 p채널 전계효과 트랜지스터와,
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